KR100196477B1

KR100196477B1 - A/d 변환기

Info

Publication number: KR100196477B1
Application number: KR1019940017486A
Authority: KR
Inventors: 마사또 오나야
Original assignee: 다카노 야스아키; 산요 덴키 가부시키가이샤
Priority date: 1993-07-21
Filing date: 1994-07-20
Publication date: 1999-06-15
Also published as: US5594440A; DE69424346D1; EP0635945B1; KR950004758A; JPH0738441A; DE69424346T2; EP0635945A1; JP3011577B2

Abstract

본 발명의 목적은 가변 적분 회로의 시정수를 변경하는 것이다.

본 발명의 구성은 시정수의 업 다운을 나타내는 펄스 신호를 받아들여 이것을 카운트하고, 카운트 업에 의해 시정수의 변경 신호를 출력한다. 업 카운트인 경우, 각 비트의 플립 플롭(80)에 대하여, 입력 신호의 L에 의해 강제적으로 1로 세트한다. 이에 따라, 상위의 2비트(제어 비트)의 업 카운터가 된다. 그리고, 이 상위 2비트의 출력에 의해 가변 적분 회로의 시정수를 변경하는 것으로 시정수의 변경을 빠르게 행한다. 한편, 입력 신호가 H인 경우, 5비트의 다운 카운터가 된다. 그 때문에 가변 적분 회로의 시정수의 변경을 느리게 행한다.

Description

A/D 변환기

제1도는 제어부 전체의 구성을 도시한 블럭도.

제2도는 제어부의 LPF 및 전파 정류부의 구성을 도시한 블럭도.

제3도는 카운터(50)의 구성의 일예를 도시한 블럭도.

제4도는 카운터(50)의 구성의 다른 예를 도시한 블럭도.

제5도는 카운터(50)의 카운트 상태를 도시한 설명도.

제6도는 시정수 제어 회로의 일예의 구성을 도시한 블럭도.

제7도는 시정수 제어 회로 내의 플립 플롭의 상태를 도시한 설명도.

제8도는 시정수의 변화 상태를 도시한 설명도.

제9도는 시정수 제어 회로의 다른 일예의 구성을 도시한 블럭도

제10도는 시정수 제어 회로 내의 플립 플롭의 상태를 도시한 설명도.

제11도는 시정수의 변화 상태를 도시한 설명도.

제12도는 지연 회로의 개략 구성을 도시한 블럭도.

제13도는 A/D 변환기의 구성에를 도시한 블럭도.

* 도면의 주요부분에 대한 부호의 설명

30 : LPF 32 : 전파 정류 회로

34 : 가변 적분 회로 62 : 시정수 제어 회로

본 발명은 지연 회로에 이용하는 A/D 변환기에 있어서, 내부의 가변 적분 회로의 시정수를 변경하는 것에 관한 것이다.

종래부터, 오디오 기기의 서라운드 음은 재생음을 소정시간 지연시킨 것을 감쇠시키고 중첩시켜 생성하고 있다. 그리고, 재생할 때의 모드로서 스타디움(stadium)모드나 처치(church) 모드 등이 있고, 각각 다른 수법으로 지연시킨 재생음을 중첩시키고 있다.

이와 같은 용도로 사용하는 지연 회로로서 제12도에 도시한 바와 같은 것이 있다.

이 회로에서는 아날로그 재생 신호를 A/D 변환기(10)에서 일단 디지탈 데이타로 변환하고, 이것을 메모리(12)에 기억한다. 또한, 메모리(12)로부터 독출한 데이타를 D/A 변환기(14)에서 아날로그 데이타로 제차 변환한다. 그리고, 이 회로에서는 메모리(12)로의 기입 시간돠 독출 시간과의 차가 지연 시간이 된다.

여기에서, A/D 변환기(10)로서는 제13도에 도시한 바와 같은 것이 이용된다.

즉, 이 A/D 변환기(10)은 가산기(20), 양자화기(22), 가변 적분 회로(24) 및 제어부(26)으로 이루어지고, 아날로그 신호가 입력되는 가산기(20)에 가변 적분 회로(24)의 아날로그 출력이 피드백되고 있다. 양자화기(22)는 입력되어 오는 신호의 전압에 따라 H 또는 L을 출력하는 비교기(22a)와, 이 비교기(22a)의 출력을 소정의 클럭에 따라 래치하는 래치 회로(22b)로 이루어지고, 입력 신호를 1비트의 디지탈 신호로 변환한다. 가변 적분 회로(24)는 양자화기(22)로부터의 출력을 적분하여 입력 신호에 대응하는 아날로그 신호를 얻는다. 그리고, 가변 적분 회로(24)의 출력은 가산기(20)에 피드백되기 때문에 가산기(20)에서 양 신호의 차가 취해지고, 변화가 없는 입력 신호인 경우, 양자화기(22)의 출력은 H, L을 번갈아 반복하는 신호가 된다.

한편, 제어부(26)은 양자화기(22)의 출력 상태에 따라 가변 적분 회로(24)에서의 시정수를 변경한다. 즉, 가산기(20)의 출력 레벨이 크고, 양자화기(22)의 출력이 '0' 또는 '1'중 한쪽으로 치우칠 때에는 가변 적분 회로(24)의 시정수를 적게하고, 가산기(20)의 출력 레벨이 적어 양자화기(22)의 출력에서 「0」「1」이 균형을 이룰 때에는 가변 적분 회로(24)의 시정수를 크게 한다. 이와 같은 제어에 의해 무음시(無音時)에 시정수를 크게 하여 고주파 잡음의 발생을 억제할 수 있고, 또 입력 신호가 변화할 때에 시정수를 작게 하여 고음을 충분히 출력할 수 있다.

또한, D/A 변환기(14)에서는 메모리(12)로부터의 독출 신호에 따라 아날로그 신호를 복원하지만, 이때에 A/D 변환기(10)과 동일한 가변 적분 회로를 이용하여 입력 신호와 동일한 아날로그 신호를 얻는다.

이와 같이 종래의 회로에서는 검출된 레벨에 따라 가변 적분회로(24)의 시정수를 임의적으로 결정하고 있다. 즉, 음이 급격하게 커지는 어택(attack)시와, 음이 급격하게 작아지는 리커버리 시에서 시정수의 변화의 정도는 동일하다. 이와 같은 신호 처리가 행해진 신호를 재생하면, 청감상 위화감이 생기는 문제점이 있다. 즉, 시정수의 설정이 지나치게 크면, 어택시에는 그 초기에 있어서 고역의 커드(cut)가 지나치게 크다라는 문제가 있고, 한편 시정수의 설정이 지나치게 작으면, 리커버리시에 고역이 급하게 커트되는 문제가 있다.

또한, 종래의 장치에서는 시정수를 변경할 때의 제어폭은 항상 동일하고, 입력 신호가 급격히 크게 변화하는 경우에는 추종할 수 없어, 재생음의 파형에 있어서 경사 과부하 왜곡이 커지는 문제점이 있었다.

본 발명은 상기 문제점을 해결하는 것을 과제로 한 것으로, 어택시 및 리커버리시의 양측에서 썩 알맞는 추종이 가능한 가변 적분 회로를 갖는 A/D 변환기를 제공하는 것을 목적으로 한다.

본 발명에 관한 A/D 변환기는 아날로그 신호를 양자화하여 펄스 신호열 형태의 신호를 출력하는 양자화 회로와, 이 양자화 회로의 출력을 임의의 시정수로 적분하는 가변 적분 회로와, 입력 아날로그 신호와 가변 적분회로의 출력을 가산하여 그 출력을 상기 양자화 회로에 공급하는 가산 회로와, 입력 신호의 변화가 커지는 방향에 있는지 또는 변화가 작아지는 방향에 있는지를 검출하는 변화 방향검출 수단과, 변화 방향이 적어지는 방향인 경우에 비교해 변화 방향이 커지는 방향인 경우에 시정수의 변경 속도가 커지도록 제어하는 시정수 제어 수단을 갖는 것을 특징으로 한다.

또한, 상기 시정수 제어 수단은 동일한 변화 방향이 계속되는 경우에 변경 속도가 순차로 커지도록 변경하는 것을 특징으로 한다.

이와 같이, 변화 방향 검출 수단에 의해 입력 신호의 변화가 커지는 방향으로 있는지, 또는 작아지는 방향으로 있는지를 검출한다. 그리고, 변화 방향이 작아지는 방향인 경우와 비교하여 변화 방향이 커지는 방향인 경우에 시정수의 변경 속도가 커지도록 제어한다. 즉, 입력 신호의 변화가 없는 상태에서 변화가 큰 상태로 변화하는 경우에는 신속하게 시정수를 변경하고, 반대로 입력 신호가 변화가 큰 상태에서 변화가 적은 상태로 변화한 경우에는 시정수를 느리게 변경한다. 이에따라, 본 발명의 A/D 변환기를 이용한 지연 회로에 의하면, 어택시에는 시정수를 신속하게 변경하여 고음이 커트되는 것을 방지할 수 있고, 리커버리시에는 천천히 고음을 커트하여 청감상의 위화감을 적게할 수 있다.

이하, 본 발명의 실시예에 대하여 도면에 기초하여 설명한다. 제1도는 실시예에 관한 A/D 변환기의 제어부의 구성을 도시한 블럭도이고, 로우패스 필터(30), 전파(全波) 정류회로(32), 적분회로(34)로 이루어져 있다. 이에 따라, 양자화 회로(22)의 출력의 고주파 성분을 제거한 후 그레벨을 검출한다.

본 실시예에서는, 이 A/D 변환기를 디지탈 회로로 구성하고 있다. 제2도에 로우패스 필터(30) 및 전파 정류 회로(32) 부분의 구성을 도시하였다. 양자화 회로(22)의 출력인 펄스열 형태의 신호는 입력단자(40)으로부터 입력된다. 이 입력단자(40)으로부터의 입력 신호는 D 플립 플롭(42)의 D 입력 단자에 입력되고, 이 D플립 플롭(42)의 CL 입력 단자에는 소정의 클럭이 입력된다. 또한, D플립 플롭(42)의 Q출력은 NAND 게이트(44)의 1개의 입력단에 입력된다. 이 NAND게이트(44)의 다른 입력단에는 클럭이 인버터(46)을 통하여 입력된다. 이들 D플립 플롭(42), NAND 게이트(44) 및 인버터(46)이 입력 신호의 샘플링 회로(48)을 구성한다. 그리고, NAND 게이트(44)의 출력은 반전되고나서 카운터(50)의 CL 입력 단자에 입력되고, 샘플링 회로(48)의 출력이 이 카운터(50)에서 카운트된다.

또한 클럭은 타이머(52)에 입력되고, 이 타이머(52)는 클럭을 카운트하여 소정 시간 경과시에 출력 신호를 발생한다. 타이머(52)의 출력신호는 D플립 플롭(54)의 입력 단자에 입력되고, 이 D플립 플롭(54)의 CL 입력단자에는 클럭이 공급된다. 따라서 D플립 플롭(54)에 타이머(52)의 출력이 유지된다. D플립 플롭(54)의 Q출력은 NAND 게이트(56)의 1개의 입력단에 입력되고, 이 NAND 게이트(56)의 다른 입력단에는 반전된 클럭이 입력된다. 그리고 NAND 게이트(56)의 출력은 카운터(50)의 리셋 단자에 공급된다. 따라서 타이머의 타임 업에 의해 카운터(50)이 리셋된다. 또한, 타이머(52)의 출력은 CL 입력단에 클럭이 공급되는 D플립 플롭(58)의 D 입력단에도 공급된다. 이 때문에 이 D플립 플롭(58)에도 타이머(52)의 출력이 유지된다.

한편, 카운터(50)의 출력은 D플립 플롭(60)의 D 입력단에 공급되고, 이 D플립 플롭(60)의 CL 입력단에는 D플립 플롭(54)의 Q출력이 공급된다. 이 때문에, 타이머(52)의 타임 업 출력에 의해 카운터(50)의 출력이 D플립 플롭(60)에 래치된다. 그리고, D플립 플롭(58, 60)의 출력이 시정수 제어회로(62)에 공급 된다.

다음에, 제2도 회로의 동작에 대하여 설명한다. 입력단자(40)에 인가되는 양자화 회로(22)의 출력인 펄스열 형태의 입력 신호는 샘플링 회로(48)에서 CL 단자에 인가되는 클럭 신호에 의해 샘플링된다. 또한, 클럭 신호는 입력 신호보다 충분히 주파수가 높은 신호로 한다. 한편, 클럭 신호는 타이머(52)에서 카운트 되고, 소정수의 클럭 신호를 카운트하면(소정 시간 경과하면), 출력 단자의 + 단자에 H레벨, - 단자에 L레벨을 출력한다. 그리고, D플립 플롭(54)는 타임 업 후 1클럭 만큼 H로 되는 신호를 출력하고, D플립 플롭(58)은 타임 업 후 1클럭 만큼 L로 되는 신호를 출력한다.

타이머(52)에서 설정되어 있는 소정 시간 사이에, 카운터(50)은 샘플링 회로(48)로부터의 출력 신호를 카운트 한다. 여기에서 샘플링 회로(48)의 D플립 플롭(42)는 클럭 신호의 상승에서 입력신호를 받아들인다. 그리고, NAND 게이트(44)는 클럭 신호가 L 이고 D플립 플롭(42)의 출력이 H일때에 값이 카운터(50)에 H를 공급한다. 따라서, 입력 신호의 H 시간에 대응된 카운트 값이 카운터(50)에 설정된다. 즉, 입력신호가 H 레벨의 부분을 많이 포함하고 있는 경우는 카운터(50)에 의해 카운트되는 수가 많아지고, L 레벨의 부분을 많이 포함하고 있는 경우는 카운트되는 수가 적어진다. 또, 카운터(50)의 리셋단에는 NAND 게이트(56)의 출력이 공급된다. 그리고, 이 NAND 게이트(56)은 타이머(52)의 타임 업에 의한 출력 H가 D플립 플롭(54)에 받아들여지고, 클럭신호가 L이 되었을때에 H를 출력한다. 따라서, 타이머(52)의 타임 업에 의해 카운터(50)이 리셋된다.

한편, 타이머(50)의 타임 업에 의한 H가 D플립 플롭(54)에 받아들여지면, 이 H가 D플립 플롭(60)의 CL단에 공급되고, D플립 플롭(60)은 카운터(50)의 출력을 받아들여 이것을 Q 출력단으로 출력한다. 카운터(50)은, 예를 들면 제3도에 도시한 바와 같은 4비트의 구성을 갖고, 또한 출력을 발생하기 위한 디코더부를 갖는다. 제3도의 경우는 디코더부로서 입력이 3비트째 및 4비트째의 Q출력에 접속된 익스크루시브 OR 게이트(70)을 구비한다. 또한, 제4도는 카운터(50)의 별도의 예를 도시한 것이고, 디코더부는 입력이 2비트째의 반전 Q출력과 3비트째의 반전 Q출력과 4비트째의 Q출력에 접속된 제1 AND 게이트(72)와, 입력이 2비트째의 Q출력과 3비트째의 Q 출력과 4비트째의 반전 Q 출력에 접속된 제2 AND 게이트(74)와, 제1및 제2 AND 게이트(72 및 74)의 출력이 인가되는 익스크루 시브 OR 게이트(26)에 의해 구성된다.

제3도의 경우, 카운터(50)의 익스크루시브 OR 게이트(70)은 3비트째 및 4비트째의 Q출력 중의 한쪽만이 H 레벨일 때에 H 레벨의 출력을 발생하고, 그 이외일 때에 L 레벨을 발생한다. 그 상태를 제5도의 출력 1에 나타내었다. 이것에 따라, 입력 단자(40)에 인가되는 입력 신호[양자화 회로(22)의 출력]이 H레벨의 성분이 많은 신호이거나 L레벨의 성분이 많은 신호인 경우에 L 레벨이 발생되고, H 레벨과 L 레벨이 거의 같은 비율의 신호인 경우에는 H 레벨이 발생된다. 따라서, 입력 신호의 상태가 변화하였을 때에 카운터(50)으로부터 L 레벨이 출력된다. 또한 제4도의 경우, 카운터(50)의 출력은 제5도의 출력 2와 같다. 이와 같이, 제4도의 카운터(50)을 이용한 경우의 쪽이 H래밸이 출력되는 범위가 좁아져 있다.

D플립 플롭(60)에 의해 유지되는 카운터(50)의 출력은 업 다운 데이타로서, 시정수 제어 회로(62)의 데이타로서 인가된다. 즉, 시정수를 작게하는 업 데이타는 L, 시정수를 크게하는 다운 데이타는 H로서 시정수 제어 회로(62)로 공급된다. 한편, D플립 플롭(58)의 출력은 시정수 제어회로(62)에 클럭으로서 인가된다.

시정수 제어회로(62)의 구성예를 제6도에 도시한다. 시정수 제어회로(62)는 5비트의 카운터(Q1∼Q5)를 구성하고 있다. 그리고, 하위 3비트가 제어신호에 따라 동작 또는 부동작(不動作) 상태로 전환되는 더미 비트를 구성하고, 상위 2비트가 항상 동작하는 제어 비트를 구성한다. 시정수 회로(62)의 출력 신호는 가변 적분회로(24)의 시정수의 제어에 이용되고, 구체적으로는 상기 시정수 회로(62)의 출력 신호에 따라 콘덴서의 충·방전 전류를 제어한다. 그리고, 더미 비트는 D플립 플롭(60)의 출력이 L일때에 그 기능이 없어진다. 그리고, 이때에 시정수 제어 회로(62)는 제어 비트만으로 업 카운트 된다. 한편, D플립 플롭(60)의 출력이 H일 때에는 더미 비트도 포함된 5비트로 다운 카운트 된다.

시정수 제어 회로(62)의 각 비트는 D플립 플롭(80)과 이 D플립 플롭(80)의 D 입력단의 입력측에 접속된 익스크루시브 OR 게이트(82)를 갖고, D플립 플롭(80)의 Q출력은 익스크루시브 OR 게이트(84) 및 AND 게이트(86)을 통하여 출력된다. 또, 익스크루시브 OR 게이트(82)의 1개의 입력단에는 D플립 플롭(60)의 Q 출력이 입력되고, 익스크루시브 OR 게이트(84)의 1개의 입력단에는 D플립 플롭(60)으로부터의 출력이 입력된다.

그리고, LSB의 익스크루시브 OR 게이트(82) 및 AND 게이트(86)의 다른 입력단은 전원에 풀업되어 있다. 또한, LSB 이외의 비트의 익스크루시브 OR 게이트(82) 및 AND 게이트(86)의 다른 입력단에는 전단의 비트 출력, 즉 전단의 비트의 AND 게이트(86)의 출력이 입력되어 있다. 또한, 더미 비트의 D플립 플롭(80)의 프리 세트 단자(L 레벨의 입력으로 '1'이 프리세트 된다.)에는 D플립 플롭(60)의 출력이 입력된다. 이 때문에, D플립 플롭(60)의 출력이 L 레벨인 경우(시정수를 작은 방향으로 변경하는 경우), 더미 비트의 D플립 플롭(80)은 모두 H, 즉 '1'로 세트되고, 더미 비트의 3비트째의 AND 게이트(86)의 출력도 H가 된다. 또한, 각 비트의 익스크루시브 OR 게이트(84)의 1개의 입력단에는 L 레벨의 신호가 공급된다. 따라서, 제어 비트에 있어서는 플립플롭(80)의 Q 출력의 H가 AND 게이트(86) 및 익스크루시브 OR 게이트(82)를 통해 개리어로서 전달한다. 그리고, 이 상태에서 제어 비트의 플립 플롭(80)에 플립 플롭(58)의 출력이 클럭으로서 공급 되기 때문에, 제어 비트는 통상 2비트의 업 카운터로서 동작한다.

한편 D 플립 플롭(60)의 출력이 H 레벨인 겨우(시정수를 큰 방향으로 변경 하는 경우), 프리세트 동작은 행해지기 않기 때문에, 플립 플롭(80)은 모든 통상의 동작을 행한다. 그리고, 각 비트의 익스크루시브 OR 게이트(84)의 1개의 입력 단에는 H 레벨의 신호가 공급된다. 따라서, 전체의 비트에 있어서, 플립 플롭(80)의 Q 출력의 L이 익스크루시브 OR 게이트(84)의 H, AND 게이트(86)의 H 출력을 통하여, D 플립 플롭(80)을 L로 하는 캐리어로서 전달한다. 그리고, 이 상태에서 제어 비트의 플립 플롭(80)에 플립 플롭(80)의 출력이 클럭으로서 공급되기 때문에, 제어 비트는 통상의 다운 카운터로서 동작한다.

여기에서, 카운트의 상태를 제7도에 도시하였다. 이와같이, 본 실시예의 시정수 제어 회로에서는 업 카운트일 때에 2비트의 카운터로서 동작하고, 다운 카운트일 때에 5비트의 카운터로서 동작한다. 이 때문에, 예를 들면 무음 상태에서 음성 출력이 커진 경우(어택시)에는 2비트의 업 카운터로서 동작하고, 제어 비트가 「1」「1」의 출력일 때에 시정수를 작게하는 신호를 출력한다. 한편, 음성 출력이 적어지는 경우(리커버리시)에는 5비트의 다운 카운터로서 동작하고, 제어 비트가 「0」「0」의 출력일 때에 시정수를 크게하는 신호를 출력한다. 이 때문에, 시정수의 변화는 제8도에 도시한 바와 같이 어택시에 빠르고 리커버리시에 느리게 변화하게 된다.

또한, 제9도에 도시된 것은 4비트의 카운터(Q1∼Q4)로 이루어진 시정수 제어 회로의 다른 구성예이다. 이 예에서는 D 플립 플롭(60)의 출력은 다른 D 플립 플롭(90)에 입력된다. 그리고, 이 2개의 D 플립 플롭(60 및 90)의 Q 출력은 익스크루시브 OR 게이트(92)를 통하여 또 다른 D 플립 플롭(94)에 입력된다. 그리고, D 플립 플롭(60, 90)에는 같은 클럭이 입력되고, D 플립 플롭(94)에는 같은 클럭이 반전되어 공급된다. D 플립 플롭(60)으로의 입력 신호인 업 다운을 나타내는 신호가 H→L 또는 L→H와 같이 변화한 경우에 2개의 D 플립 플롭(60, 90)의 출력이 달라지고, 익스크루시브 OR 게이트(92)의 출력이 H로 되어, 이것이 D 플립 플롭(94)에 세트된다. 따라서, 이 회로에 의해 시정수 제어를 위한 앰프, 다운 카운트의 변화 [D 플립 플롭(60)의 출력의 변화]를 검출할 수 있다. 그리고, D 플립 플롭(94)의 반전 Q 출력은 반전하여 D 플립 플롭(96, 98)의 리셋 단자에 공급된다. 이 때문에, D 플립 플롭(96, 98)은 D 플립 플롭의 출력의 상태가 변화한 경우에 리셋된다.

한편, 제어 비트는 제6도의 구성예와 그 구성이 동일하지만, 더미 비트는 2비트이고, 캐리어를 전달하는 AND 게이트(86)의 출력 경로에 OR 게이트(100)이 삽입 배치되어 있다. 그리고, 이 OR 게이트(100)의 다른 입력단에는 상술한 D 플립 플롭(96, 98)의 Q출력이 각각 입력되어 있다. 따라서, D 플립 플롭(96, 98)의 출력이 H레벨이라면, OR 게이트(100)은 AND 게이트(86)의 출력이 어떻든 관계없이 H를 출력한다. 따라서, D 플립 플롭(96, 98)에 H를 세트함으로써, 2비트의 더미 비트를 부동작으로 할 수 있다.

D 플립 플롭(96)의 D 입력 단자는 H로 풀 업되어 있고, D 플립 플롭(98)의 D 입력 단자에는 D 플립 플롭(96)의 Q 출력이 입력되어 있다. 또한, D 플립 플롭(96, 98)의 클럭 입력단자에는 D 플립 플롭(80)과 동일한 클럭 신호가 인버터(102), NAND 게이트(104), 인버터(106)을 통하여 공급된다. 그리고, NAND게이트(104)의 다른 입력단에는 제어 비트의 MSB의 AND 게이트(86)의 출력이 입력된다. 이 때문에 제어 비트의 MSB에서의 캐리어가 H일 때에 NAND게이트(104)는 L을 출력하고, D 플립 플롭에 클럭을 공급할 수 있다. 따라서, 제어 비트의 MSB에서 캐리어가 나왔을 때에 D 플립 플롭(96, 98)은 데이타를 받아들인다.

이와 같이 하여, 카운터가 업 카운터로서 기능하고 있을 때에 제어 비트가 「1」「1」에서 오버 플로우 되었을 때에 D 플립 플롭(96, 98)이 순차 세트된다. 그리고, 이에 따라 더미 비트가 1개씩 감소한다. 따라서, 이 회로에 의해 업 카운트가 연속되었을 때에 더미 비트가 순차 감소한다. 한편, 카운터가 다운 카운터로서 기능하고 있을 때에 제어 비트가 「0」「0」에서 오버 플로우 되었을 때에 D 플립 플롭(96, 98)의 세트가 순차 해제된다. 그리고, 이에 따라, 더미 비트가 1개씩 증가한다. 따라서 이 회로에 의해 다운 카운트가 계속되었을 때에 더미 비트가 순차 증가한다.

이 카운트의 상태를 제10도에 도시하였다. 거기에서, 어택시 및 리커버리시의 시정수의 변화는 제11도에 도시한 바와 같이, 서서히 응답이 빨라진다. 따라서, 동일한 상태가 계속하는 때에 응답을 서서히 빨리 할 수 있고, 청감에 대한 위화감을 적게할 수있다.

이상 설명한 바와 같이, 본 발명에 관한 A/D 변환기에 의하면, 가변 적분 회로의 시정수를 입력 신호가 변화가 없는 상태에서 변화가 큰 상태로 변화하는 경우에는 신속하게 변경하고, 반대로 입력 신호가 변화가 큰 상태에서 변화가 작은 상태로 변화한 경우에는 느리게 변경한다. 이에 따라, 본 발명의 A/D 변환기를 이용한 지연 회로에 의하면, 어택시에는 시정수를 신속하게 변경하여 고음이 커트되는 것을 방지할 수 있고, 리커버리시에는 서서히 고음을 커트하여 청취상의 위화감을 최저한으로 억제할 수 있다. 또한, 동일한 상태가 계속할 때에 시정수의 응답을 서서히 빨리함으로써 청감에 대한 위화감을 보다 적게 할 수 있다.

Claims

변경될 수 있는 특성을 갖고 있는 A/D 변환기에 있어서, 중간 아날로그 신호를 양자화하여 펄스 신호열 형태의 신호를 출력하는 양자화 회로와, 상기 양자화 회로의 출력을 임의의 원하는 시정수로 적분하는 가변 적분 회로와, 입력 아날로그 신호와 상기 가변 적분 회로의 출력을 가산하여, 이 가산 결과를 상기 양자화 회로에 상기 중간 아날로그 신호로서 공급하는 가산 회로와, 상기 입력 아날로그 신호의 변화 방향을 검출하는 수단으로서, 상기 입력 아날로그 신호의 변화가 작아지는 방향에 있는지 상기 입력 아날로그 신호의 변화가 커지는 방향에 있는지를 검출하는 변화 방향 검출 수단과, 상기 변화 방향 검출 수단으로 부터의 출력에 응답해서, 상기 가변 적분 회로의 시정수를 제어하는 시정수 제어 수단을 구비하며, 상기 시성수 제어 수단은 상기 입력 아날로그 신호가 클때는 상기 시정수를 제1속도로 변경하고 상기 입력 아날로그 신호가 작을 때는 상기 시정수를 상기 제1속도 보다 느린 제2속도로 변경하는 것을 특징으로하는 A/D 변환기.
제1항에 있어서, 상기 변화 방향 검출 수단은 어택의 기간과 리커버리의 기간을 검출하고, 상기 시정수 제어 수단은 어택의 기간 동안에는 시정수를 신속하게 변경하고 리커버리 기간 동안에는 시정수를 점차적으로 변경하는 것을 특징으로 하는 A/D 변환기.
변경될 수 있는 특성을 갖고 있는 A/D변환기에 있어서, 중간 아날로그 신호를 양자화하여 펄스 신호열 형태의 신호를 출력하는 양자화 화로와, 상기 양자화 회로의 출력을 임의의 원하는 시정수로 적분하는 가변 적분 회로와, 입력 아날로그 신호와 상기 가변 적분 회로의 출력을 가산하여, 이 가산 결과를 상기 양자화 회로에 상기 중간 아날로그 신호로서 공급하는 가산 회로와, 상기 입력 아날로그 신호의 변화 방향을 검출하는 수단으로서, 상기 입력 아날로그 신호의 변화가 작아지는 방향에 있는지 상기 입력 아날로그 신호의 변화가 커지는 방향에 있는지를 검출하는 변화 방향 검출 수단 - 상기 변화 방향 검출 수단은 소정 시간 동안 상기 양자화 회로에 의해서 출력된 상기 펄스 신호열 형태의 신호의 하이 또는 로우 기간을 카운팅하는 카운터; 및 상기 카운터의 값이 소정 값인지 아닌지에 응답해서 하이 또는 로우 신호를 출력하는 디코드 수단을 포함하며, 그러므로써 상기 입력 아날로그 신호에서의 크거나 또는 작은 변화는 상기 디코드 수단이 출력하는 하이 또는 로우 신호에 응답해서 검출됨 - 과, 상기 입력 아날로그 신호가 클때는 상기 시정수가 제1속도로 변경되고 상기 입력 아날로그 신호가 작을 때는 상기 시정수가 상기 제1속도 보다 느린 제2속도로 변경되도록 상기 변화 방향 검출 수단으로 부터의 출력 신호에 응답해서, 상기 가변 적분 회로의 시정수를 제어하는 시정수 제어 수단을 구비하는 것을 특징으로 하는 A/D 변환기.
변경될 수 있는 특성을 갖고 있는 A/D 변환기에 있어서, 중간 아날로그 신호를 양자화하여 펄스 신호열 형태의 신호를 출력하는 양자화 회로와, 상기 양자화 회로의 출력을 임의의 운하는 시정수로 적분하는 가변 적분 회로와, 입력 아날로그 신호와 상기 가변 적분 회로의 출력을 가산하여, 이 가산 결과를 상기 양자화 회로에 상기 중간 아날로그 신호로서 공급하는 가산 회로와, 상기 입력 아날로그 신호의 변화 방향을 검출하는 수단으로서, 상기 입력 아날로그 신호의 변화가 커지는 방향에 있는지 상기 입력 아날로그 신호의 변화가 작아지는 방향에 있는지를 검출하는 변화 방향 검출 수단과, 상기 입력 아날로그 신호가 클때는 상기 시정수가 제1속도로 변경되고 상기 입력 아날로그 신호가 작을 때는 상기 시정수가 상기 제1속도 보다 느린 제2속도로 변경되도록 상기 변화 방향 검출 수단으로 부터의 출력 신호에 응답해서, 상기 가변 적분 회로의 시정수를 제어하는 시정수 제어 수단을 구비하며, 사익 시정수 제어수단은 상기 변화 방향 검출 수단에 의해서 출력되는 변화가 크거나 또는 작은 방향에 응답해서 업 또는 다운 카운터로서 작용하는 업 / 다운 카운터를 포함하며, 상기 업/다운 카운터는 업 카운팅시에는 제1비트 수를 이용하고 다운 카운팅시에는 상기 제1비트수와는 다른 제2비트 수를 이용하며, 그러므로써 변화가 커지거나 또는 작아지는 방향에 따라서 다른 신호가 출력되며, 상기 시정수는 이 신호에 근거해서 변경되는 것을 특징으로 하는 A/D 변환기.
제4항에 있어서, 상기 업/다운 카운터는 하나 이상의 더미 비트를 갖고 있으며 비트 수를 변경하기 위해 단지 업 카운팅시 또는 다운 카운팅시에만 카운팅을 위해 상기 더미 비트를 이용하는 것을 특징으로 하는 A/D 변환기.
변경될 수 있는 특성을 갖고 있는 A/D 변환기에 있어서, 중간 아날로그 신호를 양자화하여 펄스 신호열 형태의 신호를 출력하는 양자화 회로와, 상기 양자화 회로의 출력을 임의의 원하는 시정수로 적분하는 가변 적분 회로와, 입력 아날로그 신호와 상기 가변 적분 회로의 출력을 가산하여, 이 가산 결과를 상기 양자화 회로에 상기 중간 아날로그 신호로서 공급하는 가산 회로와, 상기 입력 아날로그 신호의 변화 방향을 검출하는 수단으로서, 상기 입력 아날로그 신호의 변화가 커지는 방향에 있는지 상기 입력 아날로그 신호의 변화가 작아지는 방향에 있는지를 검출하는 변화 방향 검출 수단과, 상기 입력 아날로그 신호가 클때는 상기 시정수가 제1속도로 변경되고 상기 입력 아날로그 신호가 작을 때는 상기 시정수가 상기 제1속도 보다 느린 제2속도로 변경되도록 상기 변화 방향 검출 수단으로 부터의 출력 신호에 응답해서, 상기 가변 적분 회로의 시정수를 제어하는 시정수 제어 수단을 구비하며, 상기 시정수 제어 수단은 동일한 변화 방향이 계속되면 시정수 변경 속도가 순차적으로 가속되도록 동작하는 것을 특징으로 하는 A/D 변환기.
변경될 수 있는 특성을 갖고 있는 A/D 변환기에 있어서, 중간 아날로그 신호를 양자화하여 펄스 신호열 형태의 신호를 출력하는 양자화 회로와, 상기 양자화 회로의 출력을 가산하여, 임의의 원하는 시 정수로 적분하는 가변 적분 회로와, 입력 아날로그 신호와 상기 가변 적분 회로의 출력을 가산하여, 이 가산 결과를 상기 양자화 회로에 상기 중간 아날로그 신호로서 공급하는 가산회로와, 상기 입력 아날로그 신호의 변화 방향을 검출하는 수단으로서, 상기 입력 아날로그 신호의 변화가 커지는 방향에 있는지 상기 입력 아날로그 신호의 변화가 작아지는 방향에 있는지늘 검출하는 변화 방향 검출 수단과, 상기 입력 아날로그 신호가 클때는 상기 시정수가 제1속도로 변경되고 상기 입력 아날로그 신호가 작을 때는 상기 시정수가 상기 제1속도 보다 느린 제2속도로 변경되도록 상기 변화 방향 검출 수단으로 부터의 출력 신호에 응답해서, 상기 가변 적분 회로의 시정수를 제어하는 시정수 제어 수단을 구비하며, 상기 시정수 제어수단은 상기 변화 방향 검출 수단에 의해서 출력되는 변화가 크거나 또는 작은 방향에 응답해서 업 또는 다운 카운터로서 작용하는 업/다운 카운터를 포함하며, 상기 업/다운 카운터는 카운팅을 위해 다양한 비트 수를 이용할 수 있으며, 상기 업/다운 카운터에 의해서 이용되는 상기 비트 수는 업 카운팅 및 다운 카운팅시에 순차적으로 변하는 것으로서 업 카운팅 또는 다운 카운팅시에는 순차적으로 증가하고 다른 카운팅시에는 순차적으로 감소하므로써, 변화가 커지거나 또는 작아지는 방향에 따라서 응답 속도를 순차적으로 변화시키는 신호가 제공되고 상기 시정수는 이 신호에 근거해서 변경되는 것을 특징으로 하는 A/D 변환기.
제7항에 있어서, 상기 업/다운 카운터는 두개 이상의 더미 비트를 갖고 있고 업 카운팅 및 다운 카운팅시에 카운팅에 이용되는 더미 비트 수를 순차적으로 변경하는 것을 특징으로 하는 A/D변환기.
변경될 수 있는 특성을 갖고 있는 A/D 변환기에 있어서, 중간 아날로그 신호를 양자화하여 펄스 신호열 형태의 신호를 출력하는 양자화 회로와, 상기 양자화 회로의 출력을 임의의 원하는 시정수로 적분하는 가변 적분 회로와, 입력 아날로그 신호와 상기 가변 적분 회로의 출력을 가산하여, 이 가산 결과를 상기 양자화 회로에 상기 중간 아날로그 신호로서 공급하는 가산 회로와, 상기 입력 아날로그 신호의 변화 방향을 검출하는 수단으로서, 상기 입력 아날로그 신호의 변화 레이트가 커지는지 또는 상기 입력 아날로그 신호의 변화 레이트가 작아지는지를 검출하는 변화 방향 검출 수단과, 상기 변화 방향 검출 수단으로 부터의 출력 신호에 응답해서 상기 가변 적분회로의 시정수를 제어하는 시정수 제어 수단을 구비하며, 상기 시정수 제어 수단은 상기 입력 아날로그 신호의 변화 레이트가 커질때는 시정수가 제1속도로 변경되고 상기 입력 아날로그 신호의 변화 레이트가 작아질때는 상기 제1속도 보다 느린 제2속도로 시정수가 변경되도록 동작하는 것을 특징으로 하는 A/D 변환기.
제9항에 있어서, 상기 변화 방향 검출 수단은 상기 양자화 회로에 의해 출력된 상기 펄스 신호열 형태의 신호의 하이 또는 로우 기간을 소정 시간 동안 카운팅하는 카운터 및 상기 카운터의 값이 소정 값인지에 응답해서 하이 또는 로우 신호를 출력하는 디코드 수단을 구비하며, 상기 입력 아날로그 신호의 크거나 또는 작은 변화 레이트는 상기 디코드 수단이 하이 또는 로우 신호를 출력하는지에 응답해서 검출되는 것을 특징으로 하는 A/D변환기.
제9항에 있어서, 상기 시정수 제어 수단은 상기 변화 방향 검출 수단에 의해 출력되는, 상기 아날로그 신호의 변화 레이트가 커지는 또는 작아지는, 방향에 응답해서 업 또는 다운 카운터로서 작용하는 업/다운 카운터를 구비하며, 상기 업/다운 카운터는 상기 변화 레이트가 커지는 또는 작아지는 방향에 따라서 다른 신호 - 이 신호는 상기 가변 적분 회로의 시정수를 변경하는데 이용됨 - 를 출력하기 위하여 업 카운팅시에는 제1비트 수를 이용하고 다운 카운팅시에는 상기 제1비트 수와는 다른 제2비트를 이용하는 것을 특징으로 하는 A/D변환기.
제11항에 있어서, 상기 업/다운 카운터는 하나 이상의 더미 비트를 갖고 있으며 상기 비트수를 변화시키기 위해 업 카운팅 또는 다운 카운팅시에만 카운팅을 위해 이 더미 비트를 이용하는 것을 특징으로 하는 A/D 변환기.
제9항에 있어서, 상기 시정수 제어 수단은 상기 시정수 변화 속도가 동일한 변화 방향이 계속되면 순차적으로 가속되도록 동작하는 것을 특징으로하는 A/D 변환기.
제9항에 있어서, 상기 시정수 제어 수단은, 상기 변화 방향 검출 수단에 의해서 출력되는, 상기 입력 아날로그 신호의 변화 레이트가 커지는 또는 작어지는 방향에 응답해서 업 또는 다운 카운터로서 작용하는 업/다운 카운터를 포함하며, 상기 업/다운 카운터는 카운팅을 위해 다양한 수의 비트를 이용할 수 있으며, 상기 변화 레이트가 커지거나 또는 작아지는 방향에 따라서 응답속도를 순차적으로 변화시키는 신호를 출력하기 위하여 상기 업/다운 카운터에 의해서 이용되는 비트 수는 업 카운팅 및 다운 카운팅시에 순차적으로 변경되는 것으로서 업 또는 다운 카운팅시에는 순차적으로 증가되고 다른 카운팅시에는 순차적으로 감소되며, 상기 업/다운 카운터로 부터 출력되는 신호는 상기 가변 적분 회로의 시정수를 변경 시키는데 이용되는 것을 특징으로하는 A/D 변환기.
제14항에 있어서, 상기 업/다운 카운터는 두개 이상의 비트를 갖고 있으며 업카운팅 및 다운 카운팅시에 순차적인 카운팅을 위해 더미 비트의 수를 변경하는 것을 특징으로 하는 A/D 변환기.
제9항에 있어서, 상기 변화 방향 검출 수단은 어택기간 및 리커버리 기간을 검출하며, 상기 시정수 제어 수단은 시정수가 어택 기간 동안에는 신속하게 변하고 리커버리 기간 동안에는 점차적으로 변하도록 동작하는 것을 특징으로 하는 A/D 변환기.