KR100195191B1 - Fabrication method of tft-lcd - Google Patents

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Abstract

신뢰도가 증대된 박막트랜지스터 액정표시장치(TFT-LCD)의 제조방법에 관해 개시한다. 본 발명은 박막트랜지스터 액정표시장치(TFT-LCD)의 제조방법에 있어서, 박막트랜지스터의 몸체가 형성된 기판상에 절연층을 형성하는 단계, 사진식각공정을 이용하여 상기 절연층을 식각하여 소오스/드레인 전극이 형성될 콘택홀과 패드가 형성될 복수개의 콘택홀을 형성하는 단계, 상기 콘택홀들을 매몰하는 금속층패턴을 형성하는 단계, 상기 결과물 전면에 보호층을 형성하고 평탄화하는 단계를 구비하는 것을 특징으로 하는 박막트랜지스터 액정표시장치(TFT-LCD)의 제조방법을 제공한다.A method of manufacturing a thin film transistor liquid crystal display (TFT-LCD) having increased reliability is disclosed. The present invention provides a method of manufacturing a thin film transistor liquid crystal display (TFT-LCD), comprising: forming an insulating layer on a substrate on which a body of the thin film transistor is formed, and etching the insulating layer using a photolithography process to process a source / drain. Forming a plurality of contact holes in which an electrode is to be formed and a plurality of contact holes in which a pad is to be formed, forming a metal layer pattern to bury the contact holes, and forming and planarizing a protective layer on the entire surface of the resultant. A method of manufacturing a thin film transistor liquid crystal display (TFT-LCD) is provided.

본 발명에 의하면, 패드로 사용될 금속층의 형성전에 절연층을 식각하여 단차를 형성한 후, 금속층을 형성함으로써 패드형성을 위한 공정시 소오스/드레인 전극의 과도식각에 따른 소오스/드레인 전극과 화소전극과의 접촉불량이 방지되어 신뢰가 증대된 박막트랜지스터 액정표시장치(TFT-LCD)를 제조할 수 있게 된다.According to the present invention, before forming a metal layer to be used as a pad, an insulating layer is etched to form a step, and then a metal layer is formed to form a metal layer so that the source / drain electrode and the pixel electrode according to the transient etching of the source / drain electrode are formed. It is possible to manufacture a thin film transistor liquid crystal display device (TFT-LCD) having improved reliability by preventing contact defects.

Description

박막트랜지스터 액정표시장치(TFT-LCD)의 제조방법Method of manufacturing thin film transistor liquid crystal display (TFT-LCD)

제1도 내지 제3도는 종래의 박막트랜지스터 액정표시장치(TFT-LCD)의 제조방법을 나타내는 단면도들이다.1 to 3 are cross-sectional views illustrating a method of manufacturing a conventional thin film transistor liquid crystal display (TFT-LCD).

제4도 내지 제8도는 본 발명의 제1실시예에 의한 박막트랜지스터 액정표시장치(TFT-LCD)의 제조방법을 나타내는 단면도들이다.4 through 8 are cross-sectional views illustrating a method of manufacturing a thin film transistor liquid crystal display (TFT-LCD) according to a first embodiment of the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

40 : 기판 42 : 박막트랜지스터몸체40: substrate 42: thin film transistor body

44 : 게이트 절연층 46 : 게이트44: gate insulating layer 46: gate

48 : 절연층 50 : 제1콘택홀48: insulating layer 50: first contact hole

52 : 제2콘택홀 54, 55 : 금속층패턴52: second contact hole 54, 55: metal layer pattern

56 : 보호층 58 : 제3콘택홀56: protective layer 58: third contact hole

60 : 제4콘택홀 62 : 화소전극60: fourth contact hole 62: pixel electrode

64 : 패드전극64: pad electrode

본 발명은 박막트랜지스터 액정표시장치(TFT-LCD)의 제조방법에 관한 것으로, 특히 패드형성을 위한 공정시 발생하는 소오스/드레인 전극의 과도식각에 따른 소오스/드레인 전극과 화소전극과의 접합불량을 방지하여 신뢰도가 증대된 박막트랜지스터 액정표시장치(TFT-LCD)의 제조방법에 관한 것이다.The present invention relates to a method for manufacturing a thin film transistor liquid crystal display (TFT-LCD), and in particular, a defect in junction between a source / drain electrode and a pixel electrode due to a transient etching of a source / drain electrode generated during a process for forming a pad. The present invention relates to a method for manufacturing a thin film transistor liquid crystal display (TFT-LCD) having increased reliability.

현재 사용되고 있는 화상표시장치로는 음극선관(CRT)과 평판소자인 액정표시장치(LCD), 플라즈마 표시장치(PDP), 형광표시장치(VFD) 등이 있다.Currently used image display apparatuses include a cathode ray tube (CRT), a liquid crystal display (LCD), a plasma display apparatus (PDP), a fluorescent display apparatus (VFD), and the like.

상기 화상표시장치중 음극선관은 화질 및 밝기의 측면에서는 타소자에 비해 월등히 우수한 성능을 가지고 있으나 현재 대형화되는 추세에 적용하기에는 부피가 너무 크고, 무게가 너무 무겁다는 단점이 있다.Among the image display apparatuses, the cathode ray tube has superior performance compared to other devices in terms of image quality and brightness. However, the cathode ray tube has a disadvantage that the volume is too large and the weight is too heavy to be applied to the trend of increasing size.

반면에 최근, 문자나 도형 등의 필요한 정보를 디스플레이하기 위한 평면형 화상표시장치로 사용되고 있는 액정표시장치(LCD)는 저소비전력, 저전압구동력, 박형, 경량의 장점을 갖는 특징으로 특히, 주로 노트북형 PC와 같은 사무기기 등에 널리 적용되고 있으며, 그 표시화면이 점차 대형화되어감으로써 대량의 정보를 한 화면에 나타낼 수 있도록 되어 향후 벽걸이용 TV에까지 그 적용범위가 확대될 것으로 기대되고 있다.On the other hand, liquid crystal display (LCD), which has recently been used as a flat image display device for displaying necessary information such as letters and figures, has the advantages of low power consumption, low voltage driving power, thinness, and light weight, and is mainly mainly a notebook PC. It is widely applied to office equipment such as, and as the display screen is gradually enlarged, a large amount of information can be displayed on one screen, and thus, the application range is expected to be extended to wall-mounted TVs in the future.

액정표시장치에는 단순 매트릭스형 또는 액티브(ACTIVE) 매트릭스형이 있으며, 액정의 전기광학적 성질을 이용하는 액정표시장치에 있어서 기본적 구동원리는 외부의 전압인가 여부에 따라 전계(electric field)의 영향을 받은 액정의 배열이 변화하며, 그 배열의 변화에 따라 액정표시장치에 유입되는 외부의 광이 차단 및 투과되어 화상을 형성하게 된다.The liquid crystal display device has a simple matrix type or an active matrix type, and in the liquid crystal display device using the electro-optical properties of the liquid crystal, the basic driving principle is a liquid crystal influenced by an electric field depending on whether an external voltage is applied. The arrangement of the arrays changes, and external light flowing into the liquid crystal display device is blocked and transmitted as the arrangement changes, thereby forming an image.

상기 액티브 매트릭스 액정표시장치는 매트릭스 형태로 배열된 각 화소에 비선형 특성을 갖춘 액티브소자를 부가하여 이 소자의 스위칭특성을 이용하여 각 화소의 동작을 제어한다. 액티브소자로는 통상 3단자형인 박막트랜지스터(Thin Film Transister)가 이용되며, 2단자형인 MIM(Metal Insulator Metal)등 박막다이오드(Thin Film Diode ; TFD)가 사용되기도 한다. 이러한 액티브 소자를 이용한 액티브 매트릭스 액정표시장치에는, 화소 어드레스 배선과 함께 수만개 내지 수백만개가 유리기판상에 집적화되어서, 스위칭 소자로서 작용하는 박막트랜지스터와 함께 매트릭스 구동 회로를 구성한다.The active matrix liquid crystal display device adds an active element having a nonlinear characteristic to each pixel arranged in a matrix to control the operation of each pixel by using the switching characteristic of the element. As an active device, a three-terminal thin film transistor is used, and a two-terminal thin film diode (TFD) such as metal insulator metal (MIM) is also used. In an active matrix liquid crystal display device using such an active element, tens of thousands to millions of elements are integrated on a glass substrate together with pixel address wirings to form a matrix driving circuit together with a thin film transistor serving as a switching element.

종래의 박막트랜지스터의 액정표시장치의 제조방법을 살펴보면, 제1도에 도시되어 있는 바와 같이 글라스등과 같은 기판(10)상에 비정질(amorphous)실리콘층 또는 다결정 실리콘층을 소정 두께로 형성한 후 사진 식각공정에 의해 식각하여 박막트랜지스터몸체(12)를 형성한다. 이어서 게이트 절연층(14)을 형성한 다음 도전층 예를 들어 다결정실리콘막을 소정 두께로 형성한 후 사진 식각공정에 의해 식각하여 게이트 전극(16)을 형성한다.Referring to the manufacturing method of the liquid crystal display of the conventional thin film transistor, as shown in FIG. 1, after forming an amorphous silicon layer or a polycrystalline silicon layer on a substrate 10 such as glass, etc. The thin film transistor body 12 is formed by etching by a photolithography process. Subsequently, the gate insulating layer 14 is formed, and then a conductive layer, for example, a polysilicon film is formed to a predetermined thickness and then etched by a photolithography process to form the gate electrode 16.

다음에 절연층(18)을 결과물 전면에 형성한 후, 소오스/드레인과 소오스/드레인 전극을 접촉시키기 위한 제1콘택홀을 형성한 다음 크롬 또는 알루미늄등과 같은 금속전극층을 스퍼터링방법으로 제1콘택홀과 절연층(18)위에 중착한 후 패터닝하여 소오스/드레인 전극(20) 및 패드(21)를 형성한다.Next, after the insulating layer 18 is formed on the entire surface of the resultant, a first contact hole for contacting the source / drain and the source / drain electrode is formed, and then the first contact is made by sputtering a metal electrode layer such as chromium or aluminum. The source and drain electrodes 20 and the pads 21 are formed by depositing and patterning the holes and the insulating layer 18 on the holes 18.

이어서 제2도에 도시되어 있는 바와 같이 상기 결과물 전면에 보호층(22)을 형성한 다음 표면 평탄화 공정을 실시한다. 이러한 표면 평탄화 공정은, 박막트랜지스터 액정표시장치(TFT-LCD) 제조공정에서 화소전극을 형성한 후, 화소전극사이에서 액정분자가 일정한 방향을 갖도록 하기 위해서 화소전극에 유기고분자나 무기물질의 배향제를 피복하여, 솜이나 천 등을 사용하여 일정한 방향으로 문지르는 소위 러빙(rubbing) 공정의 신뢰성을 높이기 위하여 실시된다.Subsequently, as shown in FIG. 2, a protective layer 22 is formed on the entire surface of the resultant, and then a surface planarization process is performed. In the surface planarization process, after forming a pixel electrode in a thin film transistor liquid crystal display (TFT-LCD) manufacturing process, an alignment agent of an organic polymer or an inorganic material is formed on the pixel electrode so that the liquid crystal molecules have a constant direction between the pixel electrodes. It is carried out in order to improve the reliability of the so-called rubbing process of rubbing in a constant direction by using a cotton or cloth.

그리고 제3도에 도시되어 있는 바와 같이 패드를 노출시키기 위한 제2콘택홀(24)과 화소전극과 소오스/드레인 전극을 접촉시키기 위한 제3콘택홀(26)을 사진 식각공정을 이용하여 형성한 다음, 투명도전막(ITO)을 제2콘택홀(24)과 보호층(22)위에 증착한 후 패터닝하여 화소전극(28) 및 패트전극(30)을 형성한다.As shown in FIG. 3, a second contact hole 24 for exposing the pad and a third contact hole 26 for contacting the pixel electrode and the source / drain electrode are formed by using a photolithography process. Next, the transparent conductive film ITO is deposited on the second contact hole 24 and the protective layer 22 and then patterned to form the pixel electrode 28 and the pat electrode 30.

그러나 상기한 종래의 박막트랜지스터 액정표시장치(TFT-LCD)의 제조방법은 다음과 같은 문제점이 있다.However, the conventional manufacturing method of the thin film transistor liquid crystal display (TFT-LCD) has the following problems.

상기 평탄화된 보호층(22)은 패드가 형성될 부위와 화소전극이 형성될 부위의 두께가 다르게 형성된다. 이는 패드가 형성될 전극층 위나 기판처럼 평탄한 면적이 넓은 곳에는 보호층이 두껍게 형성되고, 화소전극이 형성될 전극층과 같이 금속층의 선폭이 작은 곳은 금속층과 금속층 사이의 홈이 메꾸어지고 금속층위는 보호층 두께가 얇게 형성되기 때문이다. 예를 들면 패드가 형성될 전극층 위의 보호층 두께가 5500~6000Å(제2도의 h2)으로 형성될 경우 화소전극이 형성될 전극층 위의 보호층 두께는 500~1500Å(제2도의 h1)으로 형성된다.The planarized protective layer 22 is formed to have a different thickness between the portion where the pad is to be formed and the portion where the pixel electrode is to be formed. This is because the protective layer is thickly formed on the electrode layer where the pad is to be formed or where the flat area is large, such as a substrate. This is because the layer thickness is formed thin. For example, when the thickness of the protective layer on the electrode layer on which the pad is to be formed is 5500 to 6000 kPa (h2 in FIG. 2), the thickness of the protective layer on the electrode layer on which the pixel electrode is to be formed is 500 to 1500 kPa (h1 in FIG. 2). do.

따라서 패드를 형성하기 위한 제2콘택홀(24)과 화소전극과 소오스/드레인 전극층을 접촉시키기 위한 제3콘택홀(26)을 형성하기 위한 사진 식각공정시 상기 제3콘택홀(26)이 과도식각(over etch)되고, 포토레지스트 잔류물이 생성되기 때문에 화소전극과 소오스/드레인 전극과의 접합불량이 발생하여 박막트랜지스터 액정표시장치(TFT-LCD)의 신뢰도가 떨어지는 문제점이 발생한다.Therefore, the third contact hole 26 is excessive during the photolithography process for forming the second contact hole 24 for forming the pad and the third contact hole 26 for contacting the pixel electrode and the source / drain electrode layer. Since the wafer is etched and photoresist residues are formed, a poor bonding between the pixel electrode and the source / drain electrode may occur, thereby reducing the reliability of the thin film transistor liquid crystal display (TFT-LCD).

따라서 본 발명의 목적은 상기한 문제점을 해결하기 위한 것으로서, 박막트랜지스터 액정표시장치(TFT-LCD)의 제조방법에 있어서, 기판상에 박막트랜지스터의 몸체를 형성하는 단계; 상기 박막트랜지스터의 몸체상에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막의 상면중, 상기 박막트랜지스터의 몸체와 대향하는 부분에 게이트 전극을 형성하는 단계; 상기 게이트 전극이 형성된 기판의 전면에 절연층을 형성하는 단계; 상기 절연층을 부분적으로 식각하여 패드가 형성될 복수개의 제1콘택홀과 소오스/드레인 전극이 형성될 제2콘택홀을 형성하는 단계; 상기 제1,제2 콘택홀들을 매몰하는 금속층패턴들을 형성하는 단계; 상기 결과물 전면에 보호층을 형성하고 평탄화하는 단계; 상기 평탄화된 보호층을 식각하여 상기 제1콘택홀을 매몰하는 상기 금속층 패턴들을 노출시키는 패드부 콘택홀과 상기 제2콘택홀을 매몰하는 금속층 패턴을 노출시키는 비아홀을 형성하는 단계; 상기 패드부 콘택홀 및 비아홀내에 각각 패드 전극 및 화소 전극을 형성하는 단계를 구비하는 것을 특징으로 하는 박막트랜지스터 액정표시장치(TFT-LCD)의 제조방법을 제공한다.Accordingly, an object of the present invention is to solve the above problems, comprising the steps of: forming a body of a thin film transistor on a substrate; Forming a gate insulating film on the body of the thin film transistor; Forming a gate electrode on a portion of the upper surface of the gate insulating layer that faces the body of the thin film transistor; Forming an insulating layer on an entire surface of the substrate on which the gate electrode is formed; Partially etching the insulating layer to form a plurality of first contact holes for forming pads and second contact holes for forming source / drain electrodes; Forming metal layer patterns to bury the first and second contact holes; Forming and planarizing a protective layer on the entire surface of the resultant product; Etching the planarized protective layer to form a pad portion contact hole exposing the metal layer patterns to bury the first contact hole and a via hole exposing the metal layer pattern to bury the second contact hole; A method of manufacturing a thin film transistor liquid crystal display (TFT-LCD) is provided by forming a pad electrode and a pixel electrode in the pad contact hole and the via hole, respectively.

본 발명의 바람직한 실시예에 의하면, 상기 평탄화된 보호층을 제3사진식각공정으로 식각하여 비아홀과 패드를 형성하는 단계를 더 구비할 수 있으며, 상기 패드가 형성될 복수개의 제1콘택홀의 콘택폭(W)과 제1콘택홀과 제1콘택홀간의 간격(I)은 (절연층의두께(T절연층)+0.1-보호층의 두께(T보호층) x W-(보호층의 두께(T절연층)-0.1) x I≒2 x 금속층의 두께(T금속층) x 절연층의 두께(T절연층)에 의해 결정하는 것이 바람직하다.According to a preferred embodiment of the present invention, the method may further include forming via holes and pads by etching the planarized protective layer in a third photolithography process, wherein contact widths of a plurality of first contact holes in which the pads are to be formed are formed. (W) and the spacing (I) between the first contact hole and the first contact hole are (thickness of the insulating layer (T insulating layer ) + 0.1-thickness of the protective layer (T protective layer ) x W- (thickness of the protective layer ( It is preferable to determine by T insulation layer ) -0.1) x I * 2 x thickness of a metal layer (T metal layer ) x thickness of an insulation layer (T insulation layer ).

본 발명에 있어서, 상기 보호층을 형성하고 평탄화하는 단계는 금속층패턴 및 절연층위에 제1산화막을 증착하는 단계와 상기 제1산화막위에 SOG(spin on glass)를 증착하는 단계와 상기 SOG 및 제1산화막을 건식 에치 백(dry etch-back)으로 식각하는 단계 및 상기 결과물 전면에 제2산화막을 증착하는 단계를 구비하는 것이 바람직하다.In the present invention, the forming and planarizing of the protective layer may include depositing a first oxide layer on the metal layer pattern and the insulating layer, depositing a spin on glass (SOG) on the first oxide layer, and forming the SOG and the first layer. Etching the oxide film with a dry etch-back (dry etch-back) and preferably depositing a second oxide film on the entire surface of the result.

또한 본 발명에 있어서, 상기 보호층을 형성하고 평탄화하는 단계는 상기 금속층패턴 및 절연층위에 제1산화막을 증착하는 단계와 상기 제1산화막위에 평타화 레지스트(planarization resist)를 도포하는 단계와 상기 평탄화 레지스트층 및 제1산화막을 건식 에치 백 (dry etch-back)으로 식각하는 단계 및 상기 결과물 전면에 제2산화막을 형성하는 단계를 구비하는 것이 바람직하다.In the present invention, the forming and planarizing of the protective layer may include depositing a first oxide film on the metal layer pattern and the insulating layer, applying a planarization resist on the first oxide film, and planarizing the planarization resist. Preferably, the resist layer and the first oxide film are etched by dry etch-back and the second oxide film is formed on the entire surface of the resultant.

본 발명에 의하면 패드로 사용될 금속층으로서 평탄한 면적이 넓은 금속층을 형성하기 전에 상기 금속층의 하부 절연층을 식각하여 단차를 형성한 후, 금속층을 형성함으로써 금속층 위에 형성되는 보호층의 두께를 균일하게 형성할 수 있게 되어 신뢰도 높은 박막트랜지스터 액정표시장치(TFT-LCD)를 제조할 수 있게 된다.According to the present invention, before forming the metal layer having a flat area as the metal layer to be used as a pad, the lower insulating layer of the metal layer is etched to form a step, and then the metal layer is formed to uniformly form the thickness of the protective layer formed on the metal layer. This makes it possible to manufacture a highly reliable thin film transistor liquid crystal display (TFT-LCD).

이하 제4도 내지 제8도를 참조하여 본 발명의 제1실시예를 상세하게 설명한다.Hereinafter, a first embodiment of the present invention will be described in detail with reference to FIGS. 4 to 8.

제4도는 박막트랜지스터의 몸체(42), 게이트 절연층(44), 게이트(46), 절연층(48)을 형성하는 단계를 나타내는 단면도이다.4 is a cross-sectional view illustrating a process of forming a body 42, a gate insulating layer 44, a gate 46, and an insulating layer 48 of a thin film transistor.

글라스등과 같은 기판(40)상에 비정질(amorphous) 실리콘층 또는 다결정 실리콘층을 소정 두께로 형성한 후 사진 식각공정에 의해 식각하여 박막트랜지스터몸체(42)를 형성한다. 이어서 게이트 절연층(44)을 형성한 다음 도전층 예를 들어 다결정실리콘막을 소정 두께로 형성한 후 사진 식각공정에 의해 식각하여 게이트 전극(46)을 형성한 다음 절연층(48)을, 예를 들어 2000~6000Å 두께로 결과물 전면에 형성한다. 도면에는 도시되어 있지 않지만 이 때 상기 게이트 절연층(44)과 절연층(48) 사이에 하부 폴리실리콘층을 더 형성할 수도 있다.An amorphous silicon layer or a polycrystalline silicon layer is formed on a substrate 40 such as glass to a predetermined thickness and then etched by a photolithography process to form a thin film transistor body 42. Subsequently, the gate insulating layer 44 is formed, and then a conductive layer, for example, a polysilicon film is formed to a predetermined thickness and then etched by a photolithography process to form the gate electrode 46, and then the insulating layer 48 is formed. For example, form 2000 ~ 6000Å on the front of the result. Although not shown in the drawings, a lower polysilicon layer may be further formed between the gate insulating layer 44 and the insulating layer 48.

제5도는 패드가 형성될 하나 이상의 제1콘택홀(50)과 소오스/드레인 전극과 박막트랜지스터의 소오스/드레인을 접촉시키기 위한 하나 이상의 제2콘택홀(52)을 형성하는 단계를 나타내는 단면도이다.5 is a cross-sectional view illustrating a step of forming at least one first contact hole 50 at which a pad is to be formed, at least one second contact hole 52 for contacting the source / drain electrodes and the source / drain of the thin film transistor.

상기 절연층(48)의 전면에 포토레지스트를 도포한 후, 노광현상하여 제1포토레지스트패턴을 형성한 후, 이를 식각마스크로 사용하여 상기 절연층(48)을 식각하여 하나 이상의 제1콘택홀(50)을 형성한다. 이어서 상기 제1포토레지스트패턴을 제거한 다음 다시 제2포토레지스트패턴을 형성한 후 이를 식각마스크로 사용하여 상기 절연층(48)과 게이트 절연층(44)을 식각하여 제2콘택홀(52)을 형성한다. 제1콘택홀(50)과 제2콘택홀(52)은 하나의 포토레지스트패턴을 사용하여 동시에 형성될수도 있다.After the photoresist is coated on the entire surface of the insulating layer 48, the photoresist is exposed to form a first photoresist pattern, and then the insulating layer 48 is etched using this as an etching mask to at least one first contact hole. To form (50). Subsequently, after the first photoresist pattern is removed, a second photoresist pattern is formed again, and the second contact hole 52 is etched by etching the insulating layer 48 and the gate insulating layer 44 using the etching mask. Form. The first contact hole 50 and the second contact hole 52 may be simultaneously formed using one photoresist pattern.

이때, 둘 이상의 제1콘택홀(50) 형성시 제1콘택홀(50)의 폭(W)과 제1콘택홀과 제1콘택홀간의 간격(I)은 다음과 같은 유도식에 의해 결정된다.In this case, the width W of the first contact hole 50 and the distance I between the first contact hole and the first contact hole when the two or more first contact holes 50 are formed are determined by the following induction equation. .

보호층의 두께(T보호층) (W+I) ≒ 절연층의 두께(T절연층)(W-2 x 금속층의 두께(T금속층)) + 0.1(W+I) (제1-a식)Thickness of protective layer (T protective layer ) (W + I) 두께 Thickness of insulating layer (T insulating layer ) (W-2 x thickness of metal layer (T metal layer )) + 0.1 (W + I) (Formula 1-a) )

이므로 이 식을 정리하면,If you sum up this expression,

(절연층의 두께(T절연층)+0.1-보호층의 두께(T금속층)) x W-(보호층의 두께(T보호층)-0.1) x I ≒ 2 x 금속층의 두께(T금속층) x 절연층의 두께(T절연층) (제1-b)(Thickness of insulation layer (T insulation layer ) + 0.1-thickness of protective layer (T metal layer )) x W- (thickness of protective layer (T protection layer ) -0.1) x I ≒ 2 x thickness of metal layer (T metal layer ) x Thickness of Insulation Layer (T Insulation Layer ) (No. 1-b)

이 된다.Becomes

그러므로 절연층의 두께(T절연층)를 7000Å으로 형성하고, 보호층의 두께(T보호층: 이후 공정에서 형성할 것임)를 5000Å으로 형성하는 경우 이를 제 1-a식에 대입하여 정리하면 다음과 같은 관계식이 얻어진다.Therefore, if the thickness of the insulation layer (T insulation layer ) is formed to 7000Å, and the protective layer thickness (T protection layer : to be formed in a later step) to 5000Å, then substituting this in the equation 1-a The following relation is obtained.

3000 W - 4000 I ≒ 10000 (제1-c식)3000 W-4000 I ≒ 10000 (Formula 1-c)

따라서 표 1에 나타난 바와 같이 제1콘택홀의 폭(W)과 제1콘택홀과 제1콘택홀간의 간격(I)을 정할 수 있다.Therefore, as shown in Table 1, the width W of the first contact hole and the distance I between the first contact hole and the first contact hole may be determined.

제1콘택홀의 폭(W)과 제1콘택홀과 제1콘택홀 간격(I)간의 관계 (단I ≤100000)Relationship between the width W of the first contact hole and the distance between the first contact hole and the first contact hole I (where I ≦ 100000)

따라서 절연층(48)의 두께를 7000Å으로 형성하고, 보호층의 두께(제7도의 56참고)를 5000Å으로 형성하는 경우, 제1콘택홀(50)의 폭(W)은 100000Å으로 제1콘택홀과 제1콘택홀간의 간격(I)은 50000Å으로 형성하면 된다.Therefore, when the thickness of the insulating layer 48 is formed to be 7000 kPa, and the thickness of the protective layer (see 56 in FIG. 7) is 5000 kPa, the width W of the first contact hole 50 is 100000 kPa and the first contact is made. The spacing I between the hole and the first contact hole may be formed at 50000 ms.

이렇게 형성된 둘 이상의 제1 콘택홀들(50)에 의해 패드가 형성될 절연층(48)내에 단차가 형성되어 평탄한 면적이 감소하게 된다. 이러한 단차에 의해 이후 공정에서 형성되는 상기 제1콘택홀을 매립하는 금속층간의 선폭이 작아지게 되어 패드로 형성될 금속층 위에 형성되는 보호층의 두께가 소오스/드레인 금속층 위에 형성되는 보호층의 두께와 대비하여 균일하게 형성된다.A step is formed in the insulating layer 48 where the pad is to be formed by the two or more first contact holes 50 thus formed, thereby reducing the flat area. Due to this step, the line width between the metal layers filling the first contact hole, which is formed in a later process, is reduced so that the thickness of the protective layer formed on the metal layer to be formed as a pad is the thickness of the protective layer formed on the source / drain metal layer. It is formed uniformly in preparation.

제6도는 금속층패턴(54,55)을 형성하는 단계를 나타내는 단면도이다.6 is a cross-sectional view illustrating the steps of forming the metal layer patterns 54 and 55.

상기 복수개의 제1콘택홀(50)과 제2콘택홀(52)을 매몰하는 금속층을 상기 결과물 전면에 스퍼터링방법으로 증착한 후 패터닝하여 소오스/드레인 전극 금속층패턴(54) 및 패드로 형성될 금속층패턴(55)을 형성한다. 상기 금속층은 크롬 또는 알루미늄등을 이용하여 형성하는 것이 바람직하다.A metal layer to be buried in the first contact hole 50 and the second contact hole 52 is deposited by sputtering on the entire surface of the resultant, and then patterned to form a source / drain electrode metal layer pattern 54 and a pad. The pattern 55 is formed. The metal layer is preferably formed using chromium or aluminum.

제7도는 보호층(56)을 형성하는 단계를 나타내는 단면도이다.7 is a cross-sectional view showing the step of forming the protective layer 56.

상기 금속층패턴(54,55)이 형성된 결과물 전면에 보호층(56)을 형성한 다음 평탄화 공정을 수행한다.The passivation layer 56 is formed on the entire surface of the product on which the metal layer patterns 54 and 55 are formed, and then the planarization process is performed.

상기 보호층은 SOG 공정을 이용하여 형성하는데, 먼저 상기 금속층패턴(54)이 형성된 결과물 전면에 산화막을 3000~5000Å 정도 두께가 되도록 PECVD 방법으로 형성한 다음 SOG(spin on glass)를 약 2000~6000Å정도 두께로 증착한 다음 건식 에치 백(dry etch-back)을 실시하여 2000~6000Å정도를 식각한 다음 다시 산화막을 1000~5000Å정도 두께로 증착하여 보호층(56)을 완성한다.The protective layer is formed by using an SOG process. First, an oxide film is formed on the entire surface of the resultant on which the metal layer pattern 54 is formed by PECVD to have a thickness of about 3000 to 5000 microns, and then a SOG (spin on glass) is about 2000 to 6000 microns. After the deposition to a thickness of about to dry etch-back (dry etch-back) is performed to etch about 2000 ~ 6000Å and then the oxide film is deposited to a thickness of about 1000 ~ 5000Å to complete the protective layer 56.

제8도는 화소전극과 소오스/드레인 전극(54)을 접촉시키기 위한 비아홀(58) 및 패드 콘택홀(60)과 화소전극(62) 및 패드전극(64)를 형성하는 단계를 나타내는 단면도이다.8 is a cross-sectional view illustrating a step of forming a via hole 58 and a pad contact hole 60, a pixel electrode 62, and a pad electrode 64 for contacting the pixel electrode and the source / drain electrode 54.

상기 보호층(56)위에 포토레지스트 패턴을 형성한 다음 이를 식각마스크로하여 상기 보호층(56)을 식각하여 소오스/드레인 전극(54)과 화소전극을 접촉시키기 위한 비아홀(56)과 패드를 노출시키는 패드 콘택홀(60)을 형성한다. 이어서 상기 비아홀(58) 및 패드 콘택홀(60)을 매몰하고 보호층(56)에 소정 두께로 투명도전막(ITO)을 증착한 다음 패터닝하여 화소전극(62) 및 패드전극(64)을 형성한다.A photoresist pattern is formed on the passivation layer 56, and then the passivation layer 56 is etched using the etching mask to expose the via holes 56 and pads for contacting the source / drain electrodes 54 and the pixel electrodes. A pad contact hole 60 is formed. Subsequently, the via hole 58 and the pad contact hole 60 are buried, a transparent conductive film ITO is deposited on the protective layer 56 to a predetermined thickness, and then patterned to form the pixel electrode 62 and the pad electrode 64. .

도면에는 도시되어 있지 않지만 본 발명의 제2실시예를 설명하면 다음과 같다.Although not shown in the drawings, a second embodiment of the present invention will be described.

본 발명의 제2실시예는 제1실시예와 대부분의 공정에 있어서 동일한 공정을 거치며 단지 보호층을 형성한 후 평탄화하는 공정에 포토레지스트 에치 백 공정을 사용한다는 점에 있어서 차이가 있다. 이를 좀 더 구체적으로 설명하면 제4도 내지 제6도와 동일한 공정을 거쳐 금속전극층패턴(54)까지 형성한 다음, 산화막을 PECVD 방법으로 증착한다. 이어서 단차가 넓게 형성된 상기 산화막위에 평탄화 레지스트(planarization resist)를 도포한 다음 상기 평탄화 레지스트층 및 산화막에 대해 반응성 이온 식각법(Reactive Ion Etching; RIE)에 의한 식각을 실시한 후, 산화막을 PECVD 방법으로 증착한다.The second embodiment of the present invention differs in that the photoresist etch back process is used for the process of forming the protective layer and then planarizing the same process in most of the processes of the first embodiment. In more detail, the metal electrode layer pattern 54 is formed through the same process as in FIGS. 4 to 6, and then an oxide film is deposited by PECVD. Subsequently, a planarization resist is coated on the oxide film having a wide step, and then the reactive film is etched by reactive ion etching (RIE) on the planarization resist layer and the oxide film, and then the oxide film is deposited by PECVD. do.

상기 본 발명에 의하면 패드로 사용될 금속층의 형성전에 절연층을 식각하여 단차를 형성한 후, 금속층을 형성함으로써 패드로 형성될 금속층의 선폭을 작게하여 금속층 위에 형성되는 보호층의 두께를 균일하게 형성할 수 있게 된다. 따라서 화소전극과 소오스/드레인 전극을 접촉시키기 위한 콘택홀 형성시 포토레지스트 잔류물과 과도식각에 의한 화소전극과 소오스/드레인 전극간의 접촉불량이 방지되어 신뢰도 높은 박막트랜지스터 액정표시장치(TFT-LCD)를 제조할 수 있게 된다.According to the present invention, after forming the step by etching the insulating layer before forming the metal layer to be used as a pad, by forming a metal layer to reduce the line width of the metal layer to be formed by the pad to form a uniform thickness of the protective layer formed on the metal layer It becomes possible. Therefore, when the contact hole for contacting the pixel electrode and the source / drain electrode is formed, a poor contact between the pixel electrode and the source / drain electrode due to the photoresist residue and the excessive etching is prevented, thereby making it a reliable thin film transistor liquid crystal display (TFT-LCD). It can be prepared.

본 발명이 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.The present invention is not limited to the above embodiments, and it is apparent that many modifications are possible by those skilled in the art within the technical idea of the present invention.

Claims (4)

박막트랜지스터 액정표시장치(TFT-LCD)의 제조방법에 있어서, 기판상에 박막트랜지스터의 몸체를 형성하는 단계; 상기 박막트랜지스터의 몸체상에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막의 상면중, 상기 박막트랜지스터의 몸체와 대향하는 부분에 게이트 전극을 형성하는 단계; 상기 게이트 전극이 형성된 기판의 전면에 절연층을 형성하는 단계; 상기 절연층을 부분적으로 식각하여 패드가 형성될 복수개의 제1콘택홀과 소오스/드레인 전극이 형성될 제2콘택홀을 형성하는 단계; 상기 제1, 제2 콘택홀들을 매몰하는 금속층패턴들을 형성하는 단계; 상기 결과물 전면에 보호층을 형성하고 평탄화하는 단계; 상기 평탄화된 보호층을 식각하여 상기 제1콘택홀을 매몰하는 상기 금속층 패턴들을 노출시키는 패드부 콘택홀과 상기 제2콘택홀을 매몰하는 금속층 패턴을 노출시키는 비아홀을 형성하는 단계; 상기 패드부 콘택홀 및 비아홀내에 각각 패드 전극 및 화소 전극을 형성하는 단계를 구비하는 것을 특징으로 하는 박막트랜지스터 액정표시장치(TFT-LCD)의 제조방법.A method of manufacturing a thin film transistor liquid crystal display (TFT-LCD), the method comprising: forming a body of a thin film transistor on a substrate; Forming a gate insulating film on the body of the thin film transistor; Forming a gate electrode on a portion of the upper surface of the gate insulating layer that faces the body of the thin film transistor; Forming an insulating layer on an entire surface of the substrate on which the gate electrode is formed; Partially etching the insulating layer to form a plurality of first contact holes for forming pads and second contact holes for forming source / drain electrodes; Forming metal layer patterns to bury the first and second contact holes; Forming and planarizing a protective layer on the entire surface of the resultant product; Etching the planarized protective layer to form a pad portion contact hole exposing the metal layer patterns to bury the first contact hole and a via hole exposing the metal layer pattern to bury the second contact hole; Forming a pad electrode and a pixel electrode in the pad contact hole and the via hole, respectively. 제1항에 있어서, 상기 복수개의 제1콘택홀의 콘택폭(W)과 제1콘택홀 제1콘택홀간의 간격(I)은 (절연층의두께(T절연층)+0.1-보호층의 두께(T보호층)) x W-(보호층의 두께(T보호층)-0.1) x I≒2 x 금속층의 두께(T금속층) x 절연층의 두께(T절연층)에 의해 결정하는 것을 특징으로 하는 박막트랜지스터 액정표시장치(TFT-LCD)를 제조방법.The method according to claim 1, wherein the distance I between the contact widths W of the plurality of first contact holes and the first contact holes of the first contact holes is (thickness of the insulating layer (T insulating layer ) + 0.1-thickness of the protective layer). (T protective layer )) x W- (thickness of protective layer (T protective layer ) -0.1) x I ≒ 2 x thickness of metal layer (T metal layer ) x thickness of insulating layer (T insulating layer ) A method of manufacturing a thin film transistor liquid crystal display device (TFT-LCD). 제1항에 있어서, 상기 보호층을 형성하고 평탄화하는 단계는 금속층패턴 및 절연층위에 제1산화막을 증착하는 단계 ; 상기 제1산화막위에 SOG(spin on glass)를 증착하는 단계; 상기 SOG 및 제1산화막을 건식 에치 백(dry etch-back)으로 식각하는 단계; 및 상기 결과물 전면에 제2산화막을 증착하는 단계를 구비하는 것을 특징으로 하는 박막트랜지스터 액정표시장치(TFT-LCD)를 제조방법.The method of claim 1, wherein forming and planarizing the protective layer comprises: depositing a first oxide layer on the metal layer pattern and the insulating layer; Depositing spin on glass (SOG) on the first oxide film; Etching the SOG and the first oxide layer by dry etch-back; And depositing a second oxide film on the entire surface of the resultant product. 제1항에 있어서, 상기 보호층을 형성하고 평탄화하는 단계는 상기 금속층패턴 및 절연층위에 제1산화막을 증착하는 단계; 상기 제1산화막위에 평탄화 레지스트(planarization resist)를 도포하는 단계; 상기 평탄화 레지스트층 및 제1산화막을 건식 에치 백 dry etch-back)으로 식각하는 단계; 및 상기 결과물 전면에 제2산화막을 형성하는 단계를 구비하는 것을 특징으로 하는 박막트랜지스터 액정표시장치(TFT-LCD)의 제조방법.The method of claim 1, wherein forming and planarizing the protective layer comprises: depositing a first oxide layer on the metal layer pattern and the insulating layer; Applying a planarization resist on the first oxide film; Etching the planarization resist layer and the first oxide layer by dry etch-back; And forming a second oxide film on the entire surface of the resultant product.
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