KR100192586B1 - 반도체 메모리 장치의 전류 센스앰프 - Google Patents

Abstract

1. 청구 범위에 기재된 발명이 속한 기술분야:

본 발명은 반도체 메모리 장치의 센스앰프에 관한 것이다.

2. 발명이 해결하려고 하는 기술적 과제:

본 발명은 피형 드라이브 제어신호 ølapg의 노드 레벨 변화에 따라, 프리차아지 신호 VBL의 레벨을 기준전압 Vrefa의 레벨과 비교하여 피이크 값의 차이(레벨 차이)를 점점 줄여 안정된 센싱동작을 할 수 있게 하는 반도체 메모리 장치의 센스앰프 제어회로를 제공한다.

3. 발명의 해결방법의 요지:

본 발명은 소정의 제어신호에 의해 동작되어 메모리 셀에 소정의 전압을 인가하는 센스앰프를 갖는 반도체 메모리 장치에 있어서, 제어전압의 입력에 구동되어 상기 센스앰프를 구동하는 센스앰프 구동수단과, 활성화신호의 입력에 응답하여 상기 센스앰프 구동신호와 미리 설정된 기준전압을 비교하여 제1 및 제2트리거신호를 선택적으로 발생하고, 상기 제1 및 제2트리거신호에 대응된 바이어스 제어신호를 출력하는 레벨제어수단과, 상기 외부전원전압과 미리 설정된 결함레벨의 전압을 비교하여 외부전원전압의 레벨을 검출하는 전원전압감지수단과, 상기 센스앰프 구동수단의 제어전압단자에 출력이 접속되며, 선택적으로 발생되는 제1 및 제2트리거신호와 상기 바이어스제어신호의 입력에 응답하여 상기 제어전압을 일정하게 유지하고 상기 레벨검출신호에 응답하여 상기 제어전압을 중폭하여 상기 메모리셀에 공급되는 전압을 고속으로 차지업하는 센스앰프 구동제어수단과, 상기 전원전압감지수단의 입력단과 입력단이 공통 접속되어 상기 활성화신호에 응답하여 소정시간 지연된 신호를 출력하는 지연회로와, 상기 지연회로의 출력단에 일입력단이 접속되며 상기 레벨제어수단의 출력단 및 상기 센스앰프 구동제어수단의 입력단에 타입력단이 공통 접속되어 소정의 신호를 일시 저장하여 출력하는 래치부를 특징으로 한다.

4. 발명의 중요한 용도:

본 발명은 반도체 메모리 장치의 센스앰프에 적합하게 사용된다.

Description

반도체 메모리 장치의 전류 센스앰프

제1도는 종래기술의 일 실시예에 따른 반도체 메모리 장치의 센스앰프 및 메모리셀 어레이를 보여주는 구성블럭도.

제2도는 제1도의 기준전압 Vrefa와 외부전원전압 EVCC와의 관계를 보여주는 도면.

제3도는 종래기술의 일 실시예에 따른 P-S/A 제어회로 및 P-S/A 드라이버의 상세회로도.

제4도는 B/L에 연결된 셀 데이타가 논리 하이상태라고 가정할 때, 제1도의 동작 타이밍도.

제5도는 종래기술의 일 실시예에 따른 내부전원전압 발생기의 상세회로도.

제6도는 본 발명의 일 실시예에 따른 P-S/A 제어회로 및 P-S/A 드라이버의 상세회로도.

제7도는 제6도의 동작 타이밍도.

제8도는 본 발명의 다른 실시예에 따른 P-S/A 제어회로 및 P-S/A 드라이버의 상세회로도.

제9도는 본 발명의 또 다른 실시예에 따른 P-S/A 제어회로 및 P-S/A 드라이버의 상세회로도.

제10도는 본 발명의 또 다른 실시예에 따른 어레이용 내부전원전압(VCCA) 사용시의 P-S/A 제어회로와 서브 메모리 어레이의 연결을 보여주는 구성블럭도.

제11도는 본 발명의 일 실시예에 따른 내부전원전압 발생기의 상세회로도.

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 반도체 메모리 장치의 센스앰프 제어회로에 관한 것이다.

일반적으로, 반도체 장치가 고집적화됨에 따라서 하나의 트랜지스터(Transistor)가 차지하는 면적은 그만큼 줄어들게 되어 트랜지스터의 크기는 점점 극소형으로 되어 가고 있고, 산화막(Oxide)의 두께는 점점 더 얇아지고 있다. 물론, 트랜지스터로 구성된 센스앰프(Sense Amplifier:이하 S/A라 칭함)도 작아진다. 따라서 작아진 S/A와 메모리셀에 외부전원전압을 그대로 인가하게 되면 센싱동작시 피이크 전류(Peak Current)가 증가하고 또한 파워 노이즈(Power Noise)에 의해 트랜지스터가 오동작을 일으키게 된다. 또한, 전원전압 레벨이 높기 때문에 메모리셀의 수명이 단축됨으로써 메모리 소자로써 안정된 동작을 할 수 없음을 당 기술분야에서 이미 잘 알려진 사실이다. 따라서, 고집적화된 반도체 메모리 장치는 칩 외부에서 인가되는 외부전원전압보다 더 낮은 전압을 메모리셀에 인가하는 방법이 일반화되어 있다. 이러한 기술은 외부전원전압을 입력하여 상기 외부전원전압보다 낮은 소정의 레벨로 클램프(Clamp)된 내부전원전압 발생기를 이용한다. 제1도는 종래기술의 일 실시예에 따른 반도체 메모리 장치의 센스앰프 및 메모리셀 어레이를 보여주는 구성블럭도이다. 제1도를 참조하면, 구성은 피형센스앰프(P-Type Sense Amplifier:이하 P-S/A라 칭함) 제어회로 100과, P-S/A 드라이버(Driver) 108과, 엔형센스앰프(N-Type Sense Amplifier:이하 N-S/A라 칭함) 드라이버 110과, 프리차아지(Precharge)회로 109와, 메모리셀 어레이 및 S/A 회로 107로 구성되어 있다. 상기 P-S/A 제어회로 100은 비교기 101과, 트리거 회로 102와, P-S/A 드라이버 제어회로 103과, 바이어스 회로 104와, 비교기 인에이블 회로 105와, 레벨쉬프터(Level Shifter) 회로 106으로 구성된다. 여기서 메모리셀에 충전되는 전압레벨(논리하이레벨)을 기준전압 Vrefa로 나타낸다. 또한 센싱 인에이블 신호 øS는 로우 어드레스 스트로우브(Row Address Strobe) 신호 RASB가 논리 로우(Low)상태로 활성화되면 소정 시간 후에 논리 하이(High)상태로 인에이블(Enable)된다. 비교기 101은 센싱 인에이블 신호 øS가 논리 하이로 활성화되면 기준전압 Vrefa와 제어신호 LA의 전압레벨을 비교하여 비교출력신호 øcom을 출력한다. 제어신호 LA의 레벨이 기준전압 Vrefa 레벨보다 높을 경우는 비교출력신호 øcom의 레벨은 논리 하이상태이며, 제어신호 LA의 레벨이 기준전압 Vrefa 레벨보다 낮을 경우는 비교출력신호 øcom의 레벨은 논리 로우상태가 된다. 레벨시프트 회로 106은 센싱 인에이블 신호 øS를 입력으로 하여 레벨쉬프트된 신호 øSS를 출력한다. 이 회로는 센싱 인에이블 신호 øS 발생기(도시되지 않음)의 파워(Power)를 내부전원전압(이하 IVCC라 칭함)를 사용하고, P-S/A 제어회로 100의 파워를 외부전원전압(이하 EVCC라 칭함)로 사용하므로 센싱 인에이블 신호 øS의 레벨(IVCC)을 EVCC 레벨로 변환시키기 위한 것이다. 비교기 인에이블 회로 105는 센싱 인에이블 신호 øS가 논리 로우상태일 때 비교출력신호 øS를 논리 하이레벨로 프리차아지하기 위한 회로이다. 이 회로는 레벨쉬프트된 신호 øSS를 입력으로 하고, 출력단이 비교출력신호 øS의 노드에 접속된다. 트리거 회로 102는 내부구조가 도시되지 않았지만, 구성이 인버터로 이루어져 있으며, 비교출력신호 øS를 입력으로 하고 트리거 신호 øtri를 출력한다. 바이어스 회로 104는 트리거 신호 øtri를 입력으로 하여 바이어스 신호 øbi를 출력하며 이는 센싱 피이크 전류를 축소하기 위해 사용하며, 트리거 신호 øtri가 논리 로우상태이면 바이어스 신호 øbi는 IVCC 레벨이며, 상기 트리거 신호 øtri가 논리 하이상태이면, 바이어스 신호 øbi는 |Vtn|+α의 전압레벨을 갖는다. P-S/A 드라이버 제어회로 103은 트리거 신호 øtri와 바이어스 신호 øbi를 입력으로 하여 피형 드라이버 인에이블 신호 ølapg를 출력한다. 트리거 신호 øtri가 논리 로우상태이면 피형 드라이버 인에이블 신호 ølapg는 EVCC 레벨이며, 트리거 신호 øtri가 논리 하이상태이면 피형 드라이버 인에이블 신호 ølapg는 EVCC - |Vtp| - α의 레벨을 갖는다. 상기 피형센스앰프 제어회로 100을 전체적으로 설명하면, 센싱 인에이블 신호 øS가 논리 하이상태로 인에이블된 후 제어신호 LA의 전압레벨이 기준전압 Vrefa의 레벨 보다 낮으면 피형 드라이버 인에이블 신호 ølapg는 EVCC 레벨이 된다. P-S/A 드라이버 108은 피모오스 트랜지스터(PMOS) Q1로 구성되어 소오스(Source), 게이트(Gate), 드레인(Drain)은 각각 EVCC, ølapg, LA 노드와 접속되며, 피형 드라이버 인에이블 신호 ølapg가 EVCC 레벨일 때는 피모오스 트랜지스터 Q1은 턴오프(Turn Off)상태이며 피형 드라이버 인에이블 신호 ølapg의 레벨이 EVCC - |Vtp| - α일 때에는 피모오스 트랜지스터 Q1이 턴온(Turn On)되어 LA 노드에 전하를 공급하게 된다. N-S/A 드라이버 110은 엔모오스 트랜지스터 Q2로 구성된다. 엔모오스 트랜지스터 Q2의 소오스, 게이트, 드레인은 각각 접지전압 VSS, ølapg, LAB에 접속된다. 따라서 엔모오스 트랜지스터 Q2는 로우 어드레스 스트로우브 신호 RASB의 활성화 후 엔형 드라이버 인에이블 신호 ølang의 레벨이 논리 하이가 되면 LAB를 접지전압 레벨로 방전한다. 프리차아지 회로 109는 LA 및 LAB를 프리차아지 하는 회로로써, 로우 어드레스 스트로우브신호 RASB가 프리차아지 상태일 때 즉 논리 하이상태일 때 엔모오스 트랜지스터 Q3, Q4, Q5를 턴온시켜 상기 LA, LAB를 VBL 레벨(1/2·Vrefa 레벨)로 프리차아지시키며 로우 어드레스 스트로우브 신호 RASB가 논리 로우상태로 활성화되면 등화 제어신호 øEQ가 논리 로우로 천이함으로써 엔모오스 트랜지스터 Q3, Q4, Q5를 턴오프시킨다. 메모리 셀 어레이 및 센스앰프 107은 실질적으로 하나의 메모리셀 어레이에는 다수개의 비트라인(Bit Line:이하 B/L라 칭함)과 상보비트라인(이하 B/LB라 칭함)이 존재하며, 하나의 B/L은 다수개의 메모리셀 어레이가 연결되지만, 여기서는 한 쌍의 B/L 및 B/LB와 두개의 워드라인(Word Line:이하W/L라 칭함)만을 도시하였다. 엔모오스 트랜지스터로 이루어진 메모리셀 트랜지스터 Q6과 셀 캐패시터(Cell Capacitor) C1은 하나의 메모리셀을 도시한 것이고, 엔모오스 트랜지스터로 이루어진 메모리셀 트랜지스터 Q7과 셀 캐패시터 C2는 다른 워드라인에 접속된 또 다른 메모리셀을 도시한 것이다. B/L 등화 트랜지스터 Q8, Q9, Q10은 로우어드레스스트로우브 신호 RASB의 프리차아지시 등화제어신호 øEQ가 논리 하이상태가 됨으로써 B/L, B/LB를 VBL 레벨로 등화를 수행하고, 로우어드레스스트로우브 신호 RASB가 활성화되면 등화를 중단한다. P-S/A는 피모오스 트랜지스터 Q11 및 Q12로 구성되며, N-S/A는 엔모오스 트랜지스터 Q13 및 Q14로 구성된다. B/L, B/LB와 입출력라인 I/O, I/OB는 컬럼선택게이트들 Q15, Q16에 의하여 전기적으로 연결되며 컬럼선택게이트들 Q15, Q16의 게이트에는 컬럼선택라인 CSL이 접속된다. 이와 같은 메모리셀 어레이는 통상적으로 사용되는 공지의 구성이므로 더 피이의 자세한 설명은 생략한다.

제2도는 제1도의 기준전압 Vrefa와 외부전원전압 EVCC과의 관계를 보여주는 도면이다. 제2도를 참조하면, 상기 기준전압 Vrefa는 외부전원전압 EVCC가 일정한 전압레벨 이상의 값을 가지면 거의 일정한 레벨로 클램프되는 특성을 갖는다. 이와 같이 메모리셀로 공급되는 상기 기준전압 Vrefa가 외부전원전압 EVCC에 영향을 받는 이유는 외부전원전압 EVCC의 입력에 의해 내부전원전압 IVCC를 발생하는 내부전원전압 발생기(도시하지 않았음)의 출력을 이용하기 때문이다.

제3도는 종래기술의 일 실시예에 따른 P-S/A 제어회로 및 P-S/A 드라이버의 상세회로도이다. 여기서는 이해를 돕기 위해 제1도와 동일한 도면부호를 사용한다. 이외 후술되는 도면에서도 동일한 기능을 가지는 구성요소는 동일한 도면부호를 사용함을 아울러 알려둔다. 제3도를 참조하면, 비교기 101은 피모오스 트랜지스터들 Q17, Q18과 엔모오스 트랜지스터들 Q19, Q20, Q21로 구성되며 센싱 인에이블 신호 øS가 논리 하이상태로 인에이블되면 LA와 Vrefa의 전압 레벨을 비교하여 비교출력신호 øcom를 출력한다. 레벨쉬프트 회로 106은 센싱 인에이블 신호 øS가 논리 하이상태(IVCC 레벨상태)로 인에이블되면 EVCC 레벨로 레벨쉬프트된 신호 øSS를 출력한다. 비교기 인에이블 회로 105는 센싱 인에이블 신호 øS가 논리 로우상태일 때 레벨쉬프트된 신호 øcom가 실리는 노드를 EVCC 레벨로 프리차아지시키는 역할을 한다. 트리거 회로 102는 피모오스 트랜지스터 Q23과 엔모오스 트랜지스터 Q24로 구성된 인버터이며, 입력단과 출력단은 각각 øcom의 노드와 øtri의 노드에 접속된다. 바이어스 회로 104는 피모오스 트랜지스터 Q25와 엔모오스 트랜지스터들 Q26, Q27로 구성되며, 트리거 신호 øtri가 논리로우상태에서 논리 하이상태로 인에이블되면 출력인 바이아스 신호 øbi를 IVCC 레벨에서 |Vtn| + α의 레벨로 레벨 강하시키는 역할을 한다. 따라서 이것은 센싱 전류의 피이크값을 감소시키기 위한 것이다. P-S/A 드라이버 제어회로 103은 피모오스 트랜지스터들 Q28, Q31, Q32와 엔모오스 트랜지스터들 Q29, Q30으로 구성되며, 트리거 신호 øtri와 바이어스 신호 øbi를 입력으로 하여 신호 ølapg를 출력한다. 상기 신호 ølapg는 전술한 바와 같이 트리거 신호 øtri가 논리 로우상태일 때는 EVCC 레벨이며, 트리거 신호 øtri가 논리 하이상태일 때는 순차적으로 트랜지스터들 Q31, Q32, Q29, Q30을 통하여 EVCC 레벨에서 접지전압 VSS 레벨로 전류경로가 형성되어 EVCC - |Vtp| - α의 레벨을 갖는다. P-S/A 드라이버 108은 피모오스 트랜지스터 108로 구성된다. 그 동작은 제1도에서의 설명과 같다.

제4도는 B/L에 연결된 셀 데이타가 논리 하이상태라고 가정할 때, 제1도의 동작 타이밍도이다. 제4도를 참조하면, 로우어드레스스트로우브 신호 RASB가 논리 하이상태일 때 각각의 라인들 B/L, B/LB, LA, LAB는 모두 프리차아지 신호 VBL레벨인 1/2·Vrefa 레벨로 프리차아지되어 있으며, 신호 ølapg는 EVCC 레벨로, 등화제어신호 øEQ는 IVCC 레벨로, 신호 ølang과 W/L은 OV로 프리차아지되어 있다. 이후, 로우어드레스스트로우브 신호 RASB가 논리 로우로 활성화되면 등화제어신호 øEQ가 논리 로우로 디세이블(Disable)되고 W/L이 IVCC + α의 전압레벨로 인에이블하면 차아지 셰어링(charge Sharing)에 의하여 B/L이 1/2·Vrefa + α의 레벨로 높아진다. 따라서 차아지 셰어링후 신호 ølang가 논리 하이레벨로 인에이블되면 상기 제1도에서의 엔모오스 트랜지스터 Q2가 턴온되어 1/2·Vrefa 레벨로 프리차아지되어 있던 LAB의 노드가 OV로 천이한다. 따라서 상기 제1도의 N-S/A가 동작하여 B/LB를 OV로 천이시킨다. 신호 ølang가 인에이블된 후 센싱 인에이블 신호 øS가 논리 하이상태로 천이하면 신호 ølapg가 EVCC 레벨에서 EVCC - |Vtp| - α의 레벨로 낮아지며 이에 따라 상기 제1도의 피모오스 트랜지스터 Q1이 턴온되어 LA의 노드에 전하를 공급하여 LA의 전압레벨이 점차 높아진다. LA의 전압레벨이 점차 높아짐에 따라 상기 제1도의 P-S/A의 피모오스 트탠지스터들 Q11, Q12가 동작하여 B/L의 전압레벨도 점점 높아지게 된다. 또한 LA의 레벨이 Vrefa 레벨까지 높아지면 비교출력신호 øcom이 논리 하이레벨로 천이하여 ølapg는 EVCC 레벨로 천이하여 피모오스 트랜지스터 Q1이 턴오프상태가 된다. 이렇게 피모오스 트랜지스터 Q1이 턴오프가 된 후에도 LA의 노드 상의 전하는 B/L로 전달되므로 LA의 전압레벨은 소정의 레벨만큼 낮아지게 된다. 이때, LA의 전압레벨이 Vrefa 레벨보다 낮아지게 되면 다시 비교기의 출력인 비교출력신호 øcom이 논리 로우상태가 되어, ølapg는 EVCC - |Vtp| -α의 레벨만큼 낮아지게 되어 피모오스 트랜지스터 Q1을 동작시킨다. 따라서 피모오스 트랜지스터 Q1이 동작함에 따라 LA의 노드와 B/L은 Vrefa + △V 만큼 높아지게 되며, 이것은 소망하는 레벨보다 높아지게 된다. B/L의 전압 레벨이 높으면 라이트(Write)시 입출력라인들 I/O, I/OB에 의하여 B/L, B/LB의 전압을 뒤집는데 필요한 시간이 많이 소요되며, 이것은 라이트 관련 파라미터(Parameter)들의 특성이 나빠짐을 의미한다. 또한, B/L의 레벨이 높으면 로우어드레스스트로우브 신호 RASB의 프리차아지시, B/L을 프리차아지 신호 VBL의 레벨(1/2· Vrefa 레벨)로 프리차아지시키는데 보다 더 많은 시간이 필요하게 된다. 따라서 이것은 로우어드레스스트로우브 신호 RASB 프리차아지 시간 tRP가 길어짐을 의미한다. 따라서, 신호 ølapg의 변화에 따라 프리차아지 신호 VBL의 레벨이 Vrefa의 레벨과의 차가 커지게 되어 LA의 노드상의 전압레벨 피이크부분이 소망하는 소정 레벨이상 높아지게 되어 라이트 동작이 불안정하게 되며, 또한 B/L의 프리차아지 시간이 길어지게 되는 문제점이 있다.

제5도는 종래기술의 일 실시예에 따른 내부전원전압 발생기의 상세회로도이다. 제5도를 참조하면, 구성은 액티브 내부전원전압 발생기 402와, 액티브 내부전원전압 드라이버 Q401과, 스탠바이 내부전원전압 발생기 401과, 스탠바이 내부전원전압 드라이버 Q400으로 구성된다. 액티브 내부전원전압 발생기 402의 구성 및 동작은 전술한 상기 제3도의 구성 및 동작과 동일하며 단지 상기 제3도의 신호 LA 대신 내부전원전압 VCCA가 인가되는 부분이 다르다. 스탠바이 내부전원전압 발생기 401의 구성은 피모오스 트랜지스터들 Q500, Q501과 엔모오스 트랜지스터들 Q502, Q503으로 구성된 차동증폭기 구성으로써, 기준전압 Vrefa와 내부전원전압 VCCA를 입력으로 하여 신호 lang_s를 출력한다. 스탠바이 내부전원전압 드라이버 Q400은 피모오스 트랜지스터로써 소오스, 게이트, 드레인이 각각 EVCC, lapg_s, VCCA 각각의 단자에 접속된다. 만약 기준전압 Vrefa가 내부전원전압 VCCA 보다 레벨이 높다면 상기 신호 lapg_s는 논리 로우레벨이 되어 스탠바이 내부전원전압 드라이버 Q400을 턴온시킴으로써 EVCC에서 내부전원전압 VCCA에 전하를 공급하며, 기준전압 Vrefa가 내부전원전압 VCCA 보다 레벨이 낮다면 상기 신호 lapg_s는 논리 하이레벨이 되어 스탠바이 내부전원전압 드라이버 Q400을 턴오프시킨다. 다시 말하면, 스탠바이 내부전원전압 발생기 401과 스탠바이 내부전원전압 드라이버 Q400은 내부전원전압 VCCA의 전압레벨을 미리 설정된 기준전압 Vrefa의 레벨로 유지시키는 역할을 한다. 일반적으로 스탠바이내부전원전압 발생기 401과 스탠바이 내부전원전압 드라이버 Q400은 로우어드레스스트로우브 신호 RASB가 프리차아지시에도 동작함으로 스탠바이 전류가 증가한다. 따라서 스탠바이 전류를 감소시키기 위하여 스탠바이 내부전원전압 발생기 401과 스탠바이 내부전원전압 드라이버 Q400의 크기는 매우 작게 설계한다. 로우어드레스스트로우브 신호 RASB의 활성화시에는 내부전원전압 VCCA에서 매우 많은 전하가 소비됨으로써 크기가 작은 스탠바이 내부전원전압 발생기 401과 스탠바이 내부전원전압 드라이버 Q400으로서는 내부전원전압 VCCA의 전압레벨을 안정하게 유지할 수 없으며, 따라서 로우어드레스스트로우브 신호 RASB의 활성화시 내부전원전압 VCCA에 많은 전하를 공급하기 위하여 비교적 크기가 큰 액티브 내부전원전압 발생기 402와 액티브 내부전원전압 드라이버 Q401을 동작시킨다. 로우어드레스스트로우브 신호 RASB의 활성화시 크기가 큰 액티브 내부전원전압 발생기 402와 액티브 내부전원전압 드라이버 Q401을 동작시키면 전술한 상기 제4도에서 알 수 있듯이 내부전원전압 VCCA에 오버슈팅이 발생하는 문제점이 있다.

따라서, 본 발명의 목적은 피형 드라이브 제어신호 ølapg의 노드 레벨 변화에 따라, 프리차아지 신호 VBL의 레벨을 기준전압 Vrefa의 레벨과 비교하여 피이크 값의 차이(레벨 차이)를 점점 줄여 안정된 센싱동작을 할 수 있게 하는 반도체 메모리 장치의 센스앰프 제어회로를 제공함에 있다.

본 발명의 다른 목적은 센싱시 센싱노드(LA)가 소정전압차 이상 오버슈팅(Over Shooting)함을 방지하여 반도체 메모리 장치의 안정된 센싱 특성을 보장하는 반도체 메모리 장치의 센스앰프 제어회로를 제공함에 있다.

상기한 목적들을 달성하기 위한 본 발명의 기술적 사상에 따르면, 소정의 제어신호에 의해 동작되어 메모리 셀에 소정의 전압을 인가하는 센스앰프를 갖는 반도체 메모리 장치에 있어서, 제어전압의 입력에 구동되어 상기 센스앰프를 구동하는 센스앰프 구동수단과, 활성화신호의 입력에 응답하여 상기 센스앰프 구동신호와 미리 설정된 기준전압을 비교하여 제1 및 제2트리거신호를 선택적으로 발생하고, 상기 제1 및 제2트리거신호에 대응된 바이어스 제어신호를 출력하는 레벨제어수단과, 상기 외부전원전압과 미리 설정된 결함레벨의 전압을 비교하여 외부전원전압의 레벨을 검출하는 전원전압감지수단과, 상기 센스앰프 구동수단의 제어전압단자에 출력이 접속되며, 선택적으로 발생되는 제1 및 제2트리거신호와 상기 바이어스제어신호의 입력에 응답하여 상기 제어전압을 일정하게 유지하고 상기 레벨검출신호에 응답하여 상기 제어전압을 증폭하여 상기 메모리셀에 공급되는 전압을 고속으로 차지업하는 센스앰프 구동제어수단과, 상기 전원전압감지수단의 입력단과 입력단이 공통 접속되어 상기 활성화신호에 응답하여 소정시간 지연된 신호를 출력하는 지연회로와, 상기 지연회로의 출력단에 일 입력단이 접속되며 상기 레벨제어수단의 출력단 및 상기 센스앰프 구동제어수단의 입력단에 타입력단이 공통 접속되어 소정의 신호를 일시 저장하여 출력하는 래치부를 가지는 것을 특징으로 한다.

이하 본 발명의 바람직한 실시예들의 상세한 설명이 첨부된 도면들을 참조하여 설명된다.

도면들 중 동일한 구성요소 및 부분들은 가능한 한 어느 곳에서든지 동일한 부호들을 나타내고 있음을 유의하여야 한다.

제6도는 본 발명의 일 실시예에 따른 P-S/4 제어회로 및 P-S/A 드라이버의 상세회로도이다. 제6도를 참조하면, P-S/A 제어회로는 비교기 101과, 트리거 회로 102와, p-S/A 드라이버 제어회로 103과, 바이어스 회로 104와, 비교기 인에이블 회로 105와, 레벨쉬프트 회로 106과, 딜레이(Delay) 회로 201과, 래치부 202로 구성된다. 종래기술에 대비하여 신규한 구성은, 상기 비교기 101에 접속된 딜레이 회로 201과, 딜레이 회로 201의 출력단과 트리거 회로 102의 출력단 및 바이어스 회로 104의 입력단, P-S/A 드라이버 제어회로 103의 입력단에 병렬 접속된 래치부 202가 추가된 구성이다. 또한 P-S/A 드라이버 제어회로 103 내에는 엔모오스 트랜지스터 Q40에 병렬 접속된 피모오스 트랜지스터 Q41이 추가되어있다. 더욱 상세히 설명하면, P-S/A 드라이버 제어회로 103은 상기 제3도와 비교하여 엔모오스 트랜지스터 Q29와 엔모오스 트랜지스터 Q30 사이에 두개의 엔모오스 트랜지스터 Q40, Q41이 병렬로 연결되고 엔모오스 트랜지스터 Q40의 게이트에는 IVCC 단자가 접속되며, 엔모오스 트랜지스터 Q41의 게이트에는 래치부 202의 출력단이 접속된다. 딜레이 회로 201은 센싱 인에이블 신호 øS를 입력으로 하고, 그 출력단이 신호 øSD의 출력노드에 접속된다. 또한 딜레이 회로 201은 다수개의 서브 메모리 블럭(Sub Memory Block)으로 구성된 반도체 장치에 있어서는 각각의 서브 메모리 블럭마다 디자인(Design)하거나 또는 공통으로 사용할 수 있다. 래치부 202는 트리거 신호 øtri와 신호 øSD를 입력으로 하며 래치신호 ølatch를 출력한다. 래치부 202의 동작은 신호 øSD가 논리 로우상태에서 논리 하이상태로 인에이블된 후 트리거 신호 øtri가 논리 하이상태에서 논리 로우상태로 천이하면 래치신호 ølatch는 논리 하이에서 논리 로우로 천이하며, 신호 øSD가 논리 하이상태를 유지하는 한 래치신호 ølatch는 논리 로우상태를 유지한다. 이러한 래치부 202의 특징은 센싱 인에이블 신호 øS가 인에이블된 후 신호 ølapg의 첫 번째 인에이블시에는 상기 P-S/A 드라이버 제어회로 103내의 엔모오스 트랜지스터들 Q40, Q41이 모두 턴온되어 있으며, 두 번째 인에이블시에는 엔모오스 트랜지스터 Q40은 턴온상태이고 엔모오스 트랜지스터 Q41은 턴오프되는 것이다. 따라서 신호 ølapg의 첫 번째의 인에이블 기울기보다 두 번째의 인에이블 기울기가 더 크며, 또한 첫 번째의 신호 ølapg의 레벨보다 두 번째의 신호 ølapg의 레벨이 높게되어 두 번째의 센싱에 의한 LA의 오버슈팅을 크게 줄일 수 있는 효과가 있다. 여기서 상기 래치부 202는 플립플롭 외에 다른 래치회로로서 구성할 수 있음은 당 기술 분야의 통상의 지식을 가진 자는 명백히 알 수 있다.

제7도는 제6도의 동작 타이밍도이다. 제7도를 참조하면, 신호 ølapg가 첫 번째 인에이블될 때는 신호 ølapg의 기울기가 크고 레벨도 높으며 따라서 LA의 오버슈팅이 감소한다는 것을 알 수 있다.

제8도는 본 발명의 다른 실시예에 따른 P-S/A 제어회로 및 P-S/A 드라이버의 상세회로도이다. 제8도를 참조하면, P-S/A 제어회로는 비교기 101과, 트리거회로 102와, 제1 P-S/A 드라이버 제어회로 103과, 바이어스 회로 104와, 비교기 인에이블 회로 105와, 레벨쉬프트 회로 106과, 딜레이 회로 201과, 래치부 202와, 제2 P-S/A 드라이버 제어회로 301로 구성되며, P-S/A 드라이버는 제1 P-S/A드라이버 제어회로 103의 제어를 받는 제1 P-S/A 드라이버 108과, 제2 P-S/A 드라이버 제어회로 301의 제어를 받는 제2 P-S/A 드라이버 302로 구성된다. 상기 구성 중 도면부호 101,102,104,105,106,108,201,202에 해당하는 회로들의 구성 및 동작은 전술한 상기 제7도의 구성 및 동작과 동일하다. 따라서, 상기 제7도의 구성 이외의 추가적인 회로인 제2P-S/A 드라이버 제어회로 301 및 제2P-S/A 드라이버 302를 중심으로 설명한다. 제1P-S/A 드라이버 제어회로 103은 엔모오스 트랜지스터들 Q29와 Q30 사이에 직렬로 엔모오스 트랜지스터 Q41이 연결되며, 상기 엔모오스 트랜지스터 Q41의 게이트에는 래치신호 ølatch가 인가된다. 이와 같은 구성에서는 제1차센싱(즉, 신호 ølapg의 인에이블) 후 래치신호 ølatch가 논리 로우로 천이하면, 신호 ølapg는 계속 논리 하이레벨을 유지하여 제1P-S/A 드라이버 108내의 피모오스 트랜지스터 Q1을 턴오프시킨다. 상기 제8도는 상기 제7도의 구성 이외에 제2P-S/A 드라이버 제어회로 301 및 제2P-S/A 드라이버 302를 추가한 도면이다. 제2P-S/A 드라이버 제어회로 301은 피모오스 트랜지스터 Q45와 엔모오스 트랜지스터 Q46이 직렬 연결된 인버터로 구성되며 입력단과 출력단은 각각 트리거 신호 øtri의 출력노드와 신호 ølapg1에 접속된다. 제2P-S/A 드라이버 302는 피모오스 트랜지스터 Q44로 구성되며 소오스, 게이트, 드레인에는 각각 EVCC, ølapg1, LA가 접속된다. 전술한 바와 같은 구성에서는 로우어드레스스트로우브 신호 RASB가 논리 로우상태로 활성화되어 P-S/A의 첫 번째 센싱(1차 센싱) 동작시에는 제1P-S/A 드라이버 108 예를 들면 피모오스 트랜지스터 Q1과 제2P-S/A 드라이버 302 예를 들면 피모오스 트랜지스터 Q44에 의하여 LA에 전하를 공급하고 두 번째 센싱(2차 센싱) 이후에는 피모오스 트랜지스터 Q1이 턴오프되므로 피모오스 트랜지스터 Q44만에 의해서 센싱을 한다. 2차 센싱부터는 LA에 공급되어야할 전하가 극히 적기 때문에 만약 피모오스 트랜지스터 Q44의 크기를 피모오스 트랜지스터 Q1의 크기보다 매우 적게 한다면 상기 제4도에서의 문제점인 LA의 오버슈팅을 크게 감소시킬 수 있는 효과가 있다. P-S/A 드라이버를 레이아웃함에 있어 제1P-S/4 드라이버 Q1은 센스앰프가 차지하는 영역에 다수개의 트랜지스터로 분할시키고, 제2P-S/A 드라이버 Q44는 비교적 크기가 작은 트랜지스터를 주변에 레이아웃함으로써 쉽게 구현할 수 있다. 여기서 상기 래치부 202는 플립플롭 외에 다른 래치회로로서 구성할 수 있음은 당 기술 분야의 동상의 지식을 가진 자는 명백히 알 수 있다.

제9도는 본 발명의 또 다른 실시예에 따른 P-S/A 제어회로 및 P-S/A 드라이버의 상세회로도이다. 제9도를 참조하면, 구성 및 동작이 제2P-S/A 드라이버제어회로 301의 내부구성을 제외하고는 상기 제8도에서의 회로들과 동일하다. 따라서 제2P-S/A 드라이버 제어회로 301은 상기 제3도의 P-S/A 드라이버 제어회로 103과 동일한 것으로써 제2P-S/A 드라이버 예를 들면 피모오스 트랜지스터 Q44가 동작할 때 ølapg의 전압레벨을 접지전압 레벨이 아닌 EVCC - |Vtn| - α의 레벨로 하기 위한 회로이다. 그리하여 P-S/A의 첫 번째 센싱 동작시에는 피모오스 트랜지스터들 Q1, Q44가 모두 동작하고, 두 번째 센싱 동작시에는 피모오스 트랜지스터 Q44만이 동작하여 LA의 오버슈팅을 줄일 수 있는 효과가 있다.

제10도는 본 발명의 또 다른 실시예에 따른 어레이용 내부전원전압(VCCA) 사용시의 P-S/A 제어회로와 서브 메모리 어레이의 연결을 보여주는 구성블럭도이다. 제10도를 참조하면, 도면부호 400은 어레이용 내부전원전압 발생기이며 도면부호 403∼406은 서브 메모리 어레이 블럭이다. 상기 서브 메모리 어레이 블럭 403∼406의 LA 출력노드들 LA0∼LAi는 상기 제1도에서 전술한 프리차아지 회로 109에 의하여 프리차아지 전압 VBL로 프리차아지되면, 로우어드레스스트로우브 신호 RASB가 논리 로우상태로 인에이블되면 다수개의 서브 메모리 어레이블럭 중 선택된 블럭의 등화제어신호 øEQ가 논리 로우로 디세이블된다(여기에서는 도시되어 있지 않음). 상기 선택된 블럭의 등화제어신호 øEQ가 논리 로우로 디세이블된 후, 선택된 블럭의 ølapgi가 논리 하이레벨에서 논리 로우레벨로 천이하면 내부전원전압 VCCA에서 LA의 출력노드로 전하를 공급하게 된다. 이때 내부전원전압 VCCA는 미리 정해진 소정의 레벨로 스탠바이(Stand-by) 내부전원전압 발생기 401과, 피모오스 트랜지스터 Q400에 의하여 프리차아지 되어 있다. 일반적으로 피모오스 트랜지스터 Q400의 크기는 피모오스 트랜지스터 Q401의 크기보다 작게 레이아웃된다. 따라서 신호 ølapgi가 논리-하이레벨에서 논리 로우레벨로 천이함으로써 내부전원전압 VCCA의 전하가 LA의 출력노드로 방전되면 내부전원전압 VCCA의 전압레벨이 떨어진다. 이때 내부전원전압 VCCA의 전압레벨이 떨어질 때 내부전원전압 VCCA에 전하를 공급하는 회로가 액티브(Active) 내부전원전압 발생기 402와 피모오스 트랜지스터 401이다. 센싱 인에이블 신호 øS와 신호 ølapgi는 모두 로우어드레스스트로우브 신호 RASB의 활성화 신호에 의하여 제어된다.

제11도는 본 발명의 일 실시예에 따른 내부전원전압 발생기의 상세회로도이다. 제11도를 참조하면, 전술한 상기 제7도와 제8도 상의 딜레이 회로 201과 래치부 202를 액티브 내부전원전압 발생기 402에 추가하여 첫 번째 센싱 후 래치신호 ølatch가 논리 로우상태로 천이하면 신호 ølapg_a를 논리 하이레벨로 유지하며, 두 번째 센싱부터는 액티브 내부전원전압 발생기 402와 액티브 내부전원전압 드라이버 예를 들면 피모오스 트랜지스터 Q401이 동작하지 못하게 함으로써 내부전원전압 VCCA의 오버슈팅을 방지할 수 있다. 첫 번째 센싱이 끝나면 내부전원전압 VCCA에서 소비된 대부분의 전하를 액티브 내부전원전압 발생기 402와 액티브 내부전원전압 드라이버 예를 들면 피모오스 트랜지스터 Q401에서 공급한 후이므로 그 이후의 전하는 스탠바이 내부전원전압 발생기 401과 스탠바이 내부전원전압 드라이버 Q400으로도 충분히 공급할 수가 있다. 또한, 첫 번째 센싱 후 신호 ølapg_a를 논리 하이레벨로 유지시키는 대신 전술한 제6도에서와 같이 신호 ølapg_a의 전압레벨과 기울기를 조절하는 방법이 있다. 이러한 방법은 제11도에서의 기술적 사상에 대응하여 이 기술분야의 통상적인 지식을 가진 자는 충분히 알 수 있으므로 설명은 약한다.

상기한 본 발명은 도면을 중심으로 예를 들어 한정되었지만, 그 동일한 것은 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 변화와 변형이 가능함이 본 분야의 숙련된 자에게 있어 명백할 것이다.

Claims (18)

1. 소정의 제어신호에 의해 동작되어 메모리 셀에 소정의 전압을 인가하는 센스앰프를 갖는 반도체 메모리 장치에 있어서, 제어전압의 입력에 구동되어 상기 센스앰프를 구동하는 센스앰프 구동수단과, 활성화신호의 입력에 응답하여 상기 센스앰프 구동신호와 미리 설정된 기준전압을 비교하여 제1 및 제2트리거신호를 선택적으로 발생하고, 상기 제1 및 제2트리거신호에 대응된 바이어스 제어신호를 출력하는 레벨제어수단과, 상기 외부전원전압과 미리 설정된 결함레벨의 전압을 비교하여 외부전원전압의 레벨을 검출하는 전원전압감지수단과, 상기 센스앰프 구동수단의 제어전압단자에 출력이 접속되며, 선택적으로 발생되는 제1 및 제2트리거신호와 상기 바이어스제어신호의 입력에 응답하여 상기 제어전압을 일정하게 유지하고 상기 레벨검출신호에 응답하여 상기 제어전압을 증폭하여 상기 메모리셀에 공급되는 전압을 고속으로 차지업하는 센스앰프 구동제어수단과, 상기 전원전압감지수단의 입력단과 입력단이 공통 접속되어 상기 활성화신호에 응답하여 소정시간 지연된 신호를 출력하는 지연회로와, 상기 지연회로의 출력단에 일 입력단이 접속되며 상기 레벨제어수단의 출력단 및 상기 센스앰프 구동제어수단의 입력단에 타입력단이 공통 접속되어 소정의 신호를 일시 저장하여 출력하는 래치부를 구비함을 특징으로 하는 센스앰프 제어회로.
2. 제1항에 있어서, 상기 활성화 신호는 반도체 메모리 장치의 메모리셀의 데이터를 억세스하기 위하여 외부로부터 공급되는 로우 어드레스 스트로브 신호에 동기된 신호임을 특징으로 하는 센스앰프 제어회로.
3. 제1항에 있어서, 상기 전원전압감지수단은, 상기 활성화제어신호의 입력에 응답하여 전압검출펄스와 전압비교제어펄스를 순차적으로 발생하는 전압검출제어수단과, 상기 전압검출펄스와 상기 전압비교제어펄스의 입력에 응답하여 미리 설정된 결함레벨의 전압과 반도체 메모리 장치의 외부로부터 공급되는 외부전원전압의 레벨을 비교하여 외부전원전압의 상태에 따른 레벨검출신호를 센스앰프 구동제어수단으로 출력하는 전압검출수단으로 구성함을 특징으로 하는 센스앰프 제어회로.
4. 제3항에 있어서, 상기 전압검출수단과 상기 센스앰프 구동제어수단의 사이에는 상기 검출된 레벨검출신호를 상기 전압검출펄스와 상기 전압비교제어펄스의 발생주기 사이에 위치되는 펄스 신호에 응답하여 래치출력하는 레벨검출 유지수단을 더 포함함을 특징으로 하는 센스앰프 제어회로.
5. 제3항에 있어서, 상기 전압검출수단은, 외부전원전압이 미리 설정된 결함레벨보다 낮을 때 외부전원전압의 결함을 나타내는 레벨검출신호를 발생함을 특징으로 하는 센스앰프 제어회로.
6. 제5항에 있어서, 상기 센스앰프 구동수단은 소오스가 상기 외부전원전압에 접속되고 드레인은 상기 센스앰프 내의 P센스앰프에 접속되며 게이트는 상기 센스앰프 구동제어수단의 출력단자에 접속된 피모오스 트랜지스터임을 특징으로 하는 센스앰프 제어회로.
7. 제6항에 있어서, 상기 센스앰프 구동제어수단은, 출력노드가 상기 센스앰프 구동수단의 제어전압 입력노드에 접속되며, 상기 제1트리거신호 및 바이어스제어신호에 응답하여 상기 제어전압을 하강시키고 상기 제2트리거신호에 응답하여 상기 제어전압을 상승시키는 제어수단과, 상기 외부전원전압과 상기 제어전압 공급수단의 출력노드에 채널이 형성되며 레벨검출 신호의 출력에 응답하여 상기 채널 차단하여 상기 제어전압을 접지레벨로 천이시키는 스위치로 구성함을 특징으로 하는 센스앰프 제어회로.
8. 제7항에 있어서, 상기 스위치는, 소오스가 상기 외부전원전압에 접속되고 드레인은 상기 센스앰프 구동수단의 제어전압 입력노드 접속되어 상기 레벨검출신호가 게이트로 입력될 때 채널이 차단되는 피모오스 트랜지스터임을 특징으로 하는 센스앰프 제어회로.
9. 제7항 또는 제8항에 있어서, 상기 레벨제어수단은, 상기 활성화신호에 응답하여 상기 메모리 셀에 인가되는 전압과 미리 설정된 기준전압을 비교하는 비교수단과, 상기 외부전원전압의 레벨보다 낮은 내부전원전압의 레벨을 갖는 활성화신호의 입력을 외부전원전압의 레벨로 시프트하여 출력하는 레벨시프트수단과, 상기 외부전원전압과 상기 비교수단의 출력노드의 사이에 접속되며 상기 레벨시프트수단의 출력에 응답하여 상기 비교수단의 출력을 인에이블 혹은 디스에이블하는 비교기출력제어수단과, 상기 비교수단의 출력에 따라 제1트리거신호와 제2트리거신호를 선택적으로 출력하는 트리거수단과, 상기 내부전원전압과 접지전압의 사이에 접속되며 상기 제1트리거신호에 응답하여 소정레벨의 전압을 바이어스제어신호로서 상기 제어수단에 공급하는 바이어스수단으로 구성함을 특징으로 하는 센스앰프 제어회로.
10. 제1전압의 입력에 응답하여 메모리셀에 센싱전압을 공급하고, 제2전압의 입력에 응답하여 상기 메모리셀에 액티브 리스토아 전압을 공급하는 센스앰프를 구비한 반도체 메모리 장치에 있어서, 외부전원전압을 입력하며 제1제어전압의 입력에 구동되어 상기 센스앰프를 제1전압으로 구동하는 제1센스앰프 구동수단 및 상기 제1센스앰프 구동수단에 병렬 접속되어 제2제어전압의 입력에 의해 상기 센스앰프를 제2전압으로 구동하는 제2센스앰프 구동수단과, 상기 메모리셀을 활성화하기 위한 활성화신호에 의해 상기 센스앰프 구동신호와 미리 설정된 기준전압을 비교하여 제1 및 제2트리거신호를 선택적으로 발생하고, 상기 제1 및 제2트리거신호에 응답하여 바이어스제어신호를 출력하는 레벨제어수단과, 상기 외부전원전압과 미리 설정된 결함레벨의 전압을 비교하여 외부전원전압의 레벨을 검출 유지하는 전원전압감지수단과, 상기 제1 및 제2센스앰프 구동수단 각각의 제어전압단자에 제1 및 제2출력이 접속되며, 선택적으로 발생된 제1 및 제2트리거신호와 상기 바이어스제어신호의 입력에 응답하여 소정의 레벨로 유지되는 제1제어전압을 상기 제1센스앰프 구동수단으로 공급하고, 상기 레벨검출신호에 응답하여 제2제어전압을 상기 제2센스앰프 구동수단으로 공급하여 상기 메모리셀에 공급되는 전압을 고속으로 천이하는 센스앰프 구동제어수단으로 구성함을 특징으로 하는 센스앰프 제어회로.
11. 제10항에 있어서, 상기 활성화 신호는 반도체 메모리 장치의 메모리셀의 데이타를 억세스하기 위하여 외부로부터 공급되는 로우 어드레스 스트로브 신호에 동기된 신호임을 특징으로 하는 센스앰프 제어회로.
12. 제11항에 있어서, 상기 전원전압감지수단은, 상기 활성화제어신호의 입력에 응답하여 전압검출펄스와 전압비교제어펄스를 순차적으로 발생하는 전압검출제어수단과, 상기 전압검출펄스와 상기 전압비교제어펄스의 입력에 응답하여 미리 설정된 결함레벨의 전압과 반도체 메모리 장치의 외부로부터 공급되는 외부전원전압의 레벨을 비교하여 외부전원전압의 상태에 따른 레벨검출신호를 센스앰프 구동제어수단으로 출력하는 전압검출수단으로 구성함을 특징으로 하는 센스앰프 제어회로.
13. 제12항에 있어서, 상기 전압검출수단과 상기 센스앰프 구동제어수단의 사이에는 상기 검출된 레벨검출신호를 상기 전압검출펄스와 상기 전압비교제어펄스의 발생주기 사이에 위치되는 펄스 신호에 응답하여 래치 출력하는 레벨검출유지수단을 더 포함함을 특징으로 하는 센스앰프 제어회로.
14. 제12항에 있어서, 상기 전압검출수단은, 외부전원전압이 미리 설정된 결함레벨 보다 낮을 때 외부전원전압의 결함을 나타내는 레벨검출신호를 발생함을 특징으로 하는 센스앰프 제어회로.
15. 제14항에 있어서, 상기 레벨제어수단은, 상기 활성화신호에 응답하여 상기 메모리셀에 인가되는 전압과 미리 설정된 기준전압을 비교하는 비교수단과, 상기 외부전원전압의 레벨보다 낮은 내부전원전압의 레벨을 갖는 활성화신호의 입력을 외부전원전압의 레벨로 시프트하여 출력하는 레벨시프트수단과, 상기 외부전원전압과 상기 비교수단의 출력노드의 사이에 접속되며 상기 레벨시프트수단의 출력에 응답하여 상기 비교수단의 출력을 인에이블 혹은 디스에이블하는 비교기출력제어수단과, 상기 비교수단의 출력에 따라 제1레벨의 제1트리거신호와 제2레벨의 제2트리거신호를 상기 센스앰프 구동제어수단에 선택적으로 공급하는 트리거수단과, 상기 내부전원전압과 접지전압의 사이에 접속되며 상기 제1트리거신호에 응답하여 소정레벨의 전압을 바이어스제어신호로서 상기 센스앰프 구동제어수단에 공급하는 바이어스수단으로 구성함을 특징으로 하는 센스앰프 제어회로.
16. 제15항에 있어서, 상기 센스앰프 구동제어수단은 상기 외부전원전압을 상기 제1센스앰프 구동수단과 제1제어전압 입력노드에 공급하는 전원공급수단과, 출력노드가 상기 제1센스앰프 구동수단의 제1제어전압 입력노드에 접속되며, 상기 제1트리거신호 및 바이어스제어신호에 응답하여 상기 제1제어전압을 소정의 레벨로 유지하는 제어수단과, 상기 레벨검출신호의 출력에 응답하여 상기 제1제어전압 보다 매우 낮은 제2제어전압을 상기 제2센스앰프 구동제어수단에 공급하는 제2제어전압공급수단으로 구성함을 특징으로 하는 센스앰프 제어회로.
17. 제16항에 있어서, 상기 제1 및 제2센스앰프 구동수단은, 소오스가 외부전원전압에 접속되고 드레인이 상기 센스앰프의 제어단자에 접속되며 각각의 게이트는 상기 제어수단의 출력노드와 상기 제2제어전압 공급수단의 출력노드에 접속된 엔모오스 트랜지스터들임을 특징으로 하는 센스앰프 제어회로.
18. 제15항 또는 제16항에 있어서, 상기 제2제어전압은 그라운드레벨의 전압임을 특징으로 하는 센스앰프 제어회로.