KR0186178B1 - 샘플링 주파수 변환 필터회로 - Google Patents

Abstract

본 발명은 샘플링 주기를 가변하여 새로운 주기의 샘플링 순서를 얻기 위한 샘플링 주파수 변환필터 회로에 관한 것으로서, 특히 CCD 촬상소자로부터의 디지탈 휘도신호를 소정량 지연시키는 제1 지연회로와, 상기 제1 지연회로의 출력을 다시 소정량 지연시키는 제2 지연회로와, 노말/하이 밴드신호에 따라 상기 제1, 제2 샘플링 주파수를 선택하여 상기 제1 및 제2 지연회로의 클럭으로 제공하는 제1 스위칭부와, 상기 제1 스위칭부의 출력을 반전된 제2 샘플링 주파수의 클럭에 동기시켜 출력하는 D 플립플롭과, 상기 노말/하이밴드 신호와 상기 D 플립플롭의 출력을 논리조합하는 오아 게이트와, 상기 제1 지연회로의 출력을 2배하는 승산기와, 상기 제1, 제2 지연회로의 출력을 더하는 가산기와, 상기 오아 게이트에서 출력되는 선택 신호에 따라 상기 승산기의 출력과 가산기의 출력을 선택 출력하는 제2 스위칭부와, 상기 제2 스위칭부의 출력을 제2 샘플링 주파수에 동기시켜 최종 출력하는 D 플립플롭으로 구성하여, 1라인 510화소의 촬상소자를 사용하는경우와 1라인 760화소의 촬상소자를 사용하는 경우의 샘플링 주파수 변환필터를 하나의 시스템으로 구현함으로써, 게이트 및 D 플립플롭의 수를 줄여 게이트 및 D 플립플롭으로 인한 신호지연을 줄이므로 샘플링 주파수 변환을 정확하게 수행하면서 비용을 다운시키고 회로 구성을 단순화 할 수 있다.

Description

샘플링 주파수 변환 필터회로

제1도는 종래의 1라인 510화소의 CCD 촬상소자를 사용하는 경우의 샘플링 주파수 변환필터의 구성을 나타낸 블럭도.

제2도는 종래의 1라인 760화소의 CCD 촬상소자를 사용하는 경우의 샐픔링 주파수 변환필터의 구성을 나타낸 블럭도.

제3도는 일반적인 샘플링 주파수 변환필터의 설명에 이용되는 약선도.

제4도는 상기 제1도의 각부의 동작 타이밍도.

제5도는 상기 제2도이 각부의 동작 타이밍도.

제6도는 본 발명에 따른 샘플링 주파수 변환필터 회로의 블럭도.

제7도는 상기 제6도에서 1라인 510화소의 CCD 촬상소자를 사용한 경우의 샘플링 주파수 변환필터 각부의 동작 타이밍도.

제8도는 상기 제6도에서 1라인 760화소의 CCD 촬상소자를 사용한 경우의 샘플링 주파수 변환필터 각부의 동작 타이밍도.

* 도면의 주요부분에 대한 부호의 설명

51, 52, 55, 60 : 플립플롭 53, 59 : 스위칭부

54 : 인버터 56 : 오아 게이트

57 : 승산기 58 : 가산기

본 발명은 샘플링 주기를 가변하여 새로운 주기의 샘플링 순서를 얻기 위한 샘플링 주파수 변환필터 회로에 관한 것으로서, 특히 1라인 760화소의 CCD 촬상소자로부터 얻어지는 디지탈 신호와 1라인 510화소의 CCD 촬상소자로부터 얻어지는 디지탈 신호를 동일 샘플링 주파수의 디지탈 신호로서 처리할 수 있도록 하기 위한 샘플링주파수 변환필터 회로에 관한 것이다.

일반적으로 CCD 촬상소자에는 예컨대, 1라인 510화소의 것과 1라인 760화소의 것이 있고, 1라인 510화소의 CCD 촬상소자의 경우 샘플링 주파수는 8/3fsc(fsc : 칼라 서브캐리어 주파수)가 되고, 1라인 760화소의 경우 샘플링 주파수는4fsc가 된다. 이때, 1라인 510화소의 CCD 촬상소자와 1라인 760화소의 촬상소자에 대해서 동일 구성의 디지탈 하이패스 필터를 사용하여 자동 포커스 회로를 구성하는 경우에는 CCD 촬상소자로부터의 샘플링 주파수 8/3fsc 또는 샘플링 주파수 4fsc의 디지탈 신호를 공통의 샘플링 주파수로 변환시킬 필요가 있다.

제1도는 이러한 종래의 1라인 510화소의 CCD 촬상소자를 사용한 경우의 변환필터의 구성을 나타낸 블럭도로서, 일본 특허공개 평성 3-249813호에 개시되어 있다.

제1도를 보면, CCD 촬상소자로부터 공급되는 디지탈화 휘도신호 A1, A2, A3…가 (A1+A2), 2A2, 2A3, (A3+A4), 2A4…로 순차형성된다.

이와 같은 데이타 출력은 샘플링 주파수 8/fsc의 디지탈 신호를 샘플링 주파수 4fsc와 공배두의 관계에 있는 샘플링 주파수 8fsc로 오버 샘플링하고, 이 오버 샘플링한 디지탈 신호를

로 나타낸 전달함수의 필터를 거쳐 출력시키면, 샘플링 주파수 4fsc로 리샘플한 것과 등가한 출력이 된다.

즉, 제3a도에 나타낸 것과 샘플링 주파수 8/3fsc의 디지탈신호 A1, A2, A3…가 입력된다고 할 때, 상기 입력되는 디지탈 신호를 주파수 8fsc로 오며샘플링 하면 제3b도에 나타낸 것과 같이 A1, a1, a2, A2, a3, a4, A3, a5, a6,…이 얻어진다.

여기서, 상기 디지탈 신호중 데이타 a1, a2, a3, a4, a5,…는 0이다.

이때, 상기 제3b도에서와 같이 8fsc로 오버 샘플링한 디지탈 신호를 상기 전달 함수의 필터를거쳐 출력시키면 디지탈 데이타 D1, d2, D2, d2, …가 하기와 같이 얻어진다.

이때, 데이타 a1, a2, a3, a4, a5, ...는 0이므로

가 된다.

그리고, 상기와 같은 디지탈 신호를 샘플링 주파수 4fsc로 리샘플하면, 제3c도에 나타낸 것과 같은 디지탈 신호 D1, D2, D3, …가 하기와 같이 얻어진다.

즉, 제1도를 보면 입력단자(11)로 샘플링 주파수 8/3fsc의 디지탈 휘도신호가 제공되고 클럭입력단자(12)로 샘플링 주파수 8/3fsc의 클럭이 제공되며, 클럭입력단자(13)로 샘플링 주파수 4fsc의 클럭이 제공된다.

이때, 입력단자(11)로 입력되는 제4c도와 같은 샘플링 주파수8/3fsc의 디지탈 휘도신호 A1, A2, A3,…가 D 플립플롭(14)으로 입력되면, D 플립플롭(14)에서 제4a도와 같은 주파수 8/3fsc의 클럭에 동기되어 즉, 1클럭 주기만큼 지연되어 제4d도와 같이 출력된다.

그리고, 상기 D 플립플롭(14)의 출력은 제1 스위칭부(15)의 일측단자(a)로 출력됨과 동시에 D 플립플롭(16)으로 출력된다.

이때, 상기 D 플립플롭(14)에서 출력되는 데이타는 D 플립플롭(16)에서 제4b도와 같은 주파수 8/3fsc의 반전 클럭에 동기되어 제4e도와 같이 제 2 스위칭부(18)의 일측단자(a)로 출력된다.

여기서, 제4d도 및 제4e도에 나타난 것과 같이 D 플립플롭(16)에서 출력되는 디지탈 신호의 타이밍은 D 플립플롭(14)에서 출력되는 디지탈 신호의 타이밍에 대해서 8/3fsc의 클럭에서 1/3 클럭만큼 지연된다.

한편, D 플립플롭(24)은 입력단자(12)를 통해 제공되는 제4a도와 같은 샘플링 주파수 8/3fsc를 클럭단자로 제공되는 제4f도와 같은 샘플링 주파수 4fsc의 1 주기만큼 지연시켜 제4g도와 같이 출력한다.

그리고, D 플립플롭(25)은 상기 D 플립플롭(24)에서 주파수 4fsc의 1 클럭 주기 만큼 지연되는 샘플링 주파수 8/3fsc를 클럭단자로 제공되는 제4f도와 같은 샘플링 주파수 4fsc의 1클럭 주기만큼 지연시켜 제4h도와 같이 출력하고, D 플립플롭(26)은 상기 D 플립플롭(25)에서 지연 출력되는 샘플링 주파수 8/3fsc를 클럭단자로 제공되는 제4f도와 같은 샘플링 주파수 4fsc의 1클럭 주기만큼 지연시켜 제4i도와 같이 출력한다.

또한, 상기 D 플립플롭(25)의 출력은 제2 스위칭부(18)의 스위칭을 제어하고, D 플립플롭(26)의 출력은 제1 스위칭부(15)의 스위칭을 제어한다.

예컨대, 제1 스위칭부(15)는제4i도와 같이 타이밍도에서, 하이상태일 때는 제4j도와 같이 a단자로 절환되고 로우 상태일 때는 b단자로 절환된다.

마찬가지로, 제2 스위칭부(18)는 제4h도와 같이 타이밍도에서 하이상태일 때는 제4k도와 같이 a단자로 절환되고 로우상태일 때는 b단자로 절환된다.

예컨대, 시점 TO에서 입력단자(11)로 제4c도와 같은 데이타 A1이 입력되면 주파수 8/3fsc의 1클럭 주기만큼 지연된 시점 T1에서 제4d도와 같이 D 플립플롭 (14)에서 데이타 A1이 출력된다.

이 데이타 A1 주파수 8/3fsc에서 다시 1/3 클럭 지연된 시점 T2에서 제4e도와 같이 D 플립플롭(16)을 통해 출력된다.

이때, 주파수 4fsc의 클럭이 상승하는 시점 t1에서 제1 스위칭부(15)이 출력이 D 플립플롭(19)으로 입력되고, 제2 스위칭부(18)의 출력이 D플립플롭(20)으로 입력된다.

시점 t1에서는 제4j도 및 제4k도와 같이 제1 스위칭부(15) 및 제2 스위칭부 (18)가 동시에 a측으로 절환된다.

따라서, 제4l도와 같이 D 플립플롭(19)에는 이때 D 플립플롭(14)에서 출력되고 있는 데이타 A1이 입력되고, 또한, 제4m도와 같이 D 플립플롭 (20)에는 이때 플립플롭(16)에서 출력되고 있는 데이타 A1이 입력된다.

주파수 8/3fsc의 클럭이 상승하는 시점 T3에서 제4d도와 같이 D 플립플롭(14)에서 데이타 A2가 출력된다.

그리고, 주파수 8/3fsc의 클럭에서 1/3 클럭 지연된 시점 T4에서 제4e도와 같이 D 플립플롭(16)에서 데이타 A2가 출력된다.

주파수 4fsc의 클럭이 상승하는 시점 t2에서 제1 스위칭부(15)의 출력이 D 플립플롭(19)으로 입력되고, 제2 스위칭부(18)의 출력이 D 플립플롭(20)으로 입력된다. 시점 t2에서는 제4j도 및 제4k도와 같이 제1 스위칭부(15)가 a측으로 절환되고, 제2 스위칭부(18)가 b측으로 절환되고 있다.

따라서, 제4l도에서와 같이 D 플립플롭(19)에는 이때 D 플립플롭(14)에서 출력되고 있는 데이타 A2가 입력되고, 제4m도에서와 같이 D 플립플롭(20)에는 D 플립플롭(20)에 축적되어 있는 데이타 A1가 재입력된다.

그리고, D 플립플롭(19)의 출력과 D 플립플롭(20)의 출력이 가산기(21)에 가산된다.

이때, D 플립플롭(20)에서는 데이타 A1 출력되고 있으므로 제4n도에서와 같이 가산기 (21)에서 데이타 (A1+A2)가 구해진다.

주파수 8/3fsc의 클럭이 상승하는 시점 T5에서 제4d도와 같이 D 플립플롭(14)에서 데이타 A3이 출력된다.

주파수 4fsc의 클럭이 상승하는 시점 t3에서 제1 스위칭부(15)의 출력이 D 플립플롭(19)으로 입력되고, 제2 스위칭부(18)의 출력이 D 플롭플롭(20)으로 입력된다.

시점 t3에서는 제4j도 및 제4k도와 같이 제1 스위칭부(15)가 b측으로 절환되고, 제2 스위칭부(18)가 a측으로 절환되고 있다.

따라서, 제4l도에서와 같이 D 플립플롭 (19)에는 D 플립플롭(19)에 축적되어 있는 데이타 A2가 재입력되고, 제4m도에서와 같이 D 플립플롭(20)에는 제2 스위칭부(18)에서 출력되고 있는 데이타 A2가 입력된다.

그리고, D 플립플롭(19)의 출력과 D 플립플롭(20)의 출력이 가산기(21)에서 가산된다.

이때, D 플립플롭(19)과 (20)에서는 데이타 A2가 출력되고 있으므로 제4n도에서와 같이 가산기(21)에서 데이타 2A2가 구해진다.

반전된 주파수 8/3fsc의 클럭이 상승하는 시점 T6에서 제4e도와 같이 D 플립플롭(14)에서 데이타 A3이 출력된다.

주파수 4fsc의 클럭이 상승하는 시점 t4에서 제1 스위칭부(15)의 출력이 D 플립플롭(19)으로 입력되고, 제2 스위칭부(18)의 출력이 D 플립플롭(20)으로 입력된다.

시점 t4에서는 제4j도 및 제4k도와 같이 제1, 제2 스위칭부(15, 18)가 동시에 a측으로 절환되고 있다.

따라서, 제4l도에서와 같이 D 플립플롭(19)에는 이때 D 플립플롭(19)에서 출력되고 있는 데이타 A3가 입력되고, 제4m도에서와 같이 D 플립플롭(20)에는 이때 제2 스위칭부(18)에서 출력되고 있는 데이타 A3가 입력된다.

이때, D 플립플롭(19)와 (20)에서는 데이타 A3가 출력되고 있으므로 제4n도에서와 같이 가산기(21)에서 데이타 2A3가 구해진다.

주파수 8/3fsc의 클럭이 상승하는 시점 T7에서 제4d도에서와 같이 D 플립플롭 (14)에서 데이타 A4가 출력되고, 반전된 주파수 8/3fsc의 클럭이 상승하는 시점 T8에서 제4e도와 같이 D 플립플롭(14)에서 데이타 A3이 출력된다.

주파수 4fsc의 클럭이 상승하는 시점 t5에서 제1 스위칭부(15)의 출력이 D 플립플롭(19)으로 입력되고, 제2 스위칭부(18)의 출력이 D 플립플롭(20)으로 입력된다. 시점 t5에서는 제4j도 및 제4k도와 같이 제1 스위칭부(15)는 a측으로 절환되고, 제2 스위칭부(18)는 b측으로 절환되고 있다.

따라서, 제4l도에서와 같이 D 플립플롭(19)에는 이때 D 플립플롭(14)에서 출력되고 있는 데이타 A4가 입력되고, 또한 제4m도에서와 같이 D 플립플롭(20)에는 D플립플롭(20)에 축적되어 있는 데이타 A3가 재입력된다.

그리고, D 플립플롭(19)의 출력과 D 플립플롭(20)의 출력이 가산기(21)에서 가산된다.

이때, D 플립플롭(19)에서는 A4가 출력되고 D 플립플롭(20)에서는 데이타 A3이 출력되고 있으므로 제4n도에서와 같이 가산기(21)에서 데이타 (A3+A4)가 구해진다.

이하, 동일한 동작이 반복된다.

따라서, 가산기(21)에서는 제4n도에서와 같이 데이타 (A1+A2), 2A2, 2A3, (A3+A4),…가 순차 출력된다. 이 가산기(21)의 출력이 D 플립플롭(22)을 거쳐 제4o도와 같이 출력된다.

한편, 제2도는 종래의 1 라인 760화소의 CCD 촬상소자를 사용하는 경우의 변환필터의 구성을 나타낸 블럭도로서, 입력단자(11)로 샘플링 주파수 4fsc의 디지탈 신호가 제공된다.

그리고, 클럭단자(12)에는 주파수 4fsc의 클럭이 제공된다.

또한, 제1, 제2 스위칭부(15, 18)는 a측으로 절환되고, D 플립플롭(16)의 클럭입력단에는 클럭입력단자(12)로부터의 주파수 4fsc의 클럭이 제공된다. 다른 구성은 상기된 CCD 촬상소자로 1라인 510화소의 것을 사용한 경우의 구성과 동일하므로 설명을 생략한다.

따라서, 제2도에서는 제5b도에서와 같이 입력단자(11)로 CCD 촬상소자로부터의 디지탈 휘도신호 B1, B2, B3,…가 공급되고, 클럭입력단자(12)로는 제5a도에 나타낸 것과 같이 주파수 4fsc의 클럭이 공급된다.

이 입력단자(11)로부터의 디지탈 휘도신호가 주파수 4fsc의 상승엣지에서 D 플립플롭(14)에 입력된다.

D 플롭플롭(14)에서는 제5c도에서와 같은 타이밍에서 디지탈 신호 B1, B2, B3,…가 출력된다.

그리고, 상기 D 플립플롭(14)의 출력이 주파수 4fsc의 클럭의 상승엣지에서 D 플립플롭(16)로 입력된다.

D 플립플롭(16)에서는 제5d도에서와 같은 타이밍에서 디지탈신호 B1, B2, B3,…가 출력된다.

즉, 제5c도 및 제5d도에서와 같이 D 플립플롭(16)은 D 플립플롭(14)의 출력보다 1 클럭 지연되어 출력된다.

이때, 제1, 제2 스위칭부(15, 18)는 제5e도 및 제5f도에서와 같이 동시에 a측으로 절환되어 있으므로 상기 D 플립플롭(14) 및 (16)의 출력이 주파수 4fsc의 클럭의 상승엣지에서 D 플립플롭(19) 및 (20)에 각각 입력된다.

상기 D 플립플롭(19) 및 (20)에서는 제5g도 및 제5h도에서와 같은 타이밍에서 디지탈 신호 B1, B2, B3,…가 출력된다.

상기 D 플립플롭(19) 및 (20)의 출력이 가산기(21)에서 가산되고, 이것에 의해 제4i도에서와 같이 데이타(B1+B2), (B2+B3), (B3+B4),…가 순차형성된다.

상기 데이타 (B1+B2), (B2+B3), (B3+B4),…가 제5j도에서와 같이 D 플립플롭(22)을 거쳐서 출력단자(23)로 출력된다.

이상에서와 같이 샘플링 주파수 8/3fsc를 4fsc로 변환하기 위해서는 샘플링 주파수 8/3fsc의 입력주기를 갖는 Ai를 3배로 업샘플링(Up-Sampling)하여 8/3fsc×3의 주파수를 갖도록 한 후 다시 2샘플링마다 솎아주는 다운샘플링(8/3fsc×3)을 거치면 4fsc의 샘플링 주기를 얻게 된다.

그러나, 상기된 제1도 및 제2도에서와 같이 1라인 510화소의 촬상소자를 사용하는 경우와 1라인 760화소의 촬상소자를 사용하는 경우 각각 변환필터가 별도로 구성되므로 게이트 및 D 플립플롭이 많이 필요하게 되어 신호 지연이 많이 생기면서 샘플링 주파수 변환이 정확하게 이루어지지 않고, 또한 비용이 상승하고 회로가 복잡해지는 문제점이 있었다.

본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 1라인 510화소의 촬상소자를 사용하는 경우와 1라인 760화소의 촬상소자를 사용하는 경우의 샘플링주파수 변환필터를 하나의 시스템으로 구성함으로써, 게이트 및 D 플립플롭의 수를 줄여 신호지연을 줄이고 비용을 감소시키는 샘플링 주파수 변환필터 회로를 제공함에 있다.

상기와 같은 목적을 달성하기 위한 본 발명에 따른 샘플링주파수 변환필터 회로의 특징은, CCD 촬상소자로부터 디지탈 휘도신호를 소정량 지연시키는 제1 지연회로와, 상기 제1 지연회로의 출력을 다시 소정량 지연시키는 제2 지연회로와, 노말/하이 밴드신호에 따라 상기 제1 샘플링 주파수 또는 제2 샘플링 주파수를 선택하여 상기 제1 및 제2 지연회로의 클럭으로 제공하는 제1 스위칭부와, 상기 제1 스위칭부의 출력을 반전된 제2 샘플링 주파수의 클럭에 동기시켜 출력하는 D 플립플롭과, 상기 노말/ 하이밴드 신호와 상기 D 플립플롭의 출력을 논리조합하는 오아 게이트와, 상기 제1 지연회로의 출력을 2배하는 승산기와, 상기 제1 지연회로의 출력과 제2 지연회로의 출력을 더하는 가산기와, 상기 오아 게이트에서 출력되는 선택 신호에 따라 상기 승산기의 출력과 가산기의 출력을 선택 출력하는 제2 스위칭부와, 상기 제2 스위칭부의 출력을 제2 샘플링 주파수에 동기시켜 최종 출력하는 D 플립플롭으로 구성되는 점에 있다.

이하, 본 발명의 바람직한 일실시예를 첨부도면을 참조하여 상세히 설명한다.

제6도는 본 발명에 따른 샘플링주파수 변환필터 회로의 블럭도이다.

제6도를 보면, 입력단자(41)를 통해 입력되는 CCD 촬상소자로부터의 디지탈 휘도신호를 1클럭 지연시키는 D 플립플롭(51), 상기 D 플립플롭(51)의 출력을 다시 1 클럭 지연시키는D 플립플롭(52), 선택신호에 의해 샘플링 주파수 8/3fsc 또는4fsc를 선택하여 상기 D 플립플롭(51) 및 (52)의 클럭단으로 출력하는 제1 스위칭부(53), 상기 샘플링주파수 4fsc를 반전시키는 인버터(54), 상기 제1 스위칭부(53)의 출력을 D 입력단으로 제공받고 상기 인버터(54)의 출력을 클럭단으로 제공받는 D 플립플롭(55), 상기 제1 스위칭부(53)에 선택신호로서 출력되는 노말/하이밴드(N/H) 신호와 상기 D 플립플롭(55)의 출력을 논리조합하는 2입력 오아 게이트(56), 상기 D 플립플롭(51)의 출력을 2배해주는 승산기(57), 상기 D 플립플롭(51)의 출력과 D 플립플롭(52)의 출력을 더하는 가산기(58), 상기 승산기(57)의 출력과 가산기(58)의 출력을 선택 출력하는 제2 스위칭부(59), 및 D 입력단으로 상기 제2 스위칭부(59)의 출력을 제공받고 클럭단으로 상기 샘플링 주파수 4fsc의 클럭을 제공받는 D 플립플롭(60)으로 구성된다.

이와 같이 구성된 본 발명은 먼저 1라인 510화소의 CCD 촬상소자를 사용하는 경우를 설명한다.

예컨대, 노말 밴드 즉, 샘플링 주파수가 8/3fsc인 경우로서, N/H 신호는 0이고, 제1 스위칭부(53)는 N/H 신호에 의해 a 측으로 절환되어 입력단자(42)로 제공되는 제7a도에서와 같은 주파수 8/3fsc를 D 플립플롭(51) 및 (52)의 클럭단 및 D 플립플롭(55)의 D 입력단으로 출력한다.

따라서, 상기 입력단자(41)로부터의 디지탈 휘도신호가 주파수 8/3fsc의 상승엣지에서 D 플립플롭(51)에 입력된다.

상기 D 플립플롭(51)에서는 제7b도에서와 같은 타이밍에서 디지탈 신호 A1, A2, A3,…가 출력되고, 상기 D 플립플롭(51)의 출력이 주파수 8/3fsc의 클럭의 상승엣지에서 D 플립플롭(52)로 입력된다.

상기 D 플립플롭(52)에서는 제7도 (c)에서와 같이 타이밍에서 디지탈 신호 A1, A2, A3,…가 출력된다.

즉, 제7b도 및 제7c도에서와 같이 D 플립플롭(52)의 출력 (Ai-1)은 D 플립플롭(51)의 출력 (Ai)을 1클럭 지연시킨 결과이다.

이때, 가산기(58)는 상기 D 플리플롭(51) 및 (52)의 출력을 가산하므로, 상기 가산기(58)에서는 제7e도에서와 같이 A1+A2, A2+A3, A3+A4,…가 순차 출력된다.

한편, 승산기(57)는 상기 D 플립플롭(51)의 출력을 2배하여 제7f도에서와 같이 2Ai를 출력한다.

이때, 제2 스위칭부(59)는 선택 신호에 따라 상기 승산기(57) 또는 가산기 (58)의 출력을 선택하여 D 플립플롭(60)으로 출력한다.

여기서, 상기 제2 스위칭부(59)의 선택 신호는 오아 게이트(56)에서 출력되고, 상기 오아 게이트(56)는 N/H 신호와 D 플립플롭(55)의 출력을 논리조합하여 상기 제2 스위칭부(59)의 스위칭을 제어한다.

이때, 상기 D 플립플롭(55)은 D 입력단으로 제공되는 주파수 8/3fsc를 반전된 주파수 4fsc의 클럭 즉, 주파수 4fsc의 하강 엣지에 동기시켜 상기 오아 게이트 (56)로 출력한다.

따라서, 상기 오아 게이트(56)는 N/H 신호가 0이므로 상기 D 플립플롭(55)의 출력을 제7g도에서와 같이 그대로 상기 제2 스위칭부(59)로 출력한다.

상기 제2 스위칭부(59)는 오아 게이트 (56)에서 출력되는 선택신호(Sel)가 하이이면 가산기(58)의 출력을 선택하고, 로우이면 승산기(57)의 출력을 선택하여 상기 D 플립플롭(60)으로 출력한다.

상기 D 플립플롭(60)은 제7h도에서와 같이 데이타 A1+A2, 2A2, 2A3, A3+A4,…을 제7d도와 같은 주파수 4fsc의 클럭에 동기시켜 순차 출력한다.

한편, 1라인 760화소의 CCD 촬상소자를 사용하는 경우를 설명한다.

예컨대, 하이 밴드 즉, 샘플링 주파수가 4fsc인 경우로서, N/H 신호는 1이고, 제1, 제2 스위칭부(53, 59)는 N/H 신호에 의해 b측으로 절환된다.

따라서, 제1 스위칭부(53)는 입력단자(43)로 제공되는 제8a도에서와 같은 주파수 4fsc를 D 플립플롭(51) 및 (52)의 클럭단 및 D 플립플롭(55)의 D 입력단으로 출력한다.

즉, 상기 입력단자(41)로부터의 디지탈 휘도신호가 주파수 4fsc의 상승엣지에서 D 플립플롭(51)에 입력된다.

상기 D 플립플롭(51)에서는 제8b도에서와 같은 타이밍에서 디지탈 신호 A1, A2, A3,…가 출력되고, 상기 D 플립플롭(51)의 출력이 주파수 4fsc의 클럭의 상승엣지에서 D 플립플롭(52)로 입력된다.

상기 D 플립플롭(52)에서는 제8c도에서와 같은 타이밍에서 디지탈 신호 A1, A2, A3,…가 출력된다.

즉, 제8b도 및 제8c도에서와 같이 D 플립플롭(52)의 출력 (Ai-1)은 D 플립플롭(51)의 출력(Ai)을 1클럭 지연시킨 결과이다.

이때, 가산기(58)는 상기 D 플립플롭(51)및 (52)의 출력을 가산(Ai+(Ai+1))하므로, 상기 가산기 (58)에서는 A1+A2, A2+A3, A3+A4,…가 제2 스위칭부(59)로 순차 출력된다.

그리고, N/H 신호가 하이이므로 오아 게이트(56)의 출력은 D 플립플롭(55)의 출력에 상관없이 무조건 제8d도에서와 같이 하이가 된다.

따라서, 제2 스위칭부(59)는 N/H 신호에 의해 항상 b측으로 절환되어 있으므로 제2 스위칭부(59)는 상기 가산기(58)의 출력을 주파수 4fsc의 클럭의 상승엣지에서 D 플립플롭(60)으로 출력한다.

상기 D 플립플롭(60)은 제8e도에서와 같이 데이타 A1+A2, A2+A3, A3+A4,…을 제8a도와 같은 주파수 4fsc의 클럭에 동기시켜 순차 출력한다.

이상에서와 같이 본 발명에 따른 샘플링 주파수 변환 필터 회로에 의하면, 1라인 510화소의 촬상소자를 사용하는 경우와 1라인 760화소의 촬상소자를 사용하는 경우의 샘플링 주파수 변환필터를 하나의 시스템으로 구성하여 게이트 및 D 플립플롭의 수를 줄임으로써, 게이트 및 D 플립플롭으로 인한 신호지연을 줄여 샘플링주파수 변환을 정확하게 수행하면서 비용을 다운시키고 회로 구성을 단순화하는 효과가 있다.

Claims (3)

1. CCD 촬상소자로부터의 디지탈 휘도신호를 소정량 지연시키는 제1 지연회로와, 상기 제1 지연회로의 출력을 다시 소정량 지연시키는 제2 지연회로와, 노말/ 하이 밴드 신호에 따라 상기 제1 샘플링 주파수 또는 제2 샘플링 주파수를 선택하여 상기 제1 및 제2 지연회로의 클럭으로 제공하는 제1 스위칭부와, 상기 제1 스위칭부의 출력을 반전된 제2 샘플링 주파수의 클럭에 동기시켜 출력하는 D 플립플롭과, 상기 노말/하이밴드 신호와 상기 D 플립플롭의 출력을 논리조합하는 오아 게이트와, 상기 제1 지연회로의 출력을 2배하는 승산기와, 상기 제1 지연회로의 출력과 제2 지연회로의 출력을 더하는 가산기와, 상기 오아 게이트에서 출력되는 선택 신호에 따라 상기 승산기의 출력과 가산기의 출력을 선택 출력하는 제2 스위칭부와, 상기 제2 스위칭부의 출력을 제2 샘플링 주파수에 동기시켜 최종 출력하는 D 플립플롭으로 구성되는 샘플링 주파수 변환필터 회로.
2. 제1항에 있어서, 상기 제1 샘플링 주파수는 8/3fsc (fsc는 컬러 서브캐리어 주파수)임을 특징으로 하는 샘플링주파수 변환필터 회로.
3. 제1항에 있어서, 상기 제2 샘플링 주파수는 4fsc(fsc는 컬러 서브캐리어 주파수)임을 특징으로 하는 샘플링 주파수 변환필터 회로.