KR0186178B1 - Sampling frequency conversion filter circuit - Google Patents

Abstract

본 발명은 샘플링 주기를 가변하여 새로운 주기의 샘플링 순서를 얻기 위한 샘플링 주파수 변환필터 회로에 관한 것으로서, 특히 CCD 촬상소자로부터의 디지탈 휘도신호를 소정량 지연시키는 제1 지연회로와, 상기 제1 지연회로의 출력을 다시 소정량 지연시키는 제2 지연회로와, 노말/하이 밴드신호에 따라 상기 제1, 제2 샘플링 주파수를 선택하여 상기 제1 및 제2 지연회로의 클럭으로 제공하는 제1 스위칭부와, 상기 제1 스위칭부의 출력을 반전된 제2 샘플링 주파수의 클럭에 동기시켜 출력하는 D 플립플롭과, 상기 노말/하이밴드 신호와 상기 D 플립플롭의 출력을 논리조합하는 오아 게이트와, 상기 제1 지연회로의 출력을 2배하는 승산기와, 상기 제1, 제2 지연회로의 출력을 더하는 가산기와, 상기 오아 게이트에서 출력되는 선택 신호에 따라 상기 승산기의 출력과 가산기의 출력을 선택 출력하는 제2 스위칭부와, 상기 제2 스위칭부의 출력을 제2 샘플링 주파수에 동기시켜 최종 출력하는 D 플립플롭으로 구성하여, 1라인 510화소의 촬상소자를 사용하는경우와 1라인 760화소의 촬상소자를 사용하는 경우의 샘플링 주파수 변환필터를 하나의 시스템으로 구현함으로써, 게이트 및 D 플립플롭의 수를 줄여 게이트 및 D 플립플롭으로 인한 신호지연을 줄이므로 샘플링 주파수 변환을 정확하게 수행하면서 비용을 다운시키고 회로 구성을 단순화 할 수 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a sampling frequency conversion filter circuit for varying a sampling period to obtain a new sampling order. Specifically, the present invention relates to a first delay circuit for delaying a predetermined amount of a digital luminance signal from a CCD image pickup device, and a first delay circuit. A second delay circuit for delaying the output of the predetermined amount again, a first switching unit for selecting the first and second sampling frequencies according to the normal / high band signal and providing the clocks of the first and second delay circuits; A D flip-flop for synchronizing the output of the first switching unit with a clock of an inverted second sampling frequency, an OR gate for logically combining the output of the normal / high band signal and the D flip-flop, and the first flip-flop; A multiplier that doubles the output of the delay circuit, an adder that adds outputs of the first and second delay circuits, and the multiplication according to a selection signal output from the OR gate. And a second flip-flop for selectively outputting the output of the adder and the output of the adder, and a D flip-flop for finally outputting the output of the second switching part in synchronization with a second sampling frequency. Sampling frequency conversion filter in case of using image pickup device of 1 line and 760 pixels in one system reduces the number of gate and D flip-flop, thereby reducing the signal delay caused by gate and D flip-flop. It can reduce the cost and simplify the circuit configuration while correctly performing the operation.

Description

샘플링 주파수 변환 필터회로Sampling frequency conversion filter circuit

제1도는 종래의 1라인 510화소의 CCD 촬상소자를 사용하는 경우의 샘플링 주파수 변환필터의 구성을 나타낸 블럭도.Fig. 1 is a block diagram showing the structure of a sampling frequency conversion filter in the case of using a conventional one-line 510 pixel CCD image pickup device.

제2도는 종래의 1라인 760화소의 CCD 촬상소자를 사용하는 경우의 샐픔링 주파수 변환필터의 구성을 나타낸 블럭도.2 is a block diagram showing the structure of a sampling frequency conversion filter in the case of using a conventional one-line 760-pixel CCD image pickup device.

제3도는 일반적인 샘플링 주파수 변환필터의 설명에 이용되는 약선도.3 is a schematic diagram used to describe a general sampling frequency conversion filter.

제4도는 상기 제1도의 각부의 동작 타이밍도.4 is an operation timing diagram of each part of FIG.

제5도는 상기 제2도이 각부의 동작 타이밍도.5 is an operation timing diagram of each part of the second diagram.

제6도는 본 발명에 따른 샘플링 주파수 변환필터 회로의 블럭도.6 is a block diagram of a sampling frequency conversion filter circuit according to the present invention.

제7도는 상기 제6도에서 1라인 510화소의 CCD 촬상소자를 사용한 경우의 샘플링 주파수 변환필터 각부의 동작 타이밍도.FIG. 7 is an operation timing diagram of each part of the sampling frequency conversion filter in the case where the CCD image pickup device of one line 510 pixels is used in FIG.

제8도는 상기 제6도에서 1라인 760화소의 CCD 촬상소자를 사용한 경우의 샘플링 주파수 변환필터 각부의 동작 타이밍도.FIG. 8 is an operation timing diagram of each part of the sampling frequency conversion filter in the case where the CCD image sensor of one line 760 pixels is used in FIG.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

51, 52, 55, 60 : 플립플롭 53, 59 : 스위칭부51, 52, 55, 60: flip-flop 53, 59: switching unit

54 : 인버터 56 : 오아 게이트54: inverter 56: ora gate

57 : 승산기 58 : 가산기57: multiplier 58: adder

본 발명은 샘플링 주기를 가변하여 새로운 주기의 샘플링 순서를 얻기 위한 샘플링 주파수 변환필터 회로에 관한 것으로서, 특히 1라인 760화소의 CCD 촬상소자로부터 얻어지는 디지탈 신호와 1라인 510화소의 CCD 촬상소자로부터 얻어지는 디지탈 신호를 동일 샘플링 주파수의 디지탈 신호로서 처리할 수 있도록 하기 위한 샘플링주파수 변환필터 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a sampling frequency conversion filter circuit for varying sampling periods to obtain a new sampling order. Particularly, the present invention relates to a digital signal obtained from a one-line 760 pixel CCD imager and a one-line 510 pixel CCD imager. A sampling frequency conversion filter circuit for processing a signal as a digital signal of the same sampling frequency.

일반적으로 CCD 촬상소자에는 예컨대, 1라인 510화소의 것과 1라인 760화소의 것이 있고, 1라인 510화소의 CCD 촬상소자의 경우 샘플링 주파수는 8/3fsc(fsc : 칼라 서브캐리어 주파수)가 되고, 1라인 760화소의 경우 샘플링 주파수는4fsc가 된다. 이때, 1라인 510화소의 CCD 촬상소자와 1라인 760화소의 촬상소자에 대해서 동일 구성의 디지탈 하이패스 필터를 사용하여 자동 포커스 회로를 구성하는 경우에는 CCD 촬상소자로부터의 샘플링 주파수 8/3fsc 또는 샘플링 주파수 4fsc의 디지탈 신호를 공통의 샘플링 주파수로 변환시킬 필요가 있다.In general, a CCD image pickup device includes, for example, one line of 510 pixels and one line of 760 pixels. In the case of a CCD line of 1 line 510 pixels, the sampling frequency is 8/3 fsc (fsc: color subcarrier frequency). For line 760 pixels, the sampling frequency is 4fsc. At this time, when the auto focus circuit is configured using a digital high pass filter having the same configuration for the CCD imager of 1 line 510 pixels and the imager of 1 line 760 pixels, the sampling frequency from the CCD imager is 8/3 fsc or sampling. It is necessary to convert the digital signal of frequency 4fsc to a common sampling frequency.

제1도는 이러한 종래의 1라인 510화소의 CCD 촬상소자를 사용한 경우의 변환필터의 구성을 나타낸 블럭도로서, 일본 특허공개 평성 3-249813호에 개시되어 있다.FIG. 1 is a block diagram showing the structure of a conversion filter in the case of using such a conventional one-line 510 pixel CCD imaging element, which is disclosed in Japanese Patent Laid-Open No. 3-249813.

제1도를 보면, CCD 촬상소자로부터 공급되는 디지탈화 휘도신호 A1, A2, A3…가 (A1+A2), 2A2, 2A3, (A3+A4), 2A4…로 순차형성된다.1, the digitalized luminance signals A1, A2, A3... (A1 + A2), 2A2, 2A3, (A3 + A4), 2A4... Are sequentially formed.

이와 같은 데이타 출력은 샘플링 주파수 8/fsc의 디지탈 신호를 샘플링 주파수 4fsc와 공배두의 관계에 있는 샘플링 주파수 8fsc로 오버 샘플링하고, 이 오버 샘플링한 디지탈 신호를This data output oversamples the digital signal at sampling frequency 8 / fsc with the sampling frequency 8fsc which is co-doubled with the sampling frequency 4fsc, and the oversampled digital signal.

로 나타낸 전달함수의 필터를 거쳐 출력시키면, 샘플링 주파수 4fsc로 리샘플한 것과 등가한 출력이 된다.Output via a transfer function filter, denoted as an output equivalent to that resampled at a sampling frequency of 4fsc.

즉, 제3a도에 나타낸 것과 샘플링 주파수 8/3fsc의 디지탈신호 A1, A2, A3…가 입력된다고 할 때, 상기 입력되는 디지탈 신호를 주파수 8fsc로 오며샘플링 하면 제3b도에 나타낸 것과 같이 A1, a1, a2, A2, a3, a4, A3, a5, a6,…이 얻어진다.That is, the digital signals A1, A2, A3... When the input digital signal is inputted at a frequency of 8 fsc and is sampled, A1, a1, a2, A2, a3, a4, A3, a5, a6,... Is obtained.

여기서, 상기 디지탈 신호중 데이타 a1, a2, a3, a4, a5,…는 0이다.Herein, the data a1, a2, a3, a4, a5,... Is 0.

이때, 상기 제3b도에서와 같이 8fsc로 오버 샘플링한 디지탈 신호를 상기 전달 함수의 필터를거쳐 출력시키면 디지탈 데이타 D1, d2, D2, d2, …가 하기와 같이 얻어진다.In this case, as shown in FIG. 3B, when the digital signal oversampled at 8 fsc is output through the filter of the transfer function, the digital data D1, d2, D2, d2,... Is obtained as follows.

이때, 데이타 a1, a2, a3, a4, a5, ...는 0이므로In this case, data a1, a2, a3, a4, a5, ... are 0

가 된다.Becomes

그리고, 상기와 같은 디지탈 신호를 샘플링 주파수 4fsc로 리샘플하면, 제3c도에 나타낸 것과 같은 디지탈 신호 D1, D2, D3, …가 하기와 같이 얻어진다.If the above-mentioned digital signal is resampled at the sampling frequency 4fsc, the digital signals D1, D2, D3,... As shown in FIG. Is obtained as follows.

즉, 제1도를 보면 입력단자(11)로 샘플링 주파수 8/3fsc의 디지탈 휘도신호가 제공되고 클럭입력단자(12)로 샘플링 주파수 8/3fsc의 클럭이 제공되며, 클럭입력단자(13)로 샘플링 주파수 4fsc의 클럭이 제공된다.That is, in FIG. 1, a digital luminance signal of sampling frequency 8 / 3fsc is provided to the input terminal 11, a clock of sampling frequency 8 / 3fsc is provided to the clock input terminal 12, and the clock input terminal 13 is provided. A clock of sampling frequency 4fsc is provided.

이때, 입력단자(11)로 입력되는 제4c도와 같은 샘플링 주파수8/3fsc의 디지탈 휘도신호 A1, A2, A3,…가 D 플립플롭(14)으로 입력되면, D 플립플롭(14)에서 제4a도와 같은 주파수 8/3fsc의 클럭에 동기되어 즉, 1클럭 주기만큼 지연되어 제4d도와 같이 출력된다.At this time, the digital luminance signals A1, A2, A3,... Of the sampling frequency 8 / 3fsc as shown in FIG. 4C input to the input terminal 11 are provided. When is input to the D flip-flop 14, the D flip-flop 14 is synchronized with the clock of the frequency 8/3 fsc, such as the 4a degree, that is delayed by one clock period is output as shown in the 4d.

그리고, 상기 D 플립플롭(14)의 출력은 제1 스위칭부(15)의 일측단자(a)로 출력됨과 동시에 D 플립플롭(16)으로 출력된다.The output of the D flip-flop 14 is output to one side terminal a of the first switching unit 15 and simultaneously to the D flip-flop 16.

이때, 상기 D 플립플롭(14)에서 출력되는 데이타는 D 플립플롭(16)에서 제4b도와 같은 주파수 8/3fsc의 반전 클럭에 동기되어 제4e도와 같이 제 2 스위칭부(18)의 일측단자(a)로 출력된다.At this time, the data output from the D flip-flop 14 is synchronized with the inverted clock of the frequency 8 / 3fsc as shown in FIG. 4b in the D flip-flop 16, as shown in FIG. output as a)

여기서, 제4d도 및 제4e도에 나타난 것과 같이 D 플립플롭(16)에서 출력되는 디지탈 신호의 타이밍은 D 플립플롭(14)에서 출력되는 디지탈 신호의 타이밍에 대해서 8/3fsc의 클럭에서 1/3 클럭만큼 지연된다.Here, as shown in FIGS. 4D and 4E, the timing of the digital signal output from the D flip-flop 16 is 1 / at a clock of 8/3 fsc with respect to the timing of the digital signal output from the D flip-flop 14. Delayed by 3 clocks.

한편, D 플립플롭(24)은 입력단자(12)를 통해 제공되는 제4a도와 같은 샘플링 주파수 8/3fsc를 클럭단자로 제공되는 제4f도와 같은 샘플링 주파수 4fsc의 1 주기만큼 지연시켜 제4g도와 같이 출력한다.On the other hand, the D flip-flop 24 delays the sampling frequency 8 / 3fsc, which is provided through the input terminal 12, such as 4a, by one period of the sampling frequency 4fsc, which is provided as the clock terminal, as shown in FIG. 4g. Output

그리고, D 플립플롭(25)은 상기 D 플립플롭(24)에서 주파수 4fsc의 1 클럭 주기 만큼 지연되는 샘플링 주파수 8/3fsc를 클럭단자로 제공되는 제4f도와 같은 샘플링 주파수 4fsc의 1클럭 주기만큼 지연시켜 제4h도와 같이 출력하고, D 플립플롭(26)은 상기 D 플립플롭(25)에서 지연 출력되는 샘플링 주파수 8/3fsc를 클럭단자로 제공되는 제4f도와 같은 샘플링 주파수 4fsc의 1클럭 주기만큼 지연시켜 제4i도와 같이 출력한다.In addition, the D flip-flop 25 delays the sampling frequency 8 / 3fsc, which is delayed by one clock period of the frequency 4fsc in the D flip-flop 24, by one clock period of the sampling frequency 4fsc, which is the same as the fourth f provided to the clock terminal. 4f, and the D flip-flop 26 delays the sampling frequency 8 / 3fsc, which is delayed and outputted from the D flip-flop 25, by one clock period of the sampling frequency 4fsc, which is the same as the 4f level provided as the clock terminal. And output as shown in FIG. 4i.

또한, 상기 D 플립플롭(25)의 출력은 제2 스위칭부(18)의 스위칭을 제어하고, D 플립플롭(26)의 출력은 제1 스위칭부(15)의 스위칭을 제어한다.In addition, an output of the D flip-flop 25 controls the switching of the second switching unit 18, and an output of the D flip-flop 26 controls the switching of the first switching unit 15.

예컨대, 제1 스위칭부(15)는제4i도와 같이 타이밍도에서, 하이상태일 때는 제4j도와 같이 a단자로 절환되고 로우 상태일 때는 b단자로 절환된다.For example, the first switching unit 15 is switched to terminal a in the timing diagram as shown in FIG. 4i, to terminal a as shown in FIG. 4j in the high state, and to terminal b in the low state.

마찬가지로, 제2 스위칭부(18)는 제4h도와 같이 타이밍도에서 하이상태일 때는 제4k도와 같이 a단자로 절환되고 로우상태일 때는 b단자로 절환된다.Similarly, the second switching unit 18 is switched to the terminal a when the state is high in the timing diagram as shown in FIG.

예컨대, 시점 TO에서 입력단자(11)로 제4c도와 같은 데이타 A1이 입력되면 주파수 8/3fsc의 1클럭 주기만큼 지연된 시점 T1에서 제4d도와 같이 D 플립플롭 (14)에서 데이타 A1이 출력된다.For example, when data A1 as shown in FIG. 4c is input to the input terminal 11 at the time point TO, data A1 is outputted at the D flip-flop 14 as shown in FIG. 4d at a time point T1 delayed by one clock cycle of frequency 8 / 3fsc.

이 데이타 A1 주파수 8/3fsc에서 다시 1/3 클럭 지연된 시점 T2에서 제4e도와 같이 D 플립플롭(16)을 통해 출력된다.The data A1 is output via the D flip-flop 16 as shown in FIG. 4E at the time T2 delayed by 1/3 clock again at the frequency 8 / 3fsc.

이때, 주파수 4fsc의 클럭이 상승하는 시점 t1에서 제1 스위칭부(15)이 출력이 D 플립플롭(19)으로 입력되고, 제2 스위칭부(18)의 출력이 D플립플롭(20)으로 입력된다.At this time, when the clock of the frequency 4fsc rises, the output of the first switching unit 15 is input to the D flip-flop 19 and the output of the second switching unit 18 is input to the D flip-flop 20. do.

시점 t1에서는 제4j도 및 제4k도와 같이 제1 스위칭부(15) 및 제2 스위칭부 (18)가 동시에 a측으로 절환된다.At the time point t1, the first switching unit 15 and the second switching unit 18 are simultaneously switched to the a side as shown in FIGS. 4j and 4k.

따라서, 제4l도와 같이 D 플립플롭(19)에는 이때 D 플립플롭(14)에서 출력되고 있는 데이타 A1이 입력되고, 또한, 제4m도와 같이 D 플립플롭 (20)에는 이때 플립플롭(16)에서 출력되고 있는 데이타 A1이 입력된다.Accordingly, the data A1 output from the D flip-flop 14 is input to the D flip-flop 19 as shown in FIG. 4L, and the flip-flop 16 is input to the D flip-flop 20 as shown in FIG. 4M. The output data A1 is input.

주파수 8/3fsc의 클럭이 상승하는 시점 T3에서 제4d도와 같이 D 플립플롭(14)에서 데이타 A2가 출력된다.At the time T3 when the clock of the frequency 8 / 3fsc rises, the data A2 is output from the D flip-flop 14 as shown in FIG. 4D.

그리고, 주파수 8/3fsc의 클럭에서 1/3 클럭 지연된 시점 T4에서 제4e도와 같이 D 플립플롭(16)에서 데이타 A2가 출력된다.The data A2 is output from the D flip-flop 16 as shown in FIG. 4E at the time point T4 delayed one third clock by a clock of the frequency 8 / 3fsc.

주파수 4fsc의 클럭이 상승하는 시점 t2에서 제1 스위칭부(15)의 출력이 D 플립플롭(19)으로 입력되고, 제2 스위칭부(18)의 출력이 D 플립플롭(20)으로 입력된다. 시점 t2에서는 제4j도 및 제4k도와 같이 제1 스위칭부(15)가 a측으로 절환되고, 제2 스위칭부(18)가 b측으로 절환되고 있다.At a time t2 when the clock of the frequency 4fsc rises, the output of the first switching unit 15 is input to the D flip-flop 19, and the output of the second switching unit 18 is input to the D flip-flop 20. At the time point t2, the first switching unit 15 is switched to the a side, and the second switching unit 18 is switched to the b side as shown in FIGS. 4j and 4k.

따라서, 제4l도에서와 같이 D 플립플롭(19)에는 이때 D 플립플롭(14)에서 출력되고 있는 데이타 A2가 입력되고, 제4m도에서와 같이 D 플립플롭(20)에는 D 플립플롭(20)에 축적되어 있는 데이타 A1가 재입력된다.Accordingly, as shown in FIG. 4L, the data A2 output from the D flip-flop 14 is input to the D flip-flop 19, and the D flip-flop 20 is input to the D flip-flop 20, as shown in FIG. The data A1 stored in) is input again.

그리고, D 플립플롭(19)의 출력과 D 플립플롭(20)의 출력이 가산기(21)에 가산된다.The output of the D flip-flop 19 and the output of the D flip-flop 20 are added to the adder 21.

이때, D 플립플롭(20)에서는 데이타 A1 출력되고 있으므로 제4n도에서와 같이 가산기 (21)에서 데이타 (A1+A2)가 구해진다.At this time, since the data A1 is output from the D flip-flop 20, the data A1 + A2 is obtained from the adder 21 as shown in FIG. 4n.

주파수 8/3fsc의 클럭이 상승하는 시점 T5에서 제4d도와 같이 D 플립플롭(14)에서 데이타 A3이 출력된다.At the time T5 when the clock of the frequency 8 / 3fsc rises, the data A3 is output from the D flip-flop 14 as shown in FIG. 4D.

주파수 4fsc의 클럭이 상승하는 시점 t3에서 제1 스위칭부(15)의 출력이 D 플립플롭(19)으로 입력되고, 제2 스위칭부(18)의 출력이 D 플롭플롭(20)으로 입력된다.At the time t3 when the clock of the frequency 4fsc rises, the output of the first switching unit 15 is input to the D flip-flop 19, and the output of the second switching unit 18 is input to the D flop-flop 20.

시점 t3에서는 제4j도 및 제4k도와 같이 제1 스위칭부(15)가 b측으로 절환되고, 제2 스위칭부(18)가 a측으로 절환되고 있다.At the time point t3, the first switching unit 15 is switched to the b side and the second switching unit 18 is switched to the a side as shown in FIGS. 4j and 4k.

따라서, 제4l도에서와 같이 D 플립플롭 (19)에는 D 플립플롭(19)에 축적되어 있는 데이타 A2가 재입력되고, 제4m도에서와 같이 D 플립플롭(20)에는 제2 스위칭부(18)에서 출력되고 있는 데이타 A2가 입력된다.Therefore, as shown in FIG. 4L, the data A2 accumulated in the D flip-flop 19 is re-input to the D flip-flop 19, and as shown in FIG. Data A2 output in 18) is inputted.

그리고, D 플립플롭(19)의 출력과 D 플립플롭(20)의 출력이 가산기(21)에서 가산된다.The output of the D flip-flop 19 and the output of the D flip-flop 20 are added by the adder 21.

이때, D 플립플롭(19)과 (20)에서는 데이타 A2가 출력되고 있으므로 제4n도에서와 같이 가산기(21)에서 데이타 2A2가 구해진다.At this time, since data A2 is output from the D flip-flops 19 and 20, the data 2A2 is obtained from the adder 21 as shown in FIG. 4n.

반전된 주파수 8/3fsc의 클럭이 상승하는 시점 T6에서 제4e도와 같이 D 플립플롭(14)에서 데이타 A3이 출력된다.At the time T6 at which the clock of the inverted frequency 8 / 3fsc rises, the data A3 is output from the D flip-flop 14 as shown in FIG. 4E.

주파수 4fsc의 클럭이 상승하는 시점 t4에서 제1 스위칭부(15)의 출력이 D 플립플롭(19)으로 입력되고, 제2 스위칭부(18)의 출력이 D 플립플롭(20)으로 입력된다.At a time t4 when the clock of the frequency 4fsc rises, the output of the first switching unit 15 is input to the D flip-flop 19, and the output of the second switching unit 18 is input to the D flip-flop 20.

시점 t4에서는 제4j도 및 제4k도와 같이 제1, 제2 스위칭부(15, 18)가 동시에 a측으로 절환되고 있다.At the time point t4, the first and second switching units 15 and 18 are simultaneously switched to the a side as shown in the fourth j and fourth k diagrams.

따라서, 제4l도에서와 같이 D 플립플롭(19)에는 이때 D 플립플롭(19)에서 출력되고 있는 데이타 A3가 입력되고, 제4m도에서와 같이 D 플립플롭(20)에는 이때 제2 스위칭부(18)에서 출력되고 있는 데이타 A3가 입력된다.Accordingly, as shown in FIG. 4L, the data A3 output from the D flip-flop 19 is input to the D flip-flop 19, and the second switching unit is input to the D flip-flop 20 as shown in FIG. 4M. Data A3 outputted at 18 is input.

이때, D 플립플롭(19)와 (20)에서는 데이타 A3가 출력되고 있으므로 제4n도에서와 같이 가산기(21)에서 데이타 2A3가 구해진다.At this time, since data A3 is output from the D flip-flops 19 and 20, the data 2A3 is obtained from the adder 21 as shown in FIG. 4n.

주파수 8/3fsc의 클럭이 상승하는 시점 T7에서 제4d도에서와 같이 D 플립플롭 (14)에서 데이타 A4가 출력되고, 반전된 주파수 8/3fsc의 클럭이 상승하는 시점 T8에서 제4e도와 같이 D 플립플롭(14)에서 데이타 A3이 출력된다.At the time T7 when the clock of the frequency 8 / 3fsc rises, as in FIG. 4d, the data A4 is output from the flip-flop 14, and at the time T8 when the clock of the inverted frequency 8 / 3fsc rises, as in FIG. 4e. Data A3 is output from the flip flop 14.

주파수 4fsc의 클럭이 상승하는 시점 t5에서 제1 스위칭부(15)의 출력이 D 플립플롭(19)으로 입력되고, 제2 스위칭부(18)의 출력이 D 플립플롭(20)으로 입력된다. 시점 t5에서는 제4j도 및 제4k도와 같이 제1 스위칭부(15)는 a측으로 절환되고, 제2 스위칭부(18)는 b측으로 절환되고 있다.At a time t5 when the clock of the frequency 4fsc rises, the output of the first switching unit 15 is input to the D flip-flop 19, and the output of the second switching unit 18 is input to the D flip-flop 20. At the time point t5, the first switching unit 15 is switched to the a side, and the second switching unit 18 is switched to the b side as shown in FIGS. 4j and 4k.

따라서, 제4l도에서와 같이 D 플립플롭(19)에는 이때 D 플립플롭(14)에서 출력되고 있는 데이타 A4가 입력되고, 또한 제4m도에서와 같이 D 플립플롭(20)에는 D플립플롭(20)에 축적되어 있는 데이타 A3가 재입력된다.Accordingly, as shown in FIG. 4L, the data A4 outputted from the D flip-flop 14 is input to the D flip-flop 19, and the D flip-flop 20 is input to the D flip-flop 20 as shown in FIG. The data A3 accumulated in 20) is input again.

그리고, D 플립플롭(19)의 출력과 D 플립플롭(20)의 출력이 가산기(21)에서 가산된다.The output of the D flip-flop 19 and the output of the D flip-flop 20 are added by the adder 21.

이때, D 플립플롭(19)에서는 A4가 출력되고 D 플립플롭(20)에서는 데이타 A3이 출력되고 있으므로 제4n도에서와 같이 가산기(21)에서 데이타 (A3+A4)가 구해진다.At this time, since A4 is output from the D flip-flop 19 and data A3 is output from the D flip-flop 20, data (A3 + A4) is obtained from the adder 21 as shown in FIG.

이하, 동일한 동작이 반복된다.Hereinafter, the same operation is repeated.

따라서, 가산기(21)에서는 제4n도에서와 같이 데이타 (A1+A2), 2A2, 2A3, (A3+A4),…가 순차 출력된다. 이 가산기(21)의 출력이 D 플립플롭(22)을 거쳐 제4o도와 같이 출력된다.Therefore, in the adder 21, as in Fig. 4n, data (A1 + A2), 2A2, 2A3, (A3 + A4),... Are output sequentially. The output of the adder 21 is output via the D flip-flop 22 as shown in FIG.

한편, 제2도는 종래의 1 라인 760화소의 CCD 촬상소자를 사용하는 경우의 변환필터의 구성을 나타낸 블럭도로서, 입력단자(11)로 샘플링 주파수 4fsc의 디지탈 신호가 제공된다.2 is a block diagram showing the configuration of a conversion filter in the case of using a conventional one-line 760-pixel CCD imaging element, and a digital signal with a sampling frequency of 4 fsc is provided to the input terminal 11.

그리고, 클럭단자(12)에는 주파수 4fsc의 클럭이 제공된다.The clock terminal 12 is provided with a clock of frequency 4fsc.

또한, 제1, 제2 스위칭부(15, 18)는 a측으로 절환되고, D 플립플롭(16)의 클럭입력단에는 클럭입력단자(12)로부터의 주파수 4fsc의 클럭이 제공된다. 다른 구성은 상기된 CCD 촬상소자로 1라인 510화소의 것을 사용한 경우의 구성과 동일하므로 설명을 생략한다.In addition, the first and second switching units 15 and 18 are switched to the a side, and the clock input terminal of the D flip-flop 16 is provided with a clock of frequency 4fsc from the clock input terminal 12. The other configuration is the same as the configuration in the case where the one-line 510 pixel is used as the CCD image pickup device described above, and thus description thereof is omitted.

따라서, 제2도에서는 제5b도에서와 같이 입력단자(11)로 CCD 촬상소자로부터의 디지탈 휘도신호 B1, B2, B3,…가 공급되고, 클럭입력단자(12)로는 제5a도에 나타낸 것과 같이 주파수 4fsc의 클럭이 공급된다.Therefore, in FIG. 2, the digital luminance signals B1, B2, B3,... From the CCD image pickup device to the input terminal 11 as in FIG. The clock input terminal 12 is supplied with a clock having a frequency of 4 fsc as shown in FIG. 5A.

이 입력단자(11)로부터의 디지탈 휘도신호가 주파수 4fsc의 상승엣지에서 D 플립플롭(14)에 입력된다.The digital luminance signal from this input terminal 11 is input to the D flip-flop 14 at the rising edge of the frequency 4fsc.

D 플롭플롭(14)에서는 제5c도에서와 같은 타이밍에서 디지탈 신호 B1, B2, B3,…가 출력된다.In the D-flop 14, the digital signals B1, B2, B3,... At the same timing as in FIG. Is output.

그리고, 상기 D 플립플롭(14)의 출력이 주파수 4fsc의 클럭의 상승엣지에서 D 플립플롭(16)로 입력된다.Then, the output of the D flip-flop 14 is input to the D flip-flop 16 at the rising edge of the clock of the frequency 4fsc.

D 플립플롭(16)에서는 제5d도에서와 같은 타이밍에서 디지탈신호 B1, B2, B3,…가 출력된다.In the D flip-flop 16, the digital signals B1, B2, B3,... At the same timing as in FIG. Is output.

즉, 제5c도 및 제5d도에서와 같이 D 플립플롭(16)은 D 플립플롭(14)의 출력보다 1 클럭 지연되어 출력된다.That is, as shown in FIGS. 5C and 5D, the D flip-flop 16 is output by one clock delay than the output of the D flip-flop 14.

이때, 제1, 제2 스위칭부(15, 18)는 제5e도 및 제5f도에서와 같이 동시에 a측으로 절환되어 있으므로 상기 D 플립플롭(14) 및 (16)의 출력이 주파수 4fsc의 클럭의 상승엣지에서 D 플립플롭(19) 및 (20)에 각각 입력된다.At this time, since the first and second switching units 15 and 18 are simultaneously switched to the a side as shown in FIGS. 5E and 5F, the outputs of the D flip-flops 14 and 16 are driven at the clock of the frequency 4fsc. It is input to the D flip-flops 19 and 20 at the rising edge, respectively.

상기 D 플립플롭(19) 및 (20)에서는 제5g도 및 제5h도에서와 같은 타이밍에서 디지탈 신호 B1, B2, B3,…가 출력된다.In the D flip-flops 19 and 20, the digital signals B1, B2, B3,... At the same timing as in FIGS. Is output.

상기 D 플립플롭(19) 및 (20)의 출력이 가산기(21)에서 가산되고, 이것에 의해 제4i도에서와 같이 데이타(B1+B2), (B2+B3), (B3+B4),…가 순차형성된다.The outputs of the D flip-flops 19 and 20 are added in the adder 21, whereby data (B1 + B2), (B2 + B3), (B3 + B4), … Are sequentially formed.

상기 데이타 (B1+B2), (B2+B3), (B3+B4),…가 제5j도에서와 같이 D 플립플롭(22)을 거쳐서 출력단자(23)로 출력된다.The data (B1 + B2), (B2 + B3), (B3 + B4),... Is output to the output terminal 23 via the D flip-flop 22 as shown in FIG.

이상에서와 같이 샘플링 주파수 8/3fsc를 4fsc로 변환하기 위해서는 샘플링 주파수 8/3fsc의 입력주기를 갖는 Ai를 3배로 업샘플링(Up-Sampling)하여 8/3fsc×3의 주파수를 갖도록 한 후 다시 2샘플링마다 솎아주는 다운샘플링(8/3fsc×3)을 거치면 4fsc의 샘플링 주기를 얻게 된다.As described above, in order to convert the sampling frequency 8 / 3fsc to 4fsc, up-sampling Ai having an input period of sampling frequency 8 / 3fsc is tripled to have a frequency of 8 / 3fsc × 3, and then again 2 The downsampling (8 / 3fsc × 3), which follows each sampling, results in a sampling period of 4fsc.

그러나, 상기된 제1도 및 제2도에서와 같이 1라인 510화소의 촬상소자를 사용하는 경우와 1라인 760화소의 촬상소자를 사용하는 경우 각각 변환필터가 별도로 구성되므로 게이트 및 D 플립플롭이 많이 필요하게 되어 신호 지연이 많이 생기면서 샘플링 주파수 변환이 정확하게 이루어지지 않고, 또한 비용이 상승하고 회로가 복잡해지는 문제점이 있었다.However, as shown in FIG. 1 and FIG. 2, the conversion filter is configured separately in the case of using the image pickup device of 1 line 510 pixels and the image pickup device of 1 line 760 pixels. There is a problem in that a lot of the signal delay occurs, the sampling frequency conversion is not made accurately, and the cost increases and the circuit is complicated.

본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 1라인 510화소의 촬상소자를 사용하는 경우와 1라인 760화소의 촬상소자를 사용하는 경우의 샘플링주파수 변환필터를 하나의 시스템으로 구성함으로써, 게이트 및 D 플립플롭의 수를 줄여 신호지연을 줄이고 비용을 감소시키는 샘플링 주파수 변환필터 회로를 제공함에 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and an object of the present invention is to provide a system for using a sampling frequency conversion filter in the case of using an image sensor of 1 line 510 pixels and an image sensor of 1 line 760 pixels. The present invention provides a sampling frequency conversion filter circuit for reducing signal delay and cost by reducing the number of gates and D flip-flops.

상기와 같은 목적을 달성하기 위한 본 발명에 따른 샘플링주파수 변환필터 회로의 특징은, CCD 촬상소자로부터 디지탈 휘도신호를 소정량 지연시키는 제1 지연회로와, 상기 제1 지연회로의 출력을 다시 소정량 지연시키는 제2 지연회로와, 노말/하이 밴드신호에 따라 상기 제1 샘플링 주파수 또는 제2 샘플링 주파수를 선택하여 상기 제1 및 제2 지연회로의 클럭으로 제공하는 제1 스위칭부와, 상기 제1 스위칭부의 출력을 반전된 제2 샘플링 주파수의 클럭에 동기시켜 출력하는 D 플립플롭과, 상기 노말/ 하이밴드 신호와 상기 D 플립플롭의 출력을 논리조합하는 오아 게이트와, 상기 제1 지연회로의 출력을 2배하는 승산기와, 상기 제1 지연회로의 출력과 제2 지연회로의 출력을 더하는 가산기와, 상기 오아 게이트에서 출력되는 선택 신호에 따라 상기 승산기의 출력과 가산기의 출력을 선택 출력하는 제2 스위칭부와, 상기 제2 스위칭부의 출력을 제2 샘플링 주파수에 동기시켜 최종 출력하는 D 플립플롭으로 구성되는 점에 있다.A characteristic of the sampling frequency conversion filter circuit according to the present invention for achieving the above object is a first delay circuit for delaying a predetermined amount of a digital luminance signal from a CCD image pickup device, and a predetermined amount for outputting the first delay circuit again. A second delay circuit for delaying, a first switching unit for selecting the first sampling frequency or the second sampling frequency as a clock of the first and second delay circuits according to a normal / high band signal, and the first switching unit; A D flip-flop for synchronizing the output of the switching unit with a clock of an inverted second sampling frequency, an OR gate for logically combining the normal / high band signal and the output of the D flip-flop, and an output of the first delay circuit A multiplier for doubling a; an adder for adding an output of the first delay circuit and an output of a second delay circuit; and the multiplier according to a selection signal output from the OR gate. In synchronization with the second switching unit, the output of the second switch for selecting the output of the output adder and the output to the second sampling frequency is a point consisting of the D flip-flop to the final output.

이하, 본 발명의 바람직한 일실시예를 첨부도면을 참조하여 상세히 설명한다.Hereinafter, a preferred embodiment of the present invention will be described in detail with reference to the accompanying drawings.

제6도는 본 발명에 따른 샘플링주파수 변환필터 회로의 블럭도이다.6 is a block diagram of a sampling frequency conversion filter circuit according to the present invention.

제6도를 보면, 입력단자(41)를 통해 입력되는 CCD 촬상소자로부터의 디지탈 휘도신호를 1클럭 지연시키는 D 플립플롭(51), 상기 D 플립플롭(51)의 출력을 다시 1 클럭 지연시키는D 플립플롭(52), 선택신호에 의해 샘플링 주파수 8/3fsc 또는4fsc를 선택하여 상기 D 플립플롭(51) 및 (52)의 클럭단으로 출력하는 제1 스위칭부(53), 상기 샘플링주파수 4fsc를 반전시키는 인버터(54), 상기 제1 스위칭부(53)의 출력을 D 입력단으로 제공받고 상기 인버터(54)의 출력을 클럭단으로 제공받는 D 플립플롭(55), 상기 제1 스위칭부(53)에 선택신호로서 출력되는 노말/하이밴드(N/H) 신호와 상기 D 플립플롭(55)의 출력을 논리조합하는 2입력 오아 게이트(56), 상기 D 플립플롭(51)의 출력을 2배해주는 승산기(57), 상기 D 플립플롭(51)의 출력과 D 플립플롭(52)의 출력을 더하는 가산기(58), 상기 승산기(57)의 출력과 가산기(58)의 출력을 선택 출력하는 제2 스위칭부(59), 및 D 입력단으로 상기 제2 스위칭부(59)의 출력을 제공받고 클럭단으로 상기 샘플링 주파수 4fsc의 클럭을 제공받는 D 플립플롭(60)으로 구성된다.6, the D flip-flop 51 for delaying the digital luminance signal from the CCD image pickup device input through the input terminal 41 by one clock and the output of the D flip-flop 51 for one clock delay again. D flip-flop 52, a first switching unit 53 for selecting a sampling frequency of 8 / 3fsc or 4fsc according to a selection signal and outputting them to the clock stages of the D flip-flops 51 and 52, and the sampling frequency 4fsc. Inverter 54 for inverting the D flip-flop 55 and the first switching unit provided with the output of the first switching unit 53 to the D input terminal and the output of the inverter 54 to the clock terminal. 53, a two-input OR gate 56 for logically combining the normal / high band (N / H) signal output as a selection signal with the output of the D flip-flop 55, and the output of the D flip-flop 51 A multiplier 57 that multiplies, an adder 58 that adds the output of the D flip-flop 51 and the output of the D flip-flop 52, and the multiplication. A second switching unit 59 for selectively outputting the output of the device 57 and the output of the adder 58, and an output of the second switching unit 59 to a D input terminal and a clock terminal of the sampling frequency 4fsc. D flip-flop 60 is provided with a clock.

이와 같이 구성된 본 발명은 먼저 1라인 510화소의 CCD 촬상소자를 사용하는 경우를 설명한다.The present invention configured as described above first describes a case of using a CCD image pickup device of one line 510 pixels.

예컨대, 노말 밴드 즉, 샘플링 주파수가 8/3fsc인 경우로서, N/H 신호는 0이고, 제1 스위칭부(53)는 N/H 신호에 의해 a 측으로 절환되어 입력단자(42)로 제공되는 제7a도에서와 같은 주파수 8/3fsc를 D 플립플롭(51) 및 (52)의 클럭단 및 D 플립플롭(55)의 D 입력단으로 출력한다.For example, when the normal band, i.e., the sampling frequency is 8 / 3fsc, the N / H signal is 0, and the first switching unit 53 is switched to the a side by the N / H signal and provided to the input terminal 42. A frequency 8 / 3fsc as shown in FIG. 7A is output to the clock terminal of the D flip-flops 51 and 52 and the D input terminal of the D flip-flop 55.

따라서, 상기 입력단자(41)로부터의 디지탈 휘도신호가 주파수 8/3fsc의 상승엣지에서 D 플립플롭(51)에 입력된다.Therefore, the digital luminance signal from the input terminal 41 is input to the D flip-flop 51 at the rising edge of the frequency 8 / 3fsc.

상기 D 플립플롭(51)에서는 제7b도에서와 같은 타이밍에서 디지탈 신호 A1, A2, A3,…가 출력되고, 상기 D 플립플롭(51)의 출력이 주파수 8/3fsc의 클럭의 상승엣지에서 D 플립플롭(52)로 입력된다.In the D flip-flop 51, the digital signals A1, A2, A3,... At the same timing as in FIG. 7B. Is output, and the output of the D flip-flop 51 is input to the D flip-flop 52 at the rising edge of the clock of frequency 8 / 3fsc.

상기 D 플립플롭(52)에서는 제7도 (c)에서와 같이 타이밍에서 디지탈 신호 A1, A2, A3,…가 출력된다.In the D flip-flop 52, the digital signals A1, A2, A3,... Is output.

즉, 제7b도 및 제7c도에서와 같이 D 플립플롭(52)의 출력 (Ai-1)은 D 플립플롭(51)의 출력 (Ai)을 1클럭 지연시킨 결과이다.That is, as shown in FIGS. 7B and 7C, the output Ai-1 of the D flip-flop 52 is a result of delaying the output Ai of the D flip-flop 51 by one clock.

이때, 가산기(58)는 상기 D 플리플롭(51) 및 (52)의 출력을 가산하므로, 상기 가산기(58)에서는 제7e도에서와 같이 A1+A2, A2+A3, A3+A4,…가 순차 출력된다.At this time, the adder 58 adds the outputs of the D flip-flops 51 and 52, so that in the adder 58, as in Fig. 7e, A1 + A2, A2 + A3, A3 + A4,... Are output sequentially.

한편, 승산기(57)는 상기 D 플립플롭(51)의 출력을 2배하여 제7f도에서와 같이 2Ai를 출력한다.On the other hand, multiplier 57 doubles the output of D flip-flop 51 and outputs 2Ai as shown in FIG. 7f.

이때, 제2 스위칭부(59)는 선택 신호에 따라 상기 승산기(57) 또는 가산기 (58)의 출력을 선택하여 D 플립플롭(60)으로 출력한다.In this case, the second switching unit 59 selects the output of the multiplier 57 or the adder 58 according to the selection signal and outputs the output to the D flip-flop 60.

여기서, 상기 제2 스위칭부(59)의 선택 신호는 오아 게이트(56)에서 출력되고, 상기 오아 게이트(56)는 N/H 신호와 D 플립플롭(55)의 출력을 논리조합하여 상기 제2 스위칭부(59)의 스위칭을 제어한다.Here, the selection signal of the second switching unit 59 is output from the OR gate 56, and the OR gate 56 logically combines an output of the N / H signal and the D flip-flop 55 to the second gate. The switching of the switching unit 59 is controlled.

이때, 상기 D 플립플롭(55)은 D 입력단으로 제공되는 주파수 8/3fsc를 반전된 주파수 4fsc의 클럭 즉, 주파수 4fsc의 하강 엣지에 동기시켜 상기 오아 게이트 (56)로 출력한다.At this time, the D flip-flop 55 outputs the frequency 8 / 3fsc provided to the D input terminal to the OR gate 56 in synchronization with a clock of the inverted frequency 4fsc, that is, the falling edge of the frequency 4fsc.

따라서, 상기 오아 게이트(56)는 N/H 신호가 0이므로 상기 D 플립플롭(55)의 출력을 제7g도에서와 같이 그대로 상기 제2 스위칭부(59)로 출력한다.Therefore, since the N / H signal is 0, the OR gate 56 outputs the output of the D flip-flop 55 to the second switching unit 59 as shown in FIG. 7G.

상기 제2 스위칭부(59)는 오아 게이트 (56)에서 출력되는 선택신호(Sel)가 하이이면 가산기(58)의 출력을 선택하고, 로우이면 승산기(57)의 출력을 선택하여 상기 D 플립플롭(60)으로 출력한다.The second switching unit 59 selects the output of the adder 58 when the selection signal Sel output from the OR gate 56 is high, and selects the output of the multiplier 57 when the selection signal Sel is high. Output to (60).

상기 D 플립플롭(60)은 제7h도에서와 같이 데이타 A1+A2, 2A2, 2A3, A3+A4,…을 제7d도와 같은 주파수 4fsc의 클럭에 동기시켜 순차 출력한다.The D flip-flop 60 is composed of data A1 + A2, 2A2, 2A3, A3 + A4,... As shown in FIG. Is sequentially outputted in synchronization with a clock having a frequency of 4fsc as shown in FIG. 7d.

한편, 1라인 760화소의 CCD 촬상소자를 사용하는 경우를 설명한다.On the other hand, a case of using a CCD image pickup device with one line of 760 pixels will be described.

예컨대, 하이 밴드 즉, 샘플링 주파수가 4fsc인 경우로서, N/H 신호는 1이고, 제1, 제2 스위칭부(53, 59)는 N/H 신호에 의해 b측으로 절환된다.For example, when the high band, i.e., the sampling frequency is 4 fsc, the N / H signal is 1, and the first and second switching units 53 and 59 are switched to the b side by the N / H signal.

따라서, 제1 스위칭부(53)는 입력단자(43)로 제공되는 제8a도에서와 같은 주파수 4fsc를 D 플립플롭(51) 및 (52)의 클럭단 및 D 플립플롭(55)의 D 입력단으로 출력한다.Accordingly, the first switching unit 53 has the frequency 4fsc as shown in FIG. 8A provided to the input terminal 43 at the clock stages of the D flip-flops 51 and 52 and the D input terminal of the D flip-flop 55. Will print

즉, 상기 입력단자(41)로부터의 디지탈 휘도신호가 주파수 4fsc의 상승엣지에서 D 플립플롭(51)에 입력된다.That is, the digital luminance signal from the input terminal 41 is input to the D flip-flop 51 at the rising edge of the frequency 4fsc.

상기 D 플립플롭(51)에서는 제8b도에서와 같은 타이밍에서 디지탈 신호 A1, A2, A3,…가 출력되고, 상기 D 플립플롭(51)의 출력이 주파수 4fsc의 클럭의 상승엣지에서 D 플립플롭(52)로 입력된다.In the D flip-flop 51, the digital signals A1, A2, A3,... At the same timing as in FIG. 8B. Is output, and the output of the D flip-flop 51 is input to the D flip-flop 52 at the rising edge of the clock of the frequency 4fsc.

상기 D 플립플롭(52)에서는 제8c도에서와 같은 타이밍에서 디지탈 신호 A1, A2, A3,…가 출력된다.In the D flip-flop 52, the digital signals A1, A2, A3,... At the same timing as in FIG. 8C. Is output.

즉, 제8b도 및 제8c도에서와 같이 D 플립플롭(52)의 출력 (Ai-1)은 D 플립플롭(51)의 출력(Ai)을 1클럭 지연시킨 결과이다.That is, as shown in FIGS. 8B and 8C, the output Ai-1 of the D flip-flop 52 is a result of delaying the output Ai of the D flip-flop 51 by one clock.

이때, 가산기(58)는 상기 D 플립플롭(51)및 (52)의 출력을 가산(Ai+(Ai+1))하므로, 상기 가산기 (58)에서는 A1+A2, A2+A3, A3+A4,…가 제2 스위칭부(59)로 순차 출력된다.At this time, the adder 58 adds the outputs of the D flip-flops 51 and 52 (Ai + (Ai + 1)), and therefore, in the adder 58, A1 + A2, A2 + A3, A3 + A4, … Is sequentially output to the second switching unit 59.

그리고, N/H 신호가 하이이므로 오아 게이트(56)의 출력은 D 플립플롭(55)의 출력에 상관없이 무조건 제8d도에서와 같이 하이가 된다.Since the N / H signal is high, the output of the OR gate 56 becomes high as in FIG. 8D unconditionally regardless of the output of the D flip-flop 55.

따라서, 제2 스위칭부(59)는 N/H 신호에 의해 항상 b측으로 절환되어 있으므로 제2 스위칭부(59)는 상기 가산기(58)의 출력을 주파수 4fsc의 클럭의 상승엣지에서 D 플립플롭(60)으로 출력한다.Therefore, since the second switching unit 59 is always switched to the b side by the N / H signal, the second switching unit 59 outputs the output of the adder 58 at the rising edge of the clock having a frequency of 4 fsc. 60).

상기 D 플립플롭(60)은 제8e도에서와 같이 데이타 A1+A2, A2+A3, A3+A4,…을 제8a도와 같은 주파수 4fsc의 클럭에 동기시켜 순차 출력한다.The D flip-flop 60 is composed of data A1 + A2, A2 + A3, A3 + A4,... As shown in FIG. Is sequentially outputted in synchronization with a clock having a frequency of 4fsc as shown in FIG.

이상에서와 같이 본 발명에 따른 샘플링 주파수 변환 필터 회로에 의하면, 1라인 510화소의 촬상소자를 사용하는 경우와 1라인 760화소의 촬상소자를 사용하는 경우의 샘플링 주파수 변환필터를 하나의 시스템으로 구성하여 게이트 및 D 플립플롭의 수를 줄임으로써, 게이트 및 D 플립플롭으로 인한 신호지연을 줄여 샘플링주파수 변환을 정확하게 수행하면서 비용을 다운시키고 회로 구성을 단순화하는 효과가 있다.As described above, according to the sampling frequency conversion filter circuit according to the present invention, the sampling frequency conversion filter in the case of using an image pickup device of one line 510 pixels and the image pickup device of one line 760 pixels is constituted by one system. By reducing the number of gates and D flip-flops, the signal delay caused by gates and D flip-flops can be reduced, thereby accurately performing sampling frequency conversion, reducing costs, and simplifying circuit configuration.

Claims (3)

CCD 촬상소자로부터의 디지탈 휘도신호를 소정량 지연시키는 제1 지연회로와, 상기 제1 지연회로의 출력을 다시 소정량 지연시키는 제2 지연회로와, 노말/ 하이 밴드 신호에 따라 상기 제1 샘플링 주파수 또는 제2 샘플링 주파수를 선택하여 상기 제1 및 제2 지연회로의 클럭으로 제공하는 제1 스위칭부와, 상기 제1 스위칭부의 출력을 반전된 제2 샘플링 주파수의 클럭에 동기시켜 출력하는 D 플립플롭과, 상기 노말/하이밴드 신호와 상기 D 플립플롭의 출력을 논리조합하는 오아 게이트와, 상기 제1 지연회로의 출력을 2배하는 승산기와, 상기 제1 지연회로의 출력과 제2 지연회로의 출력을 더하는 가산기와, 상기 오아 게이트에서 출력되는 선택 신호에 따라 상기 승산기의 출력과 가산기의 출력을 선택 출력하는 제2 스위칭부와, 상기 제2 스위칭부의 출력을 제2 샘플링 주파수에 동기시켜 최종 출력하는 D 플립플롭으로 구성되는 샘플링 주파수 변환필터 회로.A first delay circuit for delaying the digital luminance signal from the CCD imager by a predetermined amount, a second delay circuit for delaying the output of the first delay circuit by a predetermined amount, and the first sampling frequency according to a normal / high band signal. Or a D flip-flop that selects a second sampling frequency and provides the clock of the first and second delay circuits, and synchronizes the output of the first switching unit with a clock of an inverted second sampling frequency. An OR gate for logically combining the normal / high band signal and the output of the D flip-flop, a multiplier for doubling the output of the first delay circuit, an output of the first delay circuit and a second delay circuit. An adder for adding an output, a second switching unit for selectively outputting an output of the multiplier and an output of the adder according to a selection signal output from the OR gate, and an output of the second switching unit; 2 in synchronism with the sampling frequency converted final output sampling frequency which is composed of D flip-flop circuit which filters. 제1항에 있어서, 상기 제1 샘플링 주파수는 8/3fsc (fsc는 컬러 서브캐리어 주파수)임을 특징으로 하는 샘플링주파수 변환필터 회로.2. The sampling frequency conversion filter circuit of claim 1, wherein the first sampling frequency is 8 / 3fsc (fsc is a color subcarrier frequency). 제1항에 있어서, 상기 제2 샘플링 주파수는 4fsc(fsc는 컬러 서브캐리어 주파수)임을 특징으로 하는 샘플링 주파수 변환필터 회로.The sampling frequency conversion filter circuit of claim 1, wherein the second sampling frequency is 4fsc (fsc is a color subcarrier frequency).