KR0179792B1 - 고밀도 플라즈마 식각장비를 이용한 슬로프 콘택 홀 형성방법 - Google Patents

고밀도 플라즈마 식각장비를 이용한 슬로프 콘택 홀 형성방법 Download PDF

Info

Publication number
KR0179792B1
KR0179792B1 KR1019950058735A KR19950058735A KR0179792B1 KR 0179792 B1 KR0179792 B1 KR 0179792B1 KR 1019950058735 A KR1019950058735 A KR 1019950058735A KR 19950058735 A KR19950058735 A KR 19950058735A KR 0179792 B1 KR0179792 B1 KR 0179792B1
Authority
KR
South Korea
Prior art keywords
contact hole
insulating layer
slope
density plasma
forming
Prior art date
Application number
KR1019950058735A
Other languages
English (en)
Other versions
KR970052382A (ko
Inventor
정승우
Original Assignee
문정환
엘지반도체주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 문정환, 엘지반도체주식회사 filed Critical 문정환
Priority to KR1019950058735A priority Critical patent/KR0179792B1/ko
Priority to US08/773,852 priority patent/US5843845A/en
Priority to JP34965396A priority patent/JP3213803B2/ja
Publication of KR970052382A publication Critical patent/KR970052382A/ko
Application granted granted Critical
Publication of KR0179792B1 publication Critical patent/KR0179792B1/ko

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226Via connections in a multilevel interconnection structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31105Etching inorganic layers
    • H01L21/31111Etching inorganic layers by chemical means
    • H01L21/31116Etching inorganic layers by chemical means by dry-etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76804Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics by forming tapered via holes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Drying Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명에 의한 고밀도 플라즈마 식각장비를 이용한 슬로프 콘택홀 형성방법은, 기판 상에 절연층을 형성하는 공정과; 상기 절연층의 소정 부분이 노출되도록, 그 위에 감광막 패턴을 형성하는 공정과; 유도결합형 플라즈마 고밀도 플라즈마 식각장비에서 상기 감광막을 마스크로 절연층을 식각하는 공정 및; 상기 감광막을 제거하여 슬로프 측벽 프로파일을 갖는 콘택 홀을 형성하는 공정으로 이루어져, 1) 공정단순화를 기할 수 있을 뿐 아니라 스텝 커버리지 개선 및 언더라이닝(underlying) 패턴과의 오버레이 마진 확보를 실현할 수 있고, 2) 콘택 스페이서(contact spacer)를 이용하여 슬로프 콘택 홀을 형성한 기술과 비교했을 때, 기판에 가해지는 손상(damage) 또한 줄일 수 있게 된다.

Description

고밀도 플라즈마 식각장비를 이용한 슬로프 콘택 홀 형성방법
제1(a)도 내지 제1(d)도는 종래 기술에 따른 제1슬로프 콘택 홀 형성방법을 도시한 공정수순도.
제2(a)도 내지 제2(d)도는 종래 기술에 따른 제2슬로프 콘택 홀 형성방법을 도시한 제2공정수순도.
제3(a)도 내지 제3(d)도는 종래 기술에 따른 제3슬로프 콘택 홀 형성방법을 도시한 공정수순도.
제4(a)도 내지 제4(b)도는 종래 기술에 따른 제4슬로프 콘택 홀 형성방법을 도시한 공정수순도.
제5(a)도 내지 제5(c)도는 본 발명의 실시예에 따른 슬로프 콘택 홀 형성방법을 도시한 공정수순도.
제6도는 제5도의 슬로프 콘택 홀 형성시 이용되는 유도결합된 플라즈마형(ICP형) 고밀도 플라즈마 식각장비의 챔버 구조를 도시한 개략도.
* 도면의 주요부분에 대한 부호의 설명
51 : 기판 52 : 절연층
53 : 감광막 패턴 54 : 콘택 홀
100 : 전극 102 : 웨이퍼 대
103 : 실리콘 탑 플레이트 104 : 테스트 웨이퍼
106 : 애노드
본 발명은 반도체 소자의 슬로프 콘택 홀(slope contact hole) 형성방법에 관한 것으로, 특히 단일 공정으로 슬로프한 콘택을 형성할 수 있도록 한 고밀도 플라즈마 식각장비(high density plasma etcher)를 이용한 슬로프 콘택 홀 형성방법에 관한 것이다.
반도체 소자의 고집적화가 진행됨에 따라 소자의 크기 뿐 아니라 콘택 홀의 크기도 점점 작아지고 있다. 따라서, 드라이 에칭법을 이용하여 콘택 홀을 형성할 경우에는 그의 측벽이 수직이기 때문에 오버레이 마진(overlay margin)이 불량하며, 또한 후속 공정 진행시 스텝 커버리지(step coverage) 문제가 발생하게 된다.
이러한 문제를 해결하기 위하여 제안된 것이 제1도 내지 제4도에 도시된 슬로프 측벽 프로파일을 갖는 콘택 홀 형성 공정이다. 상기 공정들을 개별적으로 살펴보면 다음과 같다.
먼저, 제1(a)도 내지 제1(d)도에 도시된 공정수순도를 참조하여 서로 다른 식각율을 갖는 다층의 절연층을 이용한 종래의 슬로프 콘택 홀 형성 공정을 설명한다.
제1공정으로서, 제1(a)도에 도시된 바와 같이 기판(11) 상에 서로 다른 식각율을 갖는 SiO2(12A)과 PSG층(12B)으로 된 절연층(12)을 형성하고, 상기 PSG층(12B)상에 감광막(photoresist film)을 증착한 후 패터닝하여 감광막 패턴(13)을 형성한다. 이때, 절연층(12) 표면이 소정 부분 노출된다.
제2공정으로서, 제1(b)도 및 제1(c)도에 도시된 바와 같이 상기 감광막 패턴(13)을 마스크로 하여 CHF3/O2개스 캐미스트리(gas chemistry) 분위기에서 표면이 노출된 절연층(12) 식각하여 제1 및 제2개구부(14),(15)를 형성한다.
여기서, 상기 절연층(12)의 식각 공정은 두 단계로 나누어진다. 먼저, 제1단계로서 제1(b)도에서와 같이 전체 개스양(gas flow)의 15% 정도의 O2양으로 PSG층(12B)을 그 하부의 SiO2층(12A) 표면이 노출될 때까지 식각하여 제1개구부(14)를 형성한다. 그후, 제2단계로서 제1(c)도에서와 같이 전체 개스양의 3% 정도의 O2양으로 기판 표면이 노출될 때까지 SiO2층(12A)을 식각하여 제2개구부(15)를 형성한다.
이때, CHF3에 대하여 상기 SiO2층(12A)은 낮은 식각율을 가지며, 상기 PSG층(12B)은 높은 식각율을 가지므로, 제2단계에서 SiO2층(12A) 식각시 PSG층(12B)도 식각되어 제1개구부의 슬로프(14)가 증가하게 된다.
이후 제3공정으로서, 제1(d)도에 도시된 바와 같이 90% 정도의 O2양으로 식각공정을 수행하여 소정의 슬로프를 갖는 콘택 홀을 형성하므로써 콘택 홀 제조를 완료한다.
이때, 90% 정도의 O2양으로 식각시 절연층(12)보다 감광막 패턴(13)이 더 빨리 식각되고(도면상에서 점선으로 표기된 부분이 식각된 부분) 상기 PSG층(12B)이 상기 SiO2층(12A)보다 상대적으로 빨리 식각되므로 제1(d)도와 같은형상의 슬로프 콘택 홀을 형성할 수 있게 되는 것이다.
그러나 상기 공정을 이용하여 슬로프 콘택 홀을 형성할 경우에는 기 언급된 바와 같이 식각율이 다른 PSG층과 SiO2층으로 이루어진 절연층을 각 공정별로 O2의 양을 조절하여 3단계의 식각을 통해 형성하게 되므로, 공정이 복잡할 뿐 아니라 절연층 식각시 감광막 패턴도 함께 식각되는 마스크 침식 현상이 야기되어 공정 재현성이 어렵다는 단점을 갖는다.
다음으로, 제2(a)도 내지 제2(d)도에 도시된 공정수순도를 참조하여 등방성 식각(isopropic etching)과 이방성 식각(anisotropic etching)을 이용한 종래의 슬로프 콘택 홀 형성 공정을 설명한다.
제1공정으로서, 제2(a)도에 도시된 바와 같이 제1도전층(21) 상에 층간절연층(22)을 형성한 뒤, 상기 층간절연층 상에 감광막을 도포하고 패터닝하여 감광막 패턴(23)을 형성한 다음, 상기 감광막 패턴(23)을 마스크로 층간절연층(22)을 등방성 식각하여 개구부(24)를 형성하고, 이어 다시 상기 감광막 패턴(23)을 마스크로 층간절연층(22)을 이방성 식각하여 개구부(24) 하부로 비아 홀(via hole)을 더 확장시킨다.
제2공정으로서, 제2(b)도에 도시된 바와 같이 상기 감광막 패턴(23)의 측벽 및 상부 표면(도면 상에서 점선으로 표기된 부분)을 마스크 침식(mask ersion) 공정을 통해 등방성 식각한다. 이러한 등방성 식각 및 마스크 침식 공정을 반복적으로 수행하면 제2(c)도에 도시된 바와 같은 형태의 슬로프를 갖는 비아 홀(25)이 형성된다.
이후 제3공정으로서, 제2(d)도에 도시된 바와 같이 감광막 패턴(23)을 제거하고, 그 전면에 제2도전층(26)을 도포하여 상기 비아 홀(25) 내에 양호한 스텝 커버리지를 갖는 도전층을 형성하므로써 콘택 홀 제조를 완료한다.
그러나 상기 공정을 이용하여 슬로프 콘택 홀을 형성할 경우에는 등방성 식각공정과 이방성 식각공정을 반복적으로 수차례에 걸쳐 수행해 주어야 하므로 공정이 복잡하다는 문제점을 가지게 될 뿐 아니라, 슬로프가 계단형(stair step)으로 형성되므로 완전한 슬로프를 갖는 콘택 홀을 형성할 수 없다는 단점을 갖는다.
계속해서, 제3(a)도 내지 제3(d)도에 도시된 공정수순도를 참조하여 감광막과 기판의 수차례에 걸친 식각 공정을 통하여 형성된 또 다른, 슬로프를 갖는 종래의 콘택 홀 형성 공정을 설명한다.
제1공정으로서, 제3(a)도에 도시된 바와 같이 기판(31) 상에 감광막을 도포하고, 이를 기판 표면의 소정 부분이 노출되도록 패터닝하여 감광막 패턴(32)을 형성함과 동시에 개구부(33)를 형성한다.
제2공정으로서, 제3(b)도에 도시된 바와 같이 상기 감광막 패턴(32)을 마스크로 하여 기판(31)을 소정 두께 만큼 식각하고 이어 제3(c)도에 도시된 바와 같이 점선으로 표시된 부분의 감광막 패턴(32)을 식각한 후, 제3(d)도에 도시된 바와 같이 식각된 감광막 패턴(32)을 마스크로 하여 기판(31)을 다시 소정 두께 만큼 식각한다.
이와 같은 공정을 반복 진행하여 최종적으로 슬로프를 갖는 콘택 홀(34)을 형성한다.
그러나, 상기 공정의 경우 역시 감광막 식각공정과 기판 식각공정을 수차례 반복 진행하여 콘택 홀을 형성하게 되므로 공정이 복잡하고, 공정의 재현성이 부족하며, 또한 슬로프가 계단형으로 형성되므로 완전한 슬로프를 갖는 콘택 홀을 형성할 수 없다는 단점을 갖는다.
마지막으로, 제4(a)도 및 제4(b)도에 도시된 공정수순도를 참조하여 CHF3/CF4의 개스 양 조절을 통한 종래으 슬로프 콘택 홀 형성 공정을 설명한다.
제1공정으로서, 제4(a)도에 도시된 바와 같이 금속 도전층(41)이 형성되어 있는 기판(도면 상에는 미도시)상에 상기 도전층(41)을 덮을 수 있을 만큼 충분히 두꺼운 절연층(42) 예컨대, 산화막을 형성하고, 그 위에 감광막을 증착한 후 상기 절연층(42)의 표면이 소정 부분 노출되도록 감광막을 패터닝하여 감광막 패턴(43) 및 개구부(44)를 형성한다.
이어 제2공정으로서, 제4(b)도에 도시된 바와 같이 상기 감광막 패턴(43)을 마스크로 CHF3/CF4의 개스 케미스트리 양을 조절하여 도전층(41)의 표면이 노출될 때까지 절연층(42)을 식각하여 콘택 홀(45)을 형성한다.
상기 절연층(42) 식각 공정은 2단계에 걸쳐 수행되는데, 먼저 1단계로서 CHF3개스의 양을 25% 이상으로 하여 절연층(42)을 식각하여 큰 슬로프를 형성하고, 이어서 2단계로서 CHF3개스의 양을 5% 내지 25% 정도로 하여 절연층(42)을 다시 식각하여 소정의 슬로프를 형성한다.
이때, CHF3개스의 양을 5% 내지 25% 정도로 하여 절연층(42)을 식각할 경우에는 1단계에서 보다 식각 공정에 이용되는 CH4가스 양이 더 많아지게 되어, 이 과정에서 감광막 패턴(43)도 함께 식각이 이루어져 이를 마스크로 한 식각 공정이 이루어지게 되므로 결과적으로 제4(b)도에 도시된 형태의 슬로프 콘택 홀(45)이 형성된다.
그러나, 상기 공정을 이용하여 소정 슬로프를 갖는 콘택 홀을 형성할 경우에는 제1도 내지 제3도에 도시된 공정에 비해 비교적 공정이 단순한 데 비해, 제2공정에서 2단계 식각공정 진행시, CF4가스 양이 상대적으로 높아져 1단계에서 형성된 큰 슬로프를 유지하기 힘들고, 공정 재현성이 어렵다는 단점을 갖는다.
이상에서 살펴본 바와 같이, 종래의 슬로프 콘택 홀은 다층(multi layer)을 이용한 다공정(multi-step)으로 형성되므로 공정이 복잡할 뿐 아니라, 마스크 침식 방법을 이용하여 공정이 진행되므로 공정의 재현성 측면에서 많은 어려움이 따르게 됨을 알 수 있다.
이에 본 발명은 상기와 같은 단점을 개선하기 위하여 이루어진 것으로, 유도결합된 플라즈마 타입(inductively coupled plasma type:이하, ICP형이라 한다)의 고밀도 플라즈마 식각장비를 이용하여 단일 공정으로 슬로프 콘택 홀을 형성하므로써, 공정단순화와 스텝 커버리지 개선 및 오버레이 마진 확보를 실현할 수 있도록 한 고밀도 플라즈마 식각장비를 이용한 슬로프 콘택 홀 형성방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 고밀도 플라즈마 식각장비를 이용한 슬로프 콘택 홀 형성방법은 기판 상에 절연층을 형성하는 공정과; 상기 절연층의 소정 부분이 노출되도록, 그 위에 감광막 패턴을 형성하는 공정과; ICP형 고밀도 플라즈마 식각장비에서 상기 감광막을 마스크로 절연층을 식각하는 공정 및; 상기 감광막을 제거하여 슬로프 측벽 프로파일을 갖는 콘택 홀을 형성하는 공정을 구비하여 이루어지는 것을 특징으로 한다.
상기와 같이 슬로프 콘택 홀을 형성한 결과, 공정단순화를 기할 수 있게 된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.
본 발명은 ICP형 고밀도 플라즈마 식각장비를 이용하여 식각개스 케미스터리 조합(mixture)과, 파워(power) 조건 및, 챔버 온도의 최적화를 통해 단일 레서피(recipe)로 큰 슬로프의 콘택 홀을 형성하고자 하는 기술이다. 이를 제5(a)도 내지 제5(c)도에 도시된 공정수순도를 참조하여 구체적으로 살펴보면 다음과 같다.
먼저, 제5(a)도에 도시된 바와 같이 실리콘 기판(51) 상에 절연층(52)인 실리콘 산화막(예컨대, SiO2)을 6000Å의 두게로 형성하고, 상기 절연층(52) 상에 홀 형성을 마스크인 감광막을 0.4μm×0.4μm의 크기로 형성한 다음, 상기 절연층(52)의 소정 부분이 노출되도록 감광막을 식각하여 실리콘 기판(51)/절연층(52)/감광막 패턴(53)으로 이루어진 테스트 웨이퍼(test wafer)(104)를 형성한다.
그후, 제5(b)도에 도시된 바와 같이 상기 테스트 웨이퍼(104)를 제6도에 도시된 ICP형 고밀도 플라즈마 식각장비의 챔버 내에 장착하고, 다음과 같은 3단계를 거쳐 상기 감광막 패턴(53)을 마스크로 하여 그 하부의 절연층(52) 식각 공정을 실시한다.
즉, 1단계로, 상기 테스트 웨이퍼(104)를 바이어스 파워가 인가되는 쪽의 전극(100)에 부착된 웨이퍼 대(wafer pedestal)(102) 위에 올려 놓은 뒤, 이를 상기 식각장비의 챔버에 장착한다.
2단계로, 상기 챔버의 양측 애노드(anode)(106) 소정 부분에 부착된 유도코일(a)에 소스 파워를 1800-3000W 인가하고, 챔버의 웰(wall) 온도를 220℃로 고정한 상태에서, 실리콘 탑 플레이트(silicon top plate)(103)인 루프(roof)의 온도를 250-270℃로 유지시키고, 바이어스 파워를 700-1500W 인가한다.
3단계로, 이 상태에서 챔버 내로 C2F6또는 C3F8에 폴리머 형성용 개스인 CO나 CH3F를 첨가한 식각 개스를 주입한다. 이때 사용되는 C2F6이나 C3F8의 양은 10-100sccm이고, 폴리머 형성 가스인 CO나 CH3F의 양은 10-100sccm이다.
이 경우, 챔버 내로 주입된 상기 각각 개스는 소오스 파워에 의해 전리(disassociation)되어 고밀도의 플라즈마(-1012/cm3)를 생성하게 되고, 생성된 플라즈마 중(+)√e 이온들은 바이어스 파워에 의해 테스트 웨어퍼(104) 위로 끌려오게 된다. 이 (+)√e 이온들에 의해 상기 절연층(52)이 바른 속도로 식각되어진다.
상기 식각 공정에 이용되어진 ICP형 고밀도 플라즈마 식각장비는 플라즈마 식각장비의 개량된 한 형태로서, 종래 슬로프 콘택 홀 형성시 이용해 왔던 플라즈마 식각장비의 챔버와 비교해 볼때, 양측 애노드(106)의 소정 부분에 소오스 파워가 인가되는 유도코일(a)이 부착되어 있는 것을 제외하고는 구조상의 커다란 차이점은 없다.
상기 유도코일(a)이 부착된 ICP형 플라즈마 식각장비를 이용할 경우에는, 기 언급된 바와 같은 최적화된 개스 케미스터리 조합과 파워 조건 및 챔버 온도를 적용하여 절연층 식각 공정을 진행할 때, 바이어스 파워가 인가되는 쪽의 전극(110) 뿐 아니라 유도코일에 의해서도 전계(electric field)가 형성되어, 챔버 내로 주입된 식각개스가 상기 전계에 의해 더 따른 속도로 전리되어 라디컬(radical)을 형성하게 되므로, 그렇지 않은 경우보다 빠르게 절연층 식각공정을 진행시킬 수 있게 된다.
이어서, 제5(c)도에 도시된 바와 같이 상기 감광막 패턴(53)을 제거하여 슬로프 콘택 홀(54)을 형성하므로써 본 공정을 완료한다.
일 예로서, 여기서는 제5(a)도에서 제시한 형태의 테스트 웨이퍼(104)를 개스 케미스터리 조합이 C2F6/CO이고, 소오스 파워 2000W-2400W, 바이어스 파워 1000W-1200W이며, 챔버의 온도 조건으로서 웰 온도를 220℃로 고정하고 루프 온도를 250℃-260℃로 제한시킨, ICP형 고밀도 플라즈마 식각장비의 챔버에 장착하고 절연층을 식각시킨 경우에 대하여 살펴본다.
상기 공정 조건을 적용하여 슬로프 콘택 홀을 형성하게 되면 다음과 같은 결과를 얻을 수 있다.
첫째, 온도 조건에 있어서 루프의 온도를 250℃로 하여 절연층 식각 공정을 진행했을 경우에는 콘택 홀의 슬로프가 83°-84°로 나타났으며, 루프의 온도를 260℃로 한 경우가 250℃로 한 경우보다 더 좋은 결과를 얻을 수 있음을 알 수 있다.
둘째, 파워의 변화에 대해서는 소오스 파워 및 바이어스 파워가 적을수록 큰 변화는 없으나, 슬로프 측면에서 더 좋은 결과를 얻을 수 있음이 입증되었다.
상술한 바와 같이 본 발명에 의하면, ICP형 고밀도 플라즈마 식각장비를 이용하여 슬로프 콘택 홀을 형성하므로써, 1) 기존의 RIE(reactive ion etching)나, MERIE(magnetically enhanced reactive ion etching) 및 플라즈마 타입의 식각장비를 이용하여 슬로프 콘택 홀을 형성한 경우에 비하여 공정단순화를 기할 수 있고, 2) 스텝 커버리지 개선 및 언더라이닝(underlying) 패턴과의 오버레이 마진 확보를 실현할 수 있으며, 3) 콘택 스페이서(contact spacer)를 이용하여 슬로프 콘택 홀을 형성한 기술과 비교했을 때, 공정단순화를 도모할 수 있을 뿐 아니라 기판에 가해지는 손상(damage) 또한 줄일 수 있는 고신뢰성의 슬로프 콘택 홀을 제조할 수 있게 된다.

Claims (7)

  1. 기판 상에 절연층을 형성하는 공정과; 상기 절연층의 소정 부분이 노출되도록, 그 위에 감광막 패턴을 형성하는 공정과; 유도결합된 플라즈마 타입의 고밀도 플라즈마 식각장비에서 상기 감광막을 마스크로 절연층을 식각하는 공정 및; 상기 감광막을 제거하여 슬로프 측벽 프로파일을 갖는 콘택 홀을 형성하는 공정으로 구비하여 이루어지는 것을 특징으로 하는 고밀도 플라즈마 식각장비를 이용한 슬로프 콘택 홀 형성방법.
  2. 제1항에 있어서, 상기 유도결합된 플라즈마 타입의 고밀도 플라즈마 식각장비에서 상기 감광막을 마스크로 절연층을 식각하는 공정은, C2F6/폴리머 형성 개스 또는 C3F8/폴리머 형성 개스 중 선택된 어느 한 개스 케미스터리 조합 분위기하에서 실시하는 것을 특징으로 하는 고밀도 플라즈마 식각장비를 이용하는 슬로프 콘택 홀 형성방법.
  3. 제1항에 있어서, 상기 유도결합된 플라즈마 타입의 고밀도 플라즈마 식각장비에서 상기 감광막을 마스크로 절연층을 식각하는 공정은, 루프 온도가 250℃ 내지 270℃이고, 바이어스 파워가 700w 내지 1500w이고, 소오스 파워가 1800W 내지 3000W인 공정 조건하에서 실시하는 것을 특징으로 하는 고밀도 플라즈마 식각장비를 이용한 슬로프 콘택 홀 형성방법.
  4. 제1항에 있어서, 상기 절연층은 실리콘 산화막으로 형성하는 것을 특징으로 하는 고밀도 플라즈마 식각장비를 이용한 슬로프 콘택 홀 형성방법.
  5. 제2항에 있어서, 상기 폴리머 형성 개스는 CO, CH3F 중 선택된 어느 하나가 사용되는 것을 특징으로 하는 고밀도 플라즈마 식각장비를 이용한 슬로프 콘택 홀 형성방법.
  6. 제2항에 있어서, 상기 C2F6/폴리머 형성 개스 또는 C3F8/폴리머 형성 개스 사용시 함유되는 C2F6또는 C3F8의 양은 10sccm 내지 100sccm인 것을 특징으로 하는 고밀도 플라즈마 식각장비를 이용한 슬로프 콘택 홀 형성방법.
  7. 제2항에 있어서, 상기 C2F6/폴리머 형성 개스 또는 C3F8/폴리머 형성 개스 사용시 함유되는 폴리머 형성 개스는 10sccm 내지 100sccm인 것을 특징으로 하는 고밀도 플라즈마 식각장비를 이용한 슬로프 콘택 홀 형성방법.
KR1019950058735A 1995-12-27 1995-12-27 고밀도 플라즈마 식각장비를 이용한 슬로프 콘택 홀 형성방법 KR0179792B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1019950058735A KR0179792B1 (ko) 1995-12-27 1995-12-27 고밀도 플라즈마 식각장비를 이용한 슬로프 콘택 홀 형성방법
US08/773,852 US5843845A (en) 1995-12-27 1996-12-27 Method for forming sloped contact hole for semiconductor device
JP34965396A JP3213803B2 (ja) 1995-12-27 1996-12-27 高密度プラズマエッチング装置を用いた半導体のスロープコンタクトホール形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019950058735A KR0179792B1 (ko) 1995-12-27 1995-12-27 고밀도 플라즈마 식각장비를 이용한 슬로프 콘택 홀 형성방법

Publications (2)

Publication Number Publication Date
KR970052382A KR970052382A (ko) 1997-07-29
KR0179792B1 true KR0179792B1 (ko) 1999-04-15

Family

ID=19445070

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950058735A KR0179792B1 (ko) 1995-12-27 1995-12-27 고밀도 플라즈마 식각장비를 이용한 슬로프 콘택 홀 형성방법

Country Status (3)

Country Link
US (1) US5843845A (ko)
JP (1) JP3213803B2 (ko)
KR (1) KR0179792B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100435785B1 (ko) * 2001-12-22 2004-06-12 동부전자 주식회사 반도체 소자의 금속배선 형성방법

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09153545A (ja) * 1995-09-29 1997-06-10 Toshiba Corp 半導体装置及びその製造方法
US6117791A (en) * 1998-06-22 2000-09-12 Micron Technology, Inc. Etchant with selectivity for doped silicon dioxide over undoped silicon dioxide and silicon nitride, processes which employ the etchant, and structures formed thereby
US6875371B1 (en) 1998-06-22 2005-04-05 Micron Technology, Inc. Etchant with selectivity for doped silicon dioxide over undoped silicon dioxide and silicon nitride, processes which employ the etchant, and structures formed thereby
US7173339B1 (en) 1998-06-22 2007-02-06 Micron Technology, Inc. Semiconductor device having a substrate an undoped silicon oxide structure and an overlaying doped silicon oxide structure with a sidewall terminating at the undoped silicon oxide structure
US6165864A (en) * 1998-07-28 2000-12-26 Siemens Aktiengesellschaft Tapered electrode for stacked capacitors
US6228279B1 (en) * 1998-09-17 2001-05-08 International Business Machines Corporation High-density plasma, organic anti-reflective coating etch system compatible with sensitive photoresist materials
US6214716B1 (en) 1998-09-30 2001-04-10 Micron Technology, Inc. Semiconductor substrate-based BGA interconnection and methods of farication same
JP2001035808A (ja) * 1999-07-22 2001-02-09 Semiconductor Energy Lab Co Ltd 配線およびその作製方法、この配線を備えた半導体装置、ドライエッチング方法
US6258729B1 (en) 1999-09-02 2001-07-10 Micron Technology, Inc. Oxide etching method and structures resulting from same
US6232229B1 (en) * 1999-11-19 2001-05-15 Micron Technology, Inc. Microelectronic device fabricating method, integrated circuit, and intermediate construction
DE10059935A1 (de) * 2000-11-28 2002-06-06 Infineon Technologies Ag Dicht gepackte Halbleiterstruktur und Verfahren zum Herstellen einer solchen
US6693297B2 (en) * 2001-06-18 2004-02-17 International Business Machines Corporation Thin film transistor formed by an etching process with high anisotropy
US6888223B2 (en) * 2003-04-01 2005-05-03 International Business Machines Corporation Use of photoresist in substrate vias during backside grind
US6774032B1 (en) * 2003-05-30 2004-08-10 Intel Corporation Method of making a semiconductor device by forming a masking layer with a tapered etch profile
US8368220B2 (en) * 2005-10-18 2013-02-05 Taiwan Semiconductor Manufacturing Co. Ltd. Anchored damascene structures
US9159581B2 (en) 2012-11-27 2015-10-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making a semiconductor device using a bottom antireflective coating (BARC) layer
CN106024636B (zh) * 2016-07-12 2023-08-04 杭州士兰集成电路有限公司 槽栅功率器件及制作方法
KR102402670B1 (ko) 2017-06-26 2022-05-26 삼성전자주식회사 저항 구조체를 포함하는 반도체 소자
US20210255370A1 (en) * 2018-05-21 2021-08-19 Corning Incorporated Liquid lenses and methods of manufacturing liquid lenses

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4671849A (en) * 1985-05-06 1987-06-09 International Business Machines Corporation Method for control of etch profile
DE3686721D1 (de) * 1986-10-08 1992-10-15 Ibm Verfahren zur herstellung einer kontaktoeffnung mit gewuenschter schraege in einer zusammengesetzten schicht, die mit photoresist maskiert ist.
US4698128A (en) * 1986-11-17 1987-10-06 Motorola, Inc. Sloped contact etch process
US4902377A (en) * 1989-05-23 1990-02-20 Motorola, Inc. Sloped contact etch process
US5201993A (en) * 1989-07-20 1993-04-13 Micron Technology, Inc. Anisotropic etch method
JP3271359B2 (ja) * 1993-02-25 2002-04-02 ソニー株式会社 ドライエッチング方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100435785B1 (ko) * 2001-12-22 2004-06-12 동부전자 주식회사 반도체 소자의 금속배선 형성방법

Also Published As

Publication number Publication date
KR970052382A (ko) 1997-07-29
US5843845A (en) 1998-12-01
JPH09283503A (ja) 1997-10-31
JP3213803B2 (ja) 2001-10-02

Similar Documents

Publication Publication Date Title
KR0179792B1 (ko) 고밀도 플라즈마 식각장비를 이용한 슬로프 콘택 홀 형성방법
US4487652A (en) Slope etch of polyimide
EP0536968A2 (en) Process for forming contact holes in the fabrication of semi-conducteur devices
KR20040021613A (ko) 드라이 에칭 방법
KR100311487B1 (ko) 산화막식각방법
JP2002520848A (ja) 2ステップ自己整合コンタクトエッチング
KR19980018805A (ko) 실리콘 기판의 건식 에칭 방법 (Method for dry-etching of silicon substrate)
US6124208A (en) Method of preventing bowing in a via formation process
US5227014A (en) Tapering of holes through dielectric layers for forming contacts in integrated devices
KR0171733B1 (ko) 반도체 소자의 콘택홀 형성 방법
US5968278A (en) High aspect ratio contact
JPH11150180A (ja) 半導体装置の製造方法
US6803307B1 (en) Method of avoiding enlargement of top critical dimension in contact holes using spacers
KR100377174B1 (ko) 캐패시터의 제조 방법
JPH0992640A (ja) プラズマエッチング方法
KR0161878B1 (ko) 반도체장치의 콘택홀 형성방법
KR20000061225A (ko) 반도체소자의 트렌치 형성방법
KR20010112878A (ko) 반도체 장치 제조 방법
KR0146174B1 (ko) 반도체 소자의 콘택 형성방법
JP4778715B2 (ja) 半導体の製造方法
KR100557947B1 (ko) 반도체 소자의 패드/리페어부 형성방법
KR100434312B1 (ko) 반도체 소자의 콘택홀 형성 방법
KR19990047250A (ko) 반도체장치의 절연막 식각방법
KR0140638B1 (ko) 콘택식각방법
JPH0590420A (ja) 接続孔の形成方法

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20111024

Year of fee payment: 14

FPAY Annual fee payment

Payment date: 20121022

Year of fee payment: 15

LAPS Lapse due to unpaid annual fee