KR0140638B1 - 콘택식각방법 - Google Patents
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Abstract
본 발명을 CF4/폴리머 형성개스/캐리어 개스의 조합을 갖는 식각장비에서 캐리어 개스의 양을 조절하여 줌으로써 단일의 식각공정으로 슬로프한 측벽 프로파일을 갖는 콘택홀을 형성하기 위한 슬로프 콘택식각방법에 관한 것으로서, 기판상에 절연층을 형성하는 스텝과, 절연층상에 포토레지스트패턴을 형성하여 절연층의 일부를 노출시키는 스텝과, CF4/폴리머 형성개스/캐리어 개스의 조합을 갖는 식각장비에서 캐리어 개스의 양(flowrate)을 조절하여 절연층을 식각하여 슬로프한 측벽 프로파일(sloped side wall profile)을 갖는 콘택홀을 형성하는 스텝을 포함하는 것을 특징으로 한다.
폴리머 형성 개스로는 CHF3, C2H6, CF3, C3F3, C3F8, C4F8등의 개스가 사용되고, 캐리어 개스로는 Ar, He, Ne, Xe 등의 개스가 사용된다.
Description
제1도∼제4도는 종래의 슬로브 콘택식각공정도.
제5도 (a)와 (b) 및 (c)는 본 발명의 실시예에 따른 슬로프 콘택식각공정도.
제6도 (a)와 (b)눈 본 발명의 슬로프 콘택식각을 MERIE 장비에서 진행시 Ar양에 따른 콘택홀의 프로파일을 나타낸 도면.
제7도 (a)와 (b)는 본 발명을 슬로프 콘택식각을 RIE 장비에서 진행시 Ar양에 따른 콘택홀의 프로파일을 나타낸 도면.
*도면의 주요부분에 대한 부호의 설명
51:기판 52:절연층
53:포토레지스터패턴 54:콘택홀
본 발명은 반도체장치의 식각공정에 관한 것으로서, 특히 단일 공정으로 슬로프한 측벽 프로파일(sloped sidewall profile)을 갖는 콘택홀을 형성하기 위한 콘택식각방법에 관한 것이다.
반도체 소자의 고집적화에 따라 소자의 크기가 점점 축소되고, 콘택홀의 크기도 따라서 작아지게 되었다.
드라이 에칭법을 이용하여 콘택홀을 형성하는 경우에는, 그의 측벽이 수직이기 대문에 오버레이 마진(lverlay margin)이 불량하며, 또한 후속의 금속화(metalization) 공정수행시 스텝 커버리지 문제가 발생하게 된다.
이러한 문제를 해결하기 위하여 슬로프 측벽 프로파일을 갖는 콘택홀의 식각공정이 제시되었다.
제1도 (a)-(d)는 종래의 서로 다른 식각율을 갖는 다층의 절연층을 이용한 슬로프한 콘택홀(sloped contact hole)을 형성하기 위한 식각 공정도를 도시한 것이다.
제1도(a)를 참조하면, 기판(11)상에 다른 식각율을 갖는 SiO2층(12a)과 PSG층(12B)으로 된 절연층(12)을 형성하고, 절연층(12)상에 포토레지스트막을 도포한 후 패터닝하여 포토레지스트패턴(13)을 형성한다.
이때, 개구부(opening)(14)내의 절연층(12)의 표면이 노출되어 있다.
제1도(B)와 (C)를 참조하면, 포토레지스트패턴을 마스크로 하여 CHF3/O2개스 캐미스트리(gas chemistry)에서 노출된 절연층(12)을 식각하여 개구부를 형성한다. 상기 절연층(12)의 식각 공정은 두 스텝으로 나뉘어지는데, 먼저 전체 개스양(gas flow)의 15% 정도의 O2양으로 절연층(12)중 PSG층(12B)을 하부의 SiO2층(12A)이 노출될 때까지 플라즈마 식각하여 개구부(15)를 형성한다.
이어서, 3% 정도의 O2양으로 기판(11)이 노출될 때까지 SiO2층(12A)을 식각하여 개구부(16)를 형성한다.
이때, CHF3에 대하여 SiO3층(12A)은 낮은 식각율을 갖으며, PSG층(12B)은 높은 식각율을 갖는다.
따라서, 2번째 스텝에서 SiO2층(12A)이 식각시 PSG층(12B)도 식각되어 개구부의 슬로프(도면상에 번호 15'로 도시)가 증가한다.
여기서, O2는 폴리머 개스인 CHF3의 사용에 의해 생성된 폴리머를 애쉬(ash)하는 역할을 한다.
제1도(D)를 참조하면 약 90% 정도의 O2양으로 식각 공정을 수행하여 소정의 슬로프(slope)을 갖는 콘택홀이 형성된다.
이때, 90% 정도의 O2양으로 식각시, 절연층보다 포토레지스트패턴(13)이 더 빨리 식각되고(도면상에 번호 14'로 도시), PSG층(12B)이 SiO2층(12A)보다 상대적으로 빨리 식각되어 소정 슬로프의 콘택홀을 형성하게 된다.
제1도에 도시된 콘택홀 형성공정은 식각율이 서로 다른 PSG와 SiO2로 이루어진 절연층을 3단계로 식각하여 콘택홀을 형성하는 기술이다.
즉, 제1단계에서는 CHF3/O2개스 커미스트리에서 O2의 양을 전체 개스의 10∼20% 정도로 조합하여 PSG를 식각함으로써 약간의 슬로프를 형성한다.
제2단계에서는 O2의 양을 1∼8% 정도로 조합하여 SiO2를 식각하고, 제3단계에서는 O2의 양을 80∼100% 정도로 조합하여 포토레지스트패턴과 함께 절연층을 식각하여 PSG가 큰 슬로프를 갖도록 한다.
즉, 식각율이 서로 다른 PSG와 SiO2로 이루어진 절연층을 각 단계별로 O2의 양을 조절하여 식각하여 줌으로써 소정의 슬로프를 갖는 콘택홀을 형성한다.
상기한 콘택홀 형성방법은 3단계의 공정을 수행해야 하므로 공정이 복잡하고, 절연층의 식각시 포토레지스트패턴도 함께 식각되므로 공정의 재현성이 어렵다.
제2도 (a)-(c)는 종래의 등방성 식각과 이방성 식각을 이용한 슬로프를 갖는 콘택홀을 형성하기 위한 식각 공정도이다.
제2도(a)를 참조하면, 제1도전층(21)상에 층간절연층(22)을 형성하고, 층간절연층(22)상에 포토레지스트막을 도포하고 패터닝하여 포토레지스트패턴(23)을 형성한다.
포토레지스트패턴(23)을 마스크로 하여 층간절연층(22)을 등방성 식각하여 개구부(24)를 형성하고, 이어서, 층간절연층(22)을 이방성 식각하여 개구부(24) 하부로 비어 홀(Via hole)을 더 확장시킨다.
제2도 (b)를 참조하면, 포토레지스트패턴(23)의 측벽 및 상부표면을 마스크 침식 스텝(mask erosion step)을 통해 점선(25)으로 표시되어 있는 바와 같이 등방성 식각한다.
이러한 등방성 식각스텝 및 마스크 침식스텝을 반복적으로 수행하면, 제2도 (c)와 같은 슬로프를 갖는 비어홀(26)이 형성된다.
슬로프를 갖는 비어홀(26)을 형성한 후 포토레지스트패턴(23)을 제거하고, 제2도전층(27)을 도포하면 제2도 (d)에 도시된 바와 같이 비이홀내에서 양호한 스텝커버리지를 갖는 제2도전층이 얻어진다.
상기의 콘택홀 형성방법은 등방성 식각공정과 이방성 식각공정을 반복적으로 수차례에 걸쳐 수행하므로 공정이 복잡한 문제점이 있다.
또한, 슬로프가 계단형(stair step)으로 형성되므로 완전한 슬로프를 갖는 콘택홀을 형성할 수 없다.
제3도 (a)-(d)는 종래의 수차례의 포토레지스트막과 기판의 식각공정을 이용한 또 다른, 슬로프를 갖는 콘택홀의 형성성공정도이다.
제3도(a)에 도시된 바와 같이 기판(31)상에 포토레지스트막(32)을 도포하고, 패터닝하여 개구부(33)를 형성한다.
제3도(b)에 도시된 바와 같이 포토레지스트막(32)을 마스크로 하여 기판(31)을 식각하고 이어서 상기 공정중 발생한 폴리머를 제거한다.
이어서, 제3도(c)와 같이 점선으로 표시된 포토레지스트막(32)을 식각한 후, 제3도(d)와 같이 식각된 포토레지스트막(32)을 마스크로 하여 기판(31)을 다시 식각한다.
이와 같은 공정을 반복 진행하여 최종적으로 슬로프를 갖는 콘택홀(34)을 형성한다. 그러나, 상기의 공정도 마찬가지로 포토레지스트막 식각공정과 기판식각 공정 및 폴리머 제거공정의 3단계공정을 수차례 반복 진행하여 콘택홀을 형성하므로 공정이 복잡하고, 공정의 재현성이 부족하다.
또한, 슬로프가 계단형(stair step)으로 형성되므로 완전한 슬로프를 갖는 콘택홀을 형성할 수 없다.
제4도(a)와 (b)는 종래의 CHF3/CF4의 양을 조절하여 슬로프를 갖는 콘택홀을 형성하는 공정도이다.
제4도(a)를 참조하면, 기판(도면상에는 미도시)상에 산화막과 같은 절연층(42)을 형성한다.
이때, 절연층(42)은 기판상에 이미 형성되어 있는 금속의 도전층(41)을 덮도록 두껍게 형성된다.
절연층(42)상에 포토레지스트막을 도포한 후 패터닝하여 포토레지스트패턴(43)을 형성한다.
이때, 개구부(44)가 형성되어 절연층(42)의 표면이 노출된 제4도(b)를 참조하면 CHF3/CF4의 개스 케미스트리 조합에서 포토레지스트패턴(43)을 마스크로 하여 절연층(42)을 도전층(41)이 노출될 때까지 식각하여 콘택홀(45)을 형성한다.
이 식각공정은 2단계에서 걸쳐 수행되는데, 먼저 CHF3개스의 양을 25% 이상으로 하여 절연층(42)을 식각하여 큰 슬로프를 형성하고, 이어서 CHF3개스의 양을 5∼25% 정도로 하여 절연층(42)을 다시 식각하여 소정 슬로프를 형성한다.
상기한 식각공정은 CHF3/CF4의 양을 조절하여 소정 슬로프를 갖는 콘택홀을 형성하는 기술로서, 2단계에서 CF4의 양이 많아지면, 1단계에서 형성된 콘택홀의 측벽을 형성하는 폴리머가 식각되어 소정의 슬로프를 갖는 콘택홀을 형성하기가 어렵다. 도한, 상기의 공정도 CHF3/CF4개스의 비를 조절하여 2단계의 식각 공정을 통해서 콘택홀을 형성하므로 콘택홀 형성 공정이 복잡하고, 공정의 재현성이 부족한 문제점이 있었다.
이상에서 설명한 바와 같이 종래의 슬로프 콘택 식각 공정은 여러번의 단계를 통하여 소정 슬로프의 콘택홀을 형성하는 식각공정으로서, 공정이 복잡하고 공정의 재현성이 부족한 문제점이 있을 뿐만 아니라 계단형 슬로프를 갖으므로 소정의 기울기를 갖는 슬로프를 형성하기 어려운 문제점이 있었다.
본 발명은 상기한 바와 같은 문제점을 해결하기 위한 것으로서, 단일 공정에 의해 소정의 슬로프를 갖는 콘택홀을 형성하여 공정의 단순화를 도모할 수 있는 콘택 식각공정을 제공하는데 그 목적이 있다.
본 발명의 다른 목적은 캐리어개스의 양을 조절하여 미세한 콘택홀을 식각하여 슬로프한 측벽 프로파일을 형성할 수 있는 콘택 식각공정을 제공하는데 그 목적이 있다.
본 발명의 또 다른 목적은 사진식각 공정시 오버레이마진의 확보에 유리하고, 후속의 증착공정시 증착막의 스텝 커버리지를 개선시킬 수 있는 콘택식각공정을 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명은 기판상에 절연층을 형성하는 스텝과, 절연층상에 포토레지스트패턴을 형성하여 절연층의 일부를 노출시키는 스텝과, CF4/폴리머형성개스/캐리어개스의 조합을 갖는 식각장비에서 캐리어개스의 양을 조절하여 절연층을 식각하는 스텝과, 남아있는 포토레지스트패턴을 제거하여 슬로프한 측벽 프로파일을 갖는 콘택홀을 형성하는 스텝을 포함하는 것을 특징으로 한다. 폴리머 형성개스로는 CHF3, C2F6, CF3, C3F8, C4F8등의 개스가 사용되고, 캐리어 개스로는 Ar, He, Xe, N2등의 개스가 사용된다.
이하 본 발명의 실시예를 첨부된 도면에 의거하여 상세히 설명하면 다음과 같다.
제5도 (a)와 (b)는 본 발명의 실시예에 따른 슬로프를 갖는 콘택을 형성하기 위한 콘택 식각공정도를 도시한 것이다.
먼저, 제5도(a)를 참조하면, 기판(51)상에 산화막으로 된 절연층(52)을 형성하고, 절연층(52)상에 포토레지스트막을 도포하고, 패터닝하여 포토레지스트패턴(53)을 형성한다.
이때, 콘택홀이 형성될 부분의 절연층(52)이 노출된다.
제5도(b)와 같이 상기 포토레지스트패턴(53)을 마스크로 하여 절연층(52)을 식각하고 제5도(c)와 같이 포토레지스트패턴(53)을 제거하여 소정 슬로프를 갖는 콘택홀(54)을 형성한다.
즉, CHF3/CF4/Ar의 개스 캐미스트리에서 Ar개스의 양을 조절하여 절연층(52)을 단일의 식각공정을 통해 식각하여 줌으로써 소정 슬로프를 갖는 콘택홀(54)을 형성한다.
여기서, CHF3는 폴리머 형성 개스(polymer formation gas)이고 Ar은 캐리어 개스(carrier gas)이다.
폴리머 형성개스로는 CHF3, C2F6, CF3, C3F8, C4F8등의 개스가 사용되고, 캐리어 개스로는 Ar, He, Xe, N2등의 개스가 사용된다.
본 발명의 실시예에 대한 실험에서는 종횡비가 3인 0.4㎛ 크기의 콘택홀의 형성시, 슬로프가 85°이고 마이크로 로딩(micro loading)이 10% 미만으로 형성하는 것을 타겟으로 실험한 것으로서, MERIE(Magnetic Enhanced Reactive Ion Etching)장비(etcher) 및 RIE 장비에서 실험이 진행되었다.
본 실험의 타겟인 0.4㎛의 홀 크기(종횡비가 3이고 산화막의 두께가 1.2㎛)에서 85°의 슬로프와 10% 이하의 마이크로 로딩의 타겟을 맞추기 위하여 CH3/O2개스 캐미스트리에 의한 슬로프 콘택식각공정과, CHF3/CH4/Ar 개스 캐미스트리에 의한 슬로프 콘택식각공정을 진행하였다.
먼저, CHF3/O2개스 캐미스트리에 의한 식각공정에서는 CHF3/O2개스 캐미스트리의 조합에 따라 1차 및 2차 식각 단계 및 1차 및 2차 식각단계 사이에 폴리머를 제거하기 위한 단계로 이루어진 3단계 식각공정을 수행하였으나, 85°의 슬로프와 10% 미만의 마이크로 로딩의 2가지 타겟을 모두 맞추는 것이 불가능하였다.
한편, CHF3/CF4/Ar 개스 캐미스트리에 의한 식각공정에서는, CHF3/CF4의 비(ratio)를 미리 세팅시켜 놓은 상태에서 캐리어 개스인 Ar의 양을 조절하여 줌으로써 85°의 슬로프와 10% 미만의 마이크로 로딩의 2가지 타겟을 모두 맞출 수가 있었다.
즉, 식각장비가 MERIE 식각장비인 경우에는 CF4/폴리머 형성개스/캐리어 개스의 조합에서, 캐리어 개스의 양은 0-200SCCM의 범위에서 적용되고, 폴리머 형성개스의 총 개스양에 대한 비율은 20-80%의 범위내에서 적용된다.
한편, 식각장비가 RIE 식각장비 또는 플라즈마형 식각장비와 같은 내로우갭 장비인 경우 CF4/폴리머 형성개스/캐리어 개스조합에서 캐리어 개스는 100-400SCCM의 범위내에서 적용되고, 폴리머 형성개스의 총개스량에 대한 비율은 20-80%의 범위내에서 적용된다.
제6도는 상기 식각공정을 MERIE 식각장비(etcher)에서 진행하였을 경우 얻어진 콘택홀의 사진으로서, 제6도 (a)는 Ar의 양이 50SCCM(Standard Cubic Centimeter Per Minute)일 경우 제6도 (b)는 Ar의 양이 0SCCM일 경우를 각각 나타낸 것이다.
제7도는 상기 식각공정을 RIE 식각장비에서 진행하였을 경우 얻어진 콘택홀의 사진으로서, 제7도 (a)는 Ar의 양이 400SCCM, 제7도(b)는 Ar의 양이 200SCCM일 경우를 각각 나타낸 것이다.
제6도와 제7도를 참조하면, MERIE일 경우에는 Ar의 양이 0SCCM일 때, RIE일 경우에는 Ar의 양이 200SCCM일 때 가장 좋은 결과를 얻을 수 있음을 알 수 있다.
각 장비의 최적 조건을 살펴보면, MERIE 장비일 경우는 30CHF3/20CF4/0 Ar/30mT/650W/70G이고, RIE 장비일 경우는 35CHF3/25CF4/200Ar/250mT/80W이다.
상기에서 최적의 결과를 얻기 위한 Ar의 양은 식각종류에 따라 달라질 수 있다.
제5도에 도시된 슬로프 콘택공정에서는 Ar의 양을 조절하여 단일의 스텝으로 소정의 슬로프를 갖는 콘택을 형성할 수 있었다.
이때, Ar의 양이 많으면 많을수록 작은 크기의 슬로프를 형성할 수 있으며, 작으면 작을수록 큰 크기의 슬로프를 형성할 수 있다.
한편, 본 발명에서는 Ar의 양을 조절하여 멀티스텝에 의하여 원하는 슬로프를 얻을 수도 있다.
즉, 첫번째 단계에서는 Ar 개스의 양을 작게 하여 큰 슬로프를 형성하고, 두번째 단계에서는 Ar개스의 양을 크게 하여 첫번째 단계에서 형성된 슬로프보다는 작게 슬로프를 형성하여 줌으로써 전체이 콘택 프로파일이 두단계의 공정에 의하여 얻어진다.
이상에서 설명한 바와 같은 본 발명에 따르면, 종래에서처럼 다단계의 공정에 의해 슬로프를 조정하는 것이 아니라, Ar의 양을 조절하여 줌으로써 단일 스텝에 의해 슬로프를 조정할 수 있으므로, 공정이 간단하고, 공정의 재현성을 향상시킬 수 있다.
또한, 원하는 크기의 슬로프를 Ar의 양을 조절하여 용이하게 얻을 수 있으므로 포토공정시 오버레이마진의 확보에 유리하고, 후속의 증착공정시 증착막의 스텝 커버리지를 향상시킬 수 있다.
Claims (9)
- CF4/폴리머 형성개스/캐리어 개스의 조합을 갖는 식각장비에서 캐리어 개스의 양을 조절함으로써 단일의 공정으로 측벽 프로파일을 갖는 콘택홀을 형성하는 것을 특징으로 하는 콘택식각방법.
- 기판상에 절연층을 형성하는 스텝과, 절연층상에 포토레지스트패턴을 형성하여 절연층의 일부를 노출시키는 스텝과, CF4/폴리머 형성개스/캐리어 개스의 조합을 갖는 식각장비에서 캐리어개스의 양(flowrate)을 조절하여 절연층을 식각하는 스텝과, 남아있는 포토레지스트패턴을 제거하여 슬로프한 측벽프로파일(sloped sidwall profile)을 갖는 콘택홀을 형성하는 스텝을 포함하는 것을 특징으로 하는 콘택식각방법.
- 제2항에 있어서, 캐리어 개스로서 Ar, He, Xe, N2중 하나가 사용되는 것을 특징으로 하는 콘택식각방법.
- 제2항에 있어서, 폴리머 형성 개스로서, CHF3, C2H6, CF3, C3F8,C4F8중 하나가 사용되는 것을 특징으로 하는 콘택식각방법.
- 제2항에 있어서, 절연층으로서 실리콘산화막이 사용되는 것을 특징으로 하는 콘택식각방법.
- 제2항에 있어서, 식각장비가 MERIE 장비인 경우 CF4/폴리머 형성개스/캐리어 개스의 조합에서 캐리어개스의 양은 0∼200SCCM의 범위에서 적용되고, 폴리머 형성개스의 총개스양에 대한 비율은 20∼80%의 범위내에서 적용되는 것을 특징으로 하는 콘택식각방법.
- 제2항에 있어서, 식각장비가 내로우 갭 장비(narrow gap etcher)인 경우 CF4/폴리머 형성개스/캐리어 개스의 조합에서 캐리어 개스는 100∼400SCCM의 범위내에서 적용되고, 폴리머 형성개스의 총개스양에 대한 비율은 20∼80%의 범위내에서 적용되는 것을 특징으로 하는 콘택식각방법.
- 제7항에 있어서, 내로우 갭 장비로는 RIE 식각장비 또는 플라즈마형 식각장비중 하나가 사용되는 것을 특징으로 하는 콘택식각방법.
- 기판상에 절연층을 형성하는 스텝과, 절연층상에 포토레지스트패턴을 형성하여 절연층의 일부를 노출시키는 스텝과, CF4/폴리머 형성개스/캐리어 개스의 조합을 갖는 식각장비에서 캐리어 개스의 양을 적게 조절하여 절연층을 1차로 식각하는 스텝과, 상기 식각장비에서 캐리어 개스의 양을 상기 1차 식각시보다 상대적으로 많게 조절하여 절연층을 2차로 식각하는 스텝과, 남아있는 포토레지스트패턴을 제거하여 원하는 슬로프한 측벽 프로파일을 갖는 콘택홀을 형성하는 스텝을 포함하는 것을 특징으로 하는 콘택식각방법.
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100780628B1 (ko) * | 2005-11-15 | 2007-11-29 | 주식회사 하이닉스반도체 | 반도체 소자의 콘택홀 형성 방법 |
-
1994
- 1994-11-19 KR KR1019940030491A patent/KR0140638B1/ko not_active IP Right Cessation
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100780628B1 (ko) * | 2005-11-15 | 2007-11-29 | 주식회사 하이닉스반도체 | 반도체 소자의 콘택홀 형성 방법 |
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KR960019515A (ko) | 1996-06-17 |
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