KR100508074B1 - Pulse width detecting circuit for semiconductor memory device - Google Patents

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Abstract

본 발명의 반도체 메모리 장치는 어드레스 신호가 천이될 때 이를 검출하여서 숏 펄스 신호를 발생하는 숏 펄스 발생 회로와; 상기 숏 펄스 발생 회로로부터 제공된 숏 펄스 신호들을 합성한 신호들을 발생하는 펄스 서메이터와; 상기 펄스 서메이터로부터 출력된 신호들을 조합하기 위한 조합 회로 및; 상기 조합 회로의 출력을 받아들여서 상기 출력의 펄스 폭을 검출하기 위한 펄스 폭 검출 회로를 포함한다.The semiconductor memory device of the present invention comprises: a short pulse generating circuit for detecting a short address signal when the address signal transitions; A pulse simmer for generating signals synthesized from the short pulse signals provided from the short pulse generating circuit; A combining circuit for combining the signals output from the pulse summator; And a pulse width detection circuit for receiving the output of the combination circuit and detecting the pulse width of the output.

Description

반도체 메모리 장치의 펄스 폭 검출 회로{PULSE WIDTH DETECTING CIRCUIT FOR SEMICONDUCTOR MEMORY DEVICE}Pulse width detection circuit of semiconductor memory device {PULSE WIDTH DETECTING CIRCUIT FOR SEMICONDUCTOR MEMORY DEVICE}

본 발명은 반도체 장치에 관한 것으로서, 구체적으로 펄스 폭을 검출하기 위한 반도체 메모리 장치의 펄스 폭 검출 회로에 관한 것이다.The present invention relates to a semiconductor device, and more particularly, to a pulse width detection circuit of a semiconductor memory device for detecting a pulse width.

반도체 장치 특히, 정보를 저장하기 위한 반도체 메모리 장치를 저전력화 하기 위해서 여러 가지 방법이 사용되고 있다. 그러한 여러 가지 방법들에서 어드레스 천이 검출기 (Address Transistion Detector : ATD)에 의해서 발생된 펄스를 이용하여 독출/기입 (Read/Write) 동작에 필요한 펄스 폭 (Pulse Width) 만큼 활성화시키고 나머지 사이클 타임은 래치된 데이터를 이용하게 하여 독출 사이클 (read cycle) 동안에 흐르는 전류를 최소화 하는 방식이 가장 보편적으로 사용되고 있다.Various methods have been used to reduce the power consumption of semiconductor devices, particularly semiconductor memory devices for storing information. In several such methods, the pulse generated by the Address Transistion Detector (ATD) is used to activate the pulse width required for read / write operations and the remaining cycle time is latched. The method of minimizing the current flowing during a read cycle by using data is most commonly used.

ATD 방식은 어드레스 버퍼 (Address Buffer)에 제공되는 어드레스가 천이되는 것을 검출할 수 있는 숏 펄스 발생기 (Short Pulse Generator : SPG)를 사용하여 어드레스가 변화 할 때 숏 펄스 (short pulse)를 발생시킨다. 이렇게 발생된 펄스는 다시 펄스 서메이터 (Pulse Summator)에서 모이게 된다. 상기 펄스 서메이터로부터 출력된 펄스를 이용하여 지연시키거나, 합병하여서 독출/기입 동작에 필요한 새로운 제어 신호들을 발생하여 관련된 내부 회로들을 동작시키게 된다.The ATD method generates a short pulse when an address changes by using a short pulse generator (SPG) capable of detecting a shift in an address provided to an address buffer. The pulses generated in this way are collected in a pulse summator. The pulses output from the pulse summator may be delayed or merged to generate new control signals necessary for the read / write operation to operate related internal circuits.

그러나 어드레스에 비정상적인 노이즈성 펄스 (Noisy pulse)가 인가되거나, 또는 비정상적인 숏 펄스 동작을 발생시키는 신호가 인가되면 숏 펄스 발생기(SPG)에서 발생한 펄스 폭이 정상적인 어드레스 천이에 의해서 발생된 펄스 폭에 비해서 매우 작아져서 펄스 서메이터의 출력 펄스를 작아지게 만든다. 이는 결국 독출/기입 제어 신호의 펄스 마진을 흐트러지게 하여서 정상적인 동작이 블가능하게 한다.However, when an abnormal noise pulse is applied to an address or a signal that generates an abnormal short pulse operation is applied, the pulse width generated by the short pulse generator (SPG) is very large compared to the pulse width generated by the normal address transition. Smaller, making the output pulse of the pulse thermistor smaller. This in turn disrupts the pulse margin of the read / write control signal, thereby enabling normal operation.

따라서 본 발명의 목적은 펄스 서메이터의 출력 펄스가 정상적인 어드레스 천이에 의해서 발생된 펄스 폭에 비해서 작아질 경우 이를 검출하여서 관련된 독출/기입 제어 신호를 차단할 수 있는 반도체 메모리 장치의 펄스 폭 검출 회로를 제공하는 것이다.Accordingly, an object of the present invention is to provide a pulse width detection circuit of a semiconductor memory device that can block an associated read / write control signal by detecting when an output pulse of a pulse simmer becomes smaller than a pulse width generated by a normal address transition. It is.

(구성)(Configuration)

상술한 바와같은 목적을 달성하기 위한 본 발명의 일특징에 의하면, 어드레스 신호가 천이될 때 이를 검출하여서 숏 펄스 신호를 발생하는 숏 펄스 발생 회로와; 상기 숏 펄스 발생 회로로부터 제공된 숏 펄스 신호들을 합성한 신호들을 발생하는 펄스 서메이터와; 상기 펄스 서메이터로부터 출력된 신호들을 조합하기 위한 조합 회로 및; 상기 조합 회로의 출력을 받아들여서 상기 출력의 펄스 폭을 검출하기 위한 펄스 폭 검출 회로를 포함한다.According to one aspect of the present invention for achieving the above object, a short pulse generating circuit for detecting when the address signal is transitioned to generate a short pulse signal; A pulse simmer for generating signals synthesized from the short pulse signals provided from the short pulse generating circuit; A combining circuit for combining the signals output from the pulse summator; And a pulse width detection circuit for receiving the output of the combination circuit and detecting the pulse width of the output.

이 실시예에 있어서, 상기 조합 회로는 적어도 2 개의 입력 단자들을 가지는 낸드 게이트 회로를 포함한다.In this embodiment, the combination circuit includes a NAND gate circuit having at least two input terminals.

이 실시예에 있어서, 상기 펄스 폭 검출 회로는 상기 조합 회로로부터 제공된 신호를 지연시키기 위한 지연 회로와; 상기 조합 회로부터 제공된 신호에 응답하여서 상기 지연 회로로부터 출력된 신호를 전달하거나 차단하기 위한 전달 게이트 회로 및; 상기 전달 게이트 회로로부터 출력된 신호를 래치하기 위한 래치 회로를 포함한다.In this embodiment, the pulse width detection circuit comprises: a delay circuit for delaying a signal provided from the combination circuit; A transfer gate circuit for transferring or interrupting the signal output from the delay circuit in response to the signal provided from the combination circuit; And a latch circuit for latching a signal output from the transfer gate circuit.

이 실시예에 있어서, 상기 조합 회로로부터 출력된 신호를 받아들여서 서로 다른 펄스 폭을 갖는 펄스 신호들을 순차적으로 발생하기 위한 펄스 발생 회로를 부가적으로 포함한다.In this embodiment, it further includes a pulse generating circuit for receiving the signal output from the combination circuit to sequentially generate pulse signals having different pulse widths.

이 실시예에 있어서, 상기 펄스 폭 발생 회로는 상기 펄스 발생 회로에서 최종적을 발생된 펄스 신호의 비활성화 시점에 동기된 초기화 신호에 응답하여서 상기 래치 회로를 초기화시키기 위한 초기화 회로를 부가적으로 포함한다.In this embodiment, the pulse width generation circuit additionally includes an initialization circuit for initializing the latch circuit in response to an initialization signal synchronized to the deactivation time of the pulse signal generated last in the pulse generation circuit.

이 실시예에 있어서, 상기 래치 회로는 서로 래치된 2 개의 인버터들을 포함한다.In this embodiment, the latch circuit includes two inverters latched to each other.

이 실시예에 있어서, 상기 초기화 회로는 상기 초기화 신호에 제어되는 게이트 및 상기 래치 회로와 상기 전달 게이트에 공통 접속된 드레인 및 접지 전압이 인가되는 소오스를 가지는 NMOS 트랜지스터를 포함한다.In this embodiment, the initialization circuit includes an NMOS transistor having a gate controlled by the initialization signal and a source to which a drain and ground voltage commonly connected to the latch circuit and the transfer gate are applied.

(작용)(Action)

이와같은 장치에 의해서, 정의된 펄스 폭에 비해서 적은 폭을 가지는 펄스 신호로 인한 동작이 페일되는 것을 방지할 수 있다.Such a device can prevent the operation due to a pulse signal having a smaller width than the defined pulse width from failing.

(실시예)(Example)

이하 본 발명의 실시예에 따른 참조도면 도 1 내지 도 3에 의거하여 상세히 설명한다.Reference to the drawings according to an embodiment of the present invention will be described in detail with reference to Figs.

다음의 설명에서는 본 발명의 보다 철저한 이해를 제공하기 위해 특정한 상세들이 예를들어 한정되고 자세하게 설명된다. 그러나, 당해 기술분야에 통상의 지식을 가진 자들에게 있어서는 본 발명이 이러한 상세한 항목들이 없이도 상기한 설명에 의해서만 실시될 수 있을 것이다.In the following description, specific details are set forth by way of example and in detail in order to provide a more thorough understanding of the present invention. However, for those skilled in the art, the present invention may be practiced only by the above description without these details.

도 1은 본 발명에 따른 반도체 메모리 장치의 구성을 보여주는 블록도이다.1 is a block diagram illustrating a configuration of a semiconductor memory device according to the present invention.

도 1을 참조하면, 반도체 장치 특히 반도체 메모리 장치는 어드레스 버퍼(address buffer) (100), 숏 펄스 발생 회로 (short pulse generating circuit) (120), 펄스 서메이터 (pulse summator) (140), 펄스 발생 회로 (pulse generating circuit) (160) 및 펄스 폭 검출 회로 (pulse width detecting circuit) (180)를 포함한다.Referring to FIG. 1, a semiconductor device, in particular a semiconductor memory device, includes an address buffer 100, a short pulse generating circuit 120, a pulse summator 140, and pulse generation. A pulse generating circuit 160 and a pulse width detecting circuit 180.

도 1의 어드레스 버퍼 (100), 숏 펄스 발생 회로 (120), 펄스 서메이터 (140) 및 펄스 발생 회로 (160)는 이 분야의 통상적인 지식을 습득한 자들에게 잘 알려진 회로들이기 때문에, 여기서 그것에 대한 상세한 구성 및 동작 설명은 생략한다.Since the address buffer 100, the short pulse generating circuit 120, the pulse thermistor 140, and the pulse generating circuit 160 of Fig. 1 are well known circuits to those who have learned the general knowledge in this field, Detailed configuration and operation description thereof will be omitted.

펄스 폭 검출 회로 (180)는 상기 펄스 발생 회로 (160)로부터 제공된 신호 (A)를 받아들여서 상기 신호 (A)의 펄스 폭이 정의된 폭을 갖는지 여부를 검출하게 된다. 상기 신호 (A)의 펄스 폭이 정의된 폭을 가지는 경우 제어 신호 (PWD)가 활성화된다. 이와 반대로, 상기 신호 (A)의 펄스 폭이 정의된 폭에 비해서 적은 경우 상기 제어 신호 (PWD)는 비활성화된다. 여기서, 상기 제어 신호 (PWD)는, 도면에는 도시되지 않았지만, 독출/기입 동작에 관련된 내부 회로들을 제어하기 위한 신호이다. 본 발명에 따른 펄스 폭 검출 회로 (180)의 상세 회로가 도 2에 도시되어 있다.The pulse width detection circuit 180 accepts the signal A provided from the pulse generating circuit 160 to detect whether the pulse width of the signal A has a defined width. If the pulse width of the signal A has a defined width, the control signal PWM is activated. On the contrary, the control signal PWM is deactivated when the pulse width of the signal A is less than the defined width. Here, the control signal PWM is a signal for controlling the internal circuits related to the read / write operation although not shown in the drawing. A detailed circuit of the pulse width detection circuit 180 according to the present invention is shown in FIG.

도 2를 참조하면, 펄스 폭 검출 회로 (180)는 지연 체인 (delay chain) (200), 전달 게이트 (210), 래치 회로 (220), 2 개의 인버터들 (230) 및 (240) 및 하나의 NMOS 트랜지스터 (250)를 포함한다.Referring to FIG. 2, the pulse width detection circuit 180 includes a delay chain 200, a transfer gate 210, a latch circuit 220, two inverters 230 and 240, and one NMOS transistor 250 is included.

상기 지연 체인 (200)이 일예로서 짝수개의 직렬 접속된 인버터들로 구성될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 상기 전달 게이트 (210)는 하나의 PMOS 트랜지스터 (211), 하나의 NMOS 트랜지스터 (212) 및 하나의 인버터 (213)로 이루어져 있다. 상기 트랜지스터들 (211) 및 (212)의 게이트들은 각각 인버터를 통해서 그리고 직접 신호 (A)에 제어되고, 그것의 전류 통로들은 상기 래치 회로 (220) 및 상기 지연 회로 (200) 사이에 형성되어 있다.It will be apparent to those skilled in the art that the delay chain 200 may be configured as an even number of serially connected inverters as an example. The transfer gate 210 includes one PMOS transistor 211, one NMOS transistor 212, and one inverter 213. The gates of the transistors 211 and 212 are respectively controlled through the inverter and directly to the signal A, its current paths being formed between the latch circuit 220 and the delay circuit 200. .

상기 래치 회로 (220)는 두 개의 래치된 인버터들 (214) 및 (215)로 구성된다. 상기 NMOS 트랜지스터 (240)의 드레인은 상기 전달 게이트 (210)와 상기 래치 회로 (220)에 공통으로 접속되고, 그것의 소오스는 접지되며 그것의 게이트는 신호(Reset)에 제어된다. 그리고, 상기 인버터 (230)는 상기 래치 회로 (220)에 접속되며, 상기 제어 신호 (PWD)을 출력한다.The latch circuit 220 is composed of two latched inverters 214 and 215. The drain of the NMOS transistor 240 is commonly connected to the transfer gate 210 and the latch circuit 220, its source is grounded and its gate is controlled to the signal Reset. The inverter 230 is connected to the latch circuit 220 and outputs the control signal PWM.

도 3은 정의된 펄스 폭을 가질 때 본 발명에 따른 동작 타이밍도이고, 그리고 도 4는 정의된 펄스 폭에 비해서 적은 폭을 가질 때 본 발명에 따른 동작 타이밍도이다. 본 발명에 따른 검출 동작이 이하 설명된다.3 is an operating timing diagram according to the present invention when having a defined pulse width, and FIG. 4 is an operating timing diagram according to the present invention when having a smaller width than a defined pulse width. The detection operation according to the invention is described below.

본 발명에 따른 검출 회로는 펄스 서메이터 (140)의 출력 신호 (A)를 CMOS 전달 게이트 (210)의 입력 신호로 사용한다. 그리고, 펄스 서메이터 (140)로부터 출력된 신호의 "Pulse Width - Latch Time" 정도의 지연 체인 (200)의 출력 신호 (B)를 전달 게이트 (210)의 소오스에 연결하여 상기 신호 (A)이 활성화되어 있는 구간 동안에 신호 (B)을 래치하게 하는 방식으로 서메이터 (140)로부터 출력된 펄스 신호의 펄스 폭을 측정하여서 펄스 폭에 따른 제어 신호 (PWD)을 발생하도록 하였다.The detection circuit according to the present invention uses the output signal A of the pulse thermistor 140 as an input signal of the CMOS transfer gate 210. In addition, the output signal B of the delay chain 200 having the "Pulse Width-Latch Time" degree of the signal output from the pulse simmer 140 is connected to the source of the transfer gate 210 so that the signal A is obtained. The pulse width of the pulse signal output from the simmer 140 is measured in such a manner that the signal B is latched during the activated period to generate the control signal PWM according to the pulse width.

이렇게 발생된 제어 신호 (PWD)는 독출 관련 제어 신호를 통제하여 펄스 폭이 규정된 펄스 폭을 가질 때, 활성화될 수 있는 조건을 제시해 주고, 규정된 펄스폭에 비해서 작을 경우 독출 관련 제어 신호를 비활성화시킴으로써 펄스 폭이 작아져서 생기는 독출 페일 (read fail)을 방지할 수 있게 하였다.The generated control signal (PWD) controls the read-related control signal to provide a condition that can be activated when the pulse width has the specified pulse width, and deactivates the read-related control signal when the pulse width is smaller than the prescribed pulse width. By doing so, it is possible to prevent read fail caused by a small pulse width.

이를 좀더 구체적으로 살펴보면 예를 들어 정상적인 어드레스 천이에 의해서 발생된 "A" Signal의 펄스 폭이 5ns 이고 래치시키는데 걸리는 시간이 1ns 라고 가정하자. 만약, "A" 신호의 펄스 폭이 5ns보다 작을 경우 제어 신호 (PWD)이 로우 레벨 (Low Level)로 래치되게 하려면 상기 지연 체인 (200)의 지연 시간을 4ns로 조정하면 된다.In more detail, for example, assume that the pulse width of the "A" signal generated by the normal address transition is 5 ns and the time taken to latch is 1 ns. If the pulse width of the "A" signal is less than 5 ns, the delay time of the delay chain 200 may be adjusted to 4 ns so that the control signal PWM is latched at a low level.

이와 같이 "A" 신호가 활성화되어 있는 구간에 "B" 신호의 레벨을 래치하게 하여 "A" 신호의 펄스 폭이 규정된 펄스 폭에 비해서 작아질 경우 래치 회로 (220)는 로우 레벨의 제어 신호 (PWD)을 래치하게 된다. 즉, 도 4에 도시된 바와같이, "A" 신호가 활성화되어 있는 구간에 "B" 신호는 로우 레벨이기 때문이다.As such, the latch circuit 220 generates a low level control signal when the pulse width of the "A" signal becomes smaller than the prescribed pulse width by causing the latching of the level of the "B" signal in the period in which the "A" signal is activated. (PWD) is latched. That is, as shown in FIG. 4, the "B" signal is at a low level in the section in which the "A" signal is activated.

따라서 본 발명에서 제시한 지연 시간을 이용한 펄스 폭 검출 회로 (180)를 사용한다면 특정 노드의 펄스 폭을 측정하여 펄스 폭이 규정된 폭을 가지지 못할 경우 이 펄스에 의해서 발생된 다음 단의 제어 신호들이 활성화되지 못하게 함으로써 펄스 폭이 작아자서 생기는 페일을 방지할 수 있다. 또한, 래치된 데이터를 초기화시키기 위해서, 도 3에 도시된 바와 같이, 펄스 발생 회로 (160)로부터 발생된 마지막 제어 신호 (Pn)의 비활성화 시점에 동기되어 활성화되는 초기화 신호(Reset)를 이용하여서 래치 회로 (220)를 초기화시킬 수 있다.Therefore, if the pulse width detection circuit 180 using the delay time proposed in the present invention is used, the pulse width of a specific node is measured, and if the pulse width does not have a prescribed width, the next stage control signals generated by this pulse are generated. By preventing it from being activated, failing caused by a small pulse width can be prevented. In addition, in order to initialize the latched data, as shown in FIG. 3, the latch is activated using an initialization signal Reset that is activated in synchronization with the deactivation time of the last control signal Pn generated from the pulse generation circuit 160. The circuit 220 can be initialized.

이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만, 이는 예를들어 설명한 것에 불과하며 본 발명의 기술적 사상 및 범위를 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.In the above, the configuration and operation of the circuit according to the present invention are shown in accordance with the above description and drawings, but this is merely an example, and various changes and modifications can be made without departing from the spirit and scope of the present invention. Of course.

상기한 바와같이, 펄스 폭이 규정된 펄스 폭을 가질 때 독출 관련 제어 신호를 활성화되고 그리고 규정된 펄스 폭에 비해서 작을 경우 독출 관련 제어 신호를 비활성화시킴으로써 펄스 폭이 작아져서 생기는 독출 페일을 방지할 수 있게 하였다.As described above, read fail due to a smaller pulse width can be prevented by activating a read related control signal when the pulse width has a prescribed pulse width and deactivating the read related control signal when the pulse width is smaller than the prescribed pulse width. It was.

도 1은 본 발명에 따른 반도체 메모리 장치의 구성을 보여주는 블록도;1 is a block diagram showing a configuration of a semiconductor memory device according to the present invention;

도 2는 본 발명의 바람직한 실시예에 따른 펄스 폭 검출 회로를 보여주는 회로도;2 is a circuit diagram showing a pulse width detection circuit according to a preferred embodiment of the present invention;

도 3은 정의된 펄스 폭을 가질 때 본 발명에 따른 동작 타이밍도;3 is an operation timing diagram in accordance with the present invention when having a defined pulse width;

도 4는 정의된 펄스 폭에 비해서 적은 폭을 가질 때 본 발명에 따른 동작 타이밍도,4 is an operation timing diagram according to the present invention when the width is smaller than the defined pulse width,

*도면의 주요 부분에 대한 부호 설명* Explanation of symbols on the main parts of the drawings

100 : 어드레스 버퍼 120 : 숏 펄스 발생 회로100: address buffer 120: short pulse generation circuit

140 : 펄스 서메이터 160 : 펄스 발생 회로140: pulse thermistor 160: pulse generator circuit

180 : 펄스 폭 검출 회로180: pulse width detection circuit

Claims (7)

반도체 메모리 장치에 있어서:In a semiconductor memory device: 상기 반도체 메모리 장치의 어드레스가 변화될 때마다 숏 펄스 신호를 발생하는 숏 펄스 발생 회로와;A short pulse generation circuit for generating a short pulse signal each time an address of the semiconductor memory device is changed; 상기 반도체 메모리 장치의 독출/기입 동작에 필요한 제어 신호가 발생될 수 있도록 상기 숏 펄스 신호들을 합성하는 펄스 서메이터와;A pulse summator for synthesizing the short pulse signals to generate a control signal necessary for a read / write operation of the semiconductor memory device; 상기 펄스 서메이터로부터 출력된 적어도 둘 이상의 신호들을 조합하는 조합 회로 및;A combination circuit for combining at least two signals output from the pulse summator; 상기 조합 회로의 신호 조합결과를 받아들여서 상기 출력의 펄스 폭을 검출하되, 상기 펄스 서메이터의 출력 펄스가 정상적인 어드레스에 의해 발생된 펄스 폭에 비해작아질 경우 상기 독출/기입 동작에 필요한 제어 신호를 차단하는 펄스 폭 검출 회로를 포함하는 반도체 메모리 장치.The pulse width of the output is detected by receiving the result of the signal combination of the combination circuit, and when the output pulse of the pulse simmer becomes smaller than the pulse width generated by the normal address, the control signal necessary for the read / write operation is output. A semiconductor memory device comprising a pulse width detection circuit for blocking. 제 1 항에 있어서,The method of claim 1, 상기 조합 회로는 상기 펄스 서메이터로부터 출력된 상기 적어도 둘 이상의 신호들을 조합하는 낸드 게이트 회로를 포함하는 반도체 메모리 장치.And the combination circuit comprises a NAND gate circuit that combines the at least two signals output from the pulse summator. 제 1 항에 있어서,The method of claim 1, 상기 펄스 폭 검출 회로는 상기 조합 회로의 상기 신호 조합결과를 소정시간 지연시키는 지연 회로와; 상기 조합 회로의 상기 신호 조합결과에 응답하여서 상기 지연 회로로부터 출력된 신호를 전달하거나 차단하기 위한 전달 게이트 회로 및; 상기 전달 게이트 회로로부터 출력된 신호를 래치하기 위한 래치 회로를 포함하는 반도체 메모리 장치.The pulse width detecting circuit includes: a delay circuit for delaying a result of the signal combination of the combination circuit by a predetermined time; A transfer gate circuit configured to transfer or block a signal output from the delay circuit in response to the signal combination result of the combination circuit; And a latch circuit for latching a signal output from the transfer gate circuit. 제 3 항에 있어서,The method of claim 3, wherein 상기 조합회로로부터 출력된 상기 신호 조합 결과를 받아들여서 서로 다른 펄스 폭을 갖는 펄스 신호들을 순차적으로 발생하기 위한 펄스 발생 회로를 부가적으로 포함하는 반도체 메모리 장치.And a pulse generation circuit for receiving the signal combination result output from the combination circuit and sequentially generating pulse signals having different pulse widths. 제 4 항에 있어서,The method of claim 4, wherein 상기 펄스 폭 발생 회로는 상기 숏 펄스 발생 회로에서 최종적으로 발생된 펄스 신호의 비활성화 시점에 동기된 초기화 신호에 응답하여서 상기 래치 회로를 초기화시키는 초기화 회로를 부가적으로 포함하는 반도체 메모리 장치.And the pulse width generation circuit further comprises an initialization circuit for initializing the latch circuit in response to an initialization signal synchronized with the deactivation time of the pulse signal finally generated by the short pulse generation circuit. 제 3 항에 있어서,The method of claim 3, wherein 상기 래치 회로는 상기 전달 게이트 회로의 출력 신호를 래치하는 2 개의 인버터들을 포함하는 반도체 메모리 장치.The latch circuit includes two inverters for latching an output signal of the transfer gate circuit. 제 5 항에 있어서,The method of claim 5, 상기 초기화 회로는 상기 초기화 신호에 응답해서 리셋되는 NMOS 트랜지스터를 포함하며,The initialization circuit includes an NMOS transistor that is reset in response to the initialization signal, 상기 NMOS 트랜지스터는 상기 초기화 신호를 받아들이는 게이트와, 상기 래치 회로와 상기 전달 게이트에 공통 접속된 드레인과, 접지 전압이 인가되는 소오스를 포함하는 반도체 메모리 장치.The NMOS transistor includes a gate that receives the initialization signal, a drain commonly connected to the latch circuit and the transfer gate, and a source to which a ground voltage is applied.
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