KR0155306B1 - 이중 게이트를 구비한 박막 트랜지스터 및 그 제조방법 - Google Patents

이중 게이트를 구비한 박막 트랜지스터 및 그 제조방법

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KR0155306B1
KR0155306B1 KR1019940036359A KR19940036359A KR0155306B1 KR 0155306 B1 KR0155306 B1 KR 0155306B1 KR 1019940036359 A KR1019940036359 A KR 1019940036359A KR 19940036359 A KR19940036359 A KR 19940036359A KR 0155306 B1 KR0155306 B1 KR 0155306B1
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Abstract

본 발명은 고화질의 액티브 매트릭스 액정표시장치에 유용한 다결정 실리콘에 관한 것으로서, 특히 이중게이트를 구비한 박막트랜지스터 및 그의 제조방법에 관한 것이다.
본 발명은 이중 게이트 구조나 이중채널, 이중 게이트 구조를 갖는 박막 트랜지스터의 게이트 전극과 게이트 전극 사이에 있는 활성층의 저항값 즉 N-채널 박막 트랜지스터의 경우는 n+저항을, P-채널 박막 트랜지스터의 경우는 p+저항값을 각각 n-, p-저항값으로 조절하여 게이트 전극과 게이트 전극사이의 저항길이를 줄이므로써 소자가 차지하는 면적을 줄임과 동시에 누설전류를 감소 시킬 수 있다.

Description

이중게이트를 구비한 박막트랜지스터 및 그 제조방법(Thin film Tramsistor with Double Gate and Method Thereof)
제1도는 본 발명에 의한 이중게이트 박막 트랜지스터의 단면도.
제2도는 제1도의 평면도.
제3도(a)∼(f)는 본 발명에 의한 박막 트랜지스터의 제조방법을 각 단계별로 나타낸 공정단면도.
제4도(a)∼(c)는 본 발명에 다른실시예에 의해 제작된 구조를 나타낸 도면도이다.
*도면의 주요부분에 대한 부호의 설명
1 : 투명성 절연기판 2 : 다결정 실리콘 박막(활성충)
3 : 게이트 산화막 4 : 게이트 전극
5 : 감광막(photoresist)
6 : 소오스, 드레인 영역(N-채널일 경우 N+, P-채널일 경우 P+)
7 : 산화막 8 : 소오스, 드레인 전극
10 : 저농도 도핑영역
본 발명은 고화질의 액티브 매트릭스 액정표시장치에 유용한 다결정 실리콘 박막 트랜지스터에 관한 것으로서, 특히 이중게이트를 구비한 박막트랜지스터 및 그의 제조방법에 관한 것이다. 일반적으로, 다결정 실리콘 박막 트랜지스터는 고화질의 액티브 매트릭스 액정표시장치(active matrix LCD; Lipuid Crystal Display)에서 패널의 픽셀스위치(pixel switch) 또는 주변 구동집적회로(drive IC)에 이용되고 있다.
종래의 다결정 실리콘 박막트랜지스터 구조는 OFF상태에서 누설전류가 많아 TFT-LCD의 픽셀어레이 구동소자로서 부적합하다. 일반적으로 누설전류는 게이트전극과 드레인전극 사이에 걸리는 전기장의 세기와 활성층으로 사용되는 다결정 실리콘박막의 결함에 의하여 좌우되므로 누설전류를 줄이기 위해서는 게이트전극과 드레인전극 사이의 전기장의 세기와 다결성 실리콘 박막의 결함을 줄일 필요가 있다.
누설전류를 줄이기 위한 다결정 실리콘 박막 트랜지스터의 구조로써는 LDD(Lightly Doped Drain)나 이중 게이트, 다중 게이트, OFFSET구조 등이 발표되고 있다.
LDD 구조와 OFFSET 구조는 누설전류를 감소시킬 수 있으나 이와 함께 구동 전류가 감소되는 단점이 있다.
이중 게이트 구조나 다중 게이트 구조는 구동 전류의 감소는 적으나 OFF 상태에서 게이트 전압의 증가에 따라 누설전류가 증가하여 누설전류를 줄이기 위하여서는 게이트 전극과 게이트 전극 사이의 활성층 간격을 길게 할 필요가 있다.
게이트 전극과 게이트 전극 사이의 저항길이를 길게 할 경우 소자가 차지하는 면적이 크므로 개구율이 큰 고정세, 고화질 TFT-LCD 디스플레이의 구동소자로서 응용하기에는 문제가 있다.
본 발명은 이중 게이트 구조나 이중채널, 이중 게이트 구조를 갖는 박막 트랜지스터의 게이트 전극과 게이트 전극 사이에 있는 활성층의 저항값, 즉 N -채널 박막 트랜지스터의 경우는 n+저항을, P-채널 박막 트랜지스터의 경우는 p+저항값을 각각 n-, p-저항값으로 조절하여 게이트 전극과 게이트 전극사이의 저항길이를 줄이므로써 소자가 차지하는 면적을 줄임과 동시에 누설전류를 감소 시킬 수 있는 박막 트랜지스터 및 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명은 이중게이트(Double Gate) 및 이들의 하부에 게이트산화막을 개재하여 오버랩되는 활성층 영역에 각각 형성된 이중채널을 구비한 다결정실리콘 박막 트랜지스터에 있어서, 상기 이중게이트 사이의 활성층의 저항값을 조절하여 누설 전류를 감소시키기 위하여 상기 이중게이트의 하나의 게이트와 다른 하나의 게이트 사이의 활성층에 소정 도전형의 저농도 도핑영역을 구비한 것을 특징으로 한다.
본 발명에 의한 박막트랜지스터의 제조방법은 a)투명성 절연기판상에 비정질 실리콘 박막을 저압화학기상증착법(LPCVD)으로 증착한후 결정화를 위한 열처리 공정을 수행하여 다결정 실리콘박막을 형성하는 공정; b)상기 다결정실리콘 박막을 패터닝하여 트랜지스터의 활성영역을 정의하는 공정; c)상기 활성영역이 정의된 기판의 전면에 게이트 산화막을 형성하는 공정; d)상기 게이트 산화막의 소정부위에 이중(double)게이트를 형성하는 공정; e)상기 이중 게이트를 마스크로 사용하여 저농도 불순물을 이온주입하여 이중게이트 사이의 활성영역에 누설전류를 감소시키기 위한 저농도 도핑 영역을 형성하는 공정; f)상기 이중게이트 사이에 감광막 패턴을 형성하고, 이 패턴을 마스크로 이용한 이온주입공정을 통하여 상기 활성영역에 고농도의 소오스/드레인 영역을 형성하는 공정; 및 g)금속전극을 형성하기 위한 배선공정으로 이루어 진다.
본 발명의 다른 특징은 첨부도면을 참조하여 설명되는 실시예에 의해 보다 명확해질 것이다.
제1도는 본 발명에 의하여 제안된 이중 게이트 구조 및 이중채널, 이중 게이트 구조를 갖는 박막 트랜지스터의 단면도이다.
제2도는 제1도의 평면도이다.
본 발명의 박막 트랜지스터의 구조에 대한 제조공정을 제3도를 참조하면서 상세히 설명하고자 한다. 제3(a)도와 같이, 증류수로 세척한 산화막이 성장된 실리콘 웨이퍼, 석영 혹은 유리기판(1) 위에 SiH4가스 또는 Si2H6가스를 사용하여 비정질 실리콘 박막을 저압 화학기상증착(LPCVD)방법으로 두께 200Å∼1000Å증착한다.
이때 SiH4가스를 사용할 경우 일반적으로 550℃에서 수행되며, Si2H6가스를 사용할 경우 470℃정도에서 비정질 실리콘 박막을 증착한다.
증착된 비정질 실리콘 박막을 600℃이하의 열전기로 또는 산소분위기의 고압 열전기로에서 열처리에서 결정화한다.
비정질 실리콘 박막을 결정화하는 또다른 방법으로서는 급속 열처리 방법으로 결정핵을 생성한 후 600℃이하 열전기로 또는 산소 분위기의 고압 열전기로에서 열처리하여 다결정 실리콘 박막(2)을 형성한다.
결정화된 다결정 실리콘 박막(2)을 사진 식각법으로 제3(b)도와 같이 활성층을 정의하고 식각하여 활성층 영역을 형성한다. 활성층 영역위에 제3(c)도와 같이, 게이트 산화막을 형성하기 위하여 800℃∼1000℃의 고온 열전기로에서 산화막을 성장하거나 혹은 저압 화학 기상증착이나 플라즈마 화학기상증착(PECVD)방법으로 두께 300Å∼1000Å의 게이트 산화막(3)을 증착한후 600℃ 이하 열전기로에서 열처리한다.
그 다음 열처리된 게이트 산화막위에 다결정 실리콘 박막이나 실리사이드, 금속막을 증착한후 사진 식각법으로 게이트 전극(4)을 형성한다.
게이트 전극과 게이트 전극 사이의 저항값을 조절하기 위하여 제3(d)도와 같이, N-채널 다결정 실리콘 박막 트랜지스터인 경우는 P+(인) 이온이나 As+(비소)이온을, P-채널 다결정 실리콘 박막 트랜지스터의 경우는 BF2이온이나 B+(붕소)이온을 각각 1×1012/㎠∼1×1014/㎠농도로 주입한다.
그 다음 제3(e)도와 같이, 게이트 전극과 게이트 전극 사이에 감광막(5)을 이용하여 사진전사 방법으로 마스크를 형성한 후 N-채널박막 트랜지스터일 경우 P+(인) 이온이나 As+(비소)이온을 1×1015∼5×1515/㎠ 농도로 주입하고, p-채널 박막 트랜지스터일 경우 B+(붕소)나 BF2를 1×1015∼5×1015/㎠ 농도로 주입하여 소오스, 드레인(6)을 형성한다.
이어, 제3(f)도와 같이, 저압 화학 기상증착방법으로 두께 5000Å∼10000Å의 산화막(7)을 증착한후 이온주입된 불순물을 활성화한다.
사진 식각법을 이용하여 전극 접촉 부분을 만든 다음 금속막 또는 투명 전도막을 이용하여 전극 접촉 부분을 만든 다음 금속막 또는 투명 전도막을 스퍼터링 방법으로 증착한다.
사진 식각방법으로 게이트, 소오스, 드레인 전극(8)을 형성한 후 수소화하여 본 발명의 다결정 실리콘 박막 트랜지스터 구조를 제조한다.
또다른 실시예로서, 제4도와 같이 다결정 실리콘 박막 대신에 활성층으로 다결정 실리콘/다결정 Si1-xGex/다결정 실리콘으로 구성된 3층 박막이나, 다결정 실리콘/다결정 Si1-xGex으로 구성된 이중막, 또는 다결정 Si1-xGex단층 박막을 활용하여 본 발명의 박막 트랜지스터 구조를 제조할 수 있다.
먼저, 3층 박막을 활성층으로 사용하는 경우를 제4(a)도를 참조하여 서술하고자 한다.
증류수로 세척한 산화막이 성장된 실리콘 웨이퍼, 석영 혹은 유리 기판(1)위에 SiH4가스 또는 Si2H6가스를 사용하여 저압 화학 기상 증착방법(LPCVD)이나 급열 화학 기상증착방법(RTCVD)으로 두께 50Å∼500Å의 비정질 실리콘 박막(2a)을 증착한다.
SiH4가스를 사용할 경우는 증착온도가 500℃∼580℃, Si2H6가스를 사용할 경우는 증착온도가 400℃∼500℃에서 수행한다.
증착된 비정질 실리콘 박막위에 같은 방법으로 GeH4와 Si2H6가스 또는 SiH4가스를 혼합하여 두께 50Å∼500Å의 비정질 Si1-xGex박막(2b)을 증착한다.
그 다음 상기 기술한 같은 방법으로 두께 50Å∼500Å의 비정질 실리콘 박막(2c)을 증착하여 3층 비정질 박막을 형성한다.
증착된 비정질 박막을 600℃이하 열전기로 또는 산소 분위기의 고압 열전기로에서 열처리하여 결정화 하거나 급속 열처리방법(RTA)으로 결정핵을 생성한 후, 600℃이하의 열전기로 또는 산소 분위기의 고압 열전기로에서 열처리하여 결정립을 성장하여 다결정 3층 박막을 형성한다.
결정화된 다결정 3층 박막을 사진 전사법으로 활성층을 정의하고 건식 식각방법으로 식각하여 활성층 영역을 형성한다.
그 다음 제3(c)도에서부터 제3(f)도까지 앞서 서술한 순서와 방법 대로 공정을 수행하여 제4(a)도와 같은 박막 트랜지스터 구조를 제조한다.
이중막을 활성층으로 사용할 경우는 산화막이 성장된 실리콘 웨이퍼, 석영 혹은 유리기판(1) 위에 Si1-xGex비정질 박막(2a)을 두께 50Å∼100Å증착한후 그 위의 비정질 실리콘 박막(2b)을 두께 50Å∼100Å으로 증착한다.
그 다음 증착된 이중막을 상기 서술한 바와 같은 방법으로 열처리 하여 결정화한 후 활성층으로 활용하여 상기 서술한 제3(c)도에서부터 제3(f)도까지 공정순서와 같은 방법으로 공정을 수행하여 제4(b)도와 같은 박막 트랜지스터를 제조한다.
Si1-xGex단층 박막을 활성층으로 활용할 경우 두께 200Å∼1500Å의 비정질 Si1-xGex박막(2)을 증착한후 상기 서술한 같은 방법으로 결정화하여 활성층으로 활용한다.
그 다음 제3(c)도에서 제3(f)도까지의 공정순서와 같은 방법으로 제4(c)도와 같은 박막 트랜지스터를 제조한다.
이상 설명한 바와같이 본 발명에 의하면, 이중 게이트 구조 및 이중채널, 이중게이트 구조를 갖는 박막 트랜지스터의 게이트 전극과 게이트 전극 사이의 저항값을 조절함으로써, TFT-LCD 평판 디스플레이의 픽셀어레이(pixel array)구동소자에 활용할 경우, 누설전류와 소자면적을 줄임으로써 개구율 향상이 필요로 하는 고정세, 고화질의 TFT-LCD 평판 디스플레이를 제조하는데 활용할 수 있다.

Claims (8)

  1. 이중게이트(Double Gate) 및 이들의 하부에 게이트산화막을 개재하여 오버랩되는 활성층 영역에 각각 형성된 이중채널을 구비한 다결정실리콘 박막 트랜지스터에 있어서, 상기 이중게이트 사이의 활성층이 다결정 Si1-xGex의 단층박막, 다결정실리콘/다결정 Si1-xGex의 이중박막, 다결정실리콘/다결정 Si1-xGex다결정실리콘으로 이루어진 3층박막 중 어느 하나로 구성되되, 이 활성층의 저항값을 조절하여 누설전류를 감소시키기 위하여 상기 이중게이트의 하나의 게이트와 다른 하나의 게이트 사이의 상기한 활성층에 소정 도전형의 저농도 도핑영역을 구비한 것을 특징으로 하는 이중게이트 박막트랜지스터.
  2. 제1항에 있어서, 상기 소정도전형의 저농도 도핑영역은 N-채널 트랜지스터인 경우 AS 이나 P이온이, P-채널인 경우 B나 BF2이온이 약 1×1012/㎝-2∼1×1014/㎝-2범위의 불순물 농도로 주입된 것을 특징으로 하는 이중게이트 박막트랜지스터.
  3. 다결정 실리콘 박막 트랜지스터를 제조하는 방법에 있어서, a)투명성 절연기판 상에 비정질 실리콘 박막을 저압화학기상 증착법(LPCVD)으로 증착한후 결정화를 위한 열처리 공정을 수행하여 다결정 실리콘박막을 형성하는 공정; b)상기 다결정실리콘 박막을 패터닝하여 트랜지스터의 활성영역을 정의하는 공정; c)상기 활성영역이 정의된 기판의 전면에 게이트 산화막을 형성하는 공정; d)상기 게이트 산화막의 소정부위에 이중(double) 게이트를 형성하는 공정; e)상기 이중게이트를 마스크로 사용하여 저농도 불순물을 이온주입하여 이중게이트 사이의 활성영역에 누설전류를 감소시키기 위한 저농도 도핑영역을 형성하는 공정; f)상기 이중게이트 사이에 감광막 패턴을 형성하고, 이 패턴을 마스크로 이용한 이온주입공정을 통하여 상기 활성영역에 고농도의 소오스/드레인 영역을 형성하는 공정; 및 g)금속전극을 형성하기 위한 배선공정으로 이루어진 이중게이트 박막트랜지스터의 제조방법.
  4. 제3항에 있어서, 상기 (a)공정의 다결정실리콘 박막이 비정질실리콘 박막, 비정질 Si1-xGex박막 및 비정질실리콘박막을 순차적으로 증착한 후 결정화된 3층박막으로 이루어진 이중게이트 박막트랜지스터의 제조방법.
  5. 제3항에 있어서, 상기 (a)공정의 다결정실리콘 박막이 비정질 실리콘박막 및 비정질 Si1-xGex박막을 연속 증착하여 결정화한 2층 박막으로 이루어진 이중게이트 박막트랜지스터의 제조방법.
  6. 제3항에 있어서, 상기 (a)공정의 결정화를 위한 열처리공정은 600℃ 이하의 산소분위기의 고압 열전기로에서 수행되는 이중게이트 박막트랜지스터 제조방법.
  7. 제3항에 있어서, 상기 (a)공정의 결정화를 위한 열처리공정은 금속 열처리방법(RTA)으로 결정핵을 생성한 후 600℃ 이하의 산소분위기의 고압 열전기로에서 수행되는 이중게이트 박막트랜지스터 제조방법.
  8. 제3항에 있어서, 상기 (e)공정의 저농도 도핑영역 형성을 위한 이온주입 공정은 N-채널 트랜지스터인 경우 AS 이나 P이온이, P-채널인경우 B나 BF2이온이 약 1×1012㎝-2∼ 1×1014㎝-2범위의 불순물 농도로 수행되는 이중게이트 박막트랜지스터 제조방법.
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