KR0179035B1 - 박막 반도체 장치 및 그 제조방법 - Google Patents

Abstract

본 발명은 600℃ 이하의 저온에서 실리콘 박막 흡착방법, 박막 반도체 장치, SRAM 등에 적당한 반도체 장치 생산 방법에 관한 것으로, 반도체 층은 공기중에서 589.3nm의 파장 광에 대해 4.06 이하의 굴절 인덱스를 갖는 실리콘 막과, 공기중에서 308nm의 파장 광에 대해 4.46 이상의 굴절 인덱스를 갖는 막 또는 404.7nm의 파장에서 0.81 이하의 흡광 인덱스를 갖는 실리콘 막을 포함한다.

Description

박막 반도체 장치 및 그 제조 방법

제1도(a) 내지 제1도(f)는 본 발명의 실시예에 따라 실리콘 박막 반도체 장치 제조 단계를 보여주는 단면도.

제2도는 본 발명의 실시예에 따른 박막 트랜지스터의 특성이 종래 기술의 특성과 비교할 때 본 발명의 효과를 보여주는 도면.

제3도는 본 발명의 효과를 보여주기 위하여 반응기내의 압력과 박막 트랜지스터의 실제 이동도간의 관계를 보여주는 도면.

제4도는 본 발명의 효과를 설명하기 위하여 반응기내의 압력과 배치된 실리콘 박막의 방향간의 관계를 보여주는 도면.

제5도는 본 발명의 효과를 보여주기 위하여, 반응기내의 압력과 배치된 실리콘 막의 결정성(이는 두 방법 즉 라만 스펙트로스코피 및 다중-파장 스펙트로스코피 엘립소메트리로 측정된다)간의 관계를 보여주는 도면.

* 도면의 주요부분에 대한 부호의 설명

101 : 기판 102 : 실리콘 이산화물 하층 막

103 : 불순물 포함하는 실리콘 박막 104 : 소스/드레인 영역

105 : 채널부 실리콘 박막 106 : 게이트 절연막

107 : 게이트 전극 108 : 소스/드레인 전극 단자

본 발명은 600℃ 이하의 저온에서 절연물질로 고품질의 실리콘 박막 증착방법, 박막 반도체 장치 및 활성 매트릭스 액정 표시부, SRAM 등에 응용하는데 적당한 반도체 장치 제조 방법에 관한 것이다.

액정 표시부의 스크린 사이즈와 그것의 리솔루션은 큰 양의 정보가 표시되도록 단순한 매트릭스 시스템에서 활성 매트릭스 시스템까지 액정 표시부를 구동하기 위한 시스템 개선과 수반하여 증가된다. 상기 활성 표시부 시스템은 수천 수백의 픽셀을 가지는 액정 표시부의 형성을 가능케하며, 픽셀 각각에 대해 형성될 스위칭 트랜지스터를 허용한다. 예컨대 용해 석영 플레이트, 유리 플레이트 등과 같은 투영 절연 기판, 투영 표시 정보를 허용하는 모든 것은 여러 액정 표시부에 대해 기판으로서 사용된다.

그러나, 표시부의 스크린 사이즈가 좀더 증가하거나, 표시부 원가가 좀더 감소될 때, 가격이 저렴한 보통의 절연 기판 유리로서 사용하는 것이 필요하다. 따라서, 경제성을 유지하고 안정한 특성을 가진 저렴한 가격의 유리 기판 상의 활성 매트릭스 시스템 구동을 위한 박막 트랜지스터 형성을 가능케 하는 기술이 요구된다.

무정형 실리콘 또는 다결정 실리콘이 일반적으로 박막 트랜지스터에 대해 활성층으로서 사용되지만, 높은 동작 속도를 보여주는 다결정 실리콘은 그 사이에서 일체적으로 형성된 구동 회로를 가지는 박막 트랜지스터를 형성하는 시도에 대해 유용하다.

600℃ 이하의 온도에서 보통의 유리 기판 사용을 허용하는 절연 물질상에 고품질 실리콘 박막을 형성하는 기술은 박막 반도체 장치 형성에 대해 요구되어진다. 이 기술은 또한 SRAM 등의 집적과 다층 LSI 형성에 제공되기 때문에, 상당히 유용하다. 그러나, 600℃ 이하에서 증착될때는 종래의 저압 CVD 처리는 저결정성과 주로 (220)의 양호한 방향을 가지는 나쁜 품질의 실리콘 박막을 형성하기 때문에, 상기 LPCVD 다결정 박막은 반도체 장치에 부적당하다. 따라서 실리콘 박막의 품질은 박막 반도체 장치에 대한 활성층이 형성될 수 있도록 하기 위한 다양한 방법으로 개선된다.

상기 방법의 예는 가능한 상당히 높은 처리온도(610℃ 내지 640℃)에 근접한 온도에 대해 증가하는 증착 온도와 40mtorr 내지 750mtorr(Appl. phys. Lett. 50(26), P1894(1987))의 증착 압력에서 실리콘 박막 증착을 포함하는 박막 반도체 장치의 활성층을 형성하는 방법이다. 또다른 예는 570℃ 이하의 온도에서 저압 CVD 처리에 의해 절연 기판상에서 실리콘 막을 증착하는 것과 그때 증착된 막의 방향과 결정성을 변화시키기 위해 24시간동안 640℃ 이하의 온도에서 막을 가열하는 것을 포함하는 박막 반도체 장치 특성을 개선하는 방법이다(일본 특허출원 공개 제63-307776호). 상기 방법의 다른 예는 RF 마그네트론 스퍼터링 또는 플라즈마 CVD 처리에 의해 대략 300℃ 이하의 온도에서 무정형 실리콘 박막을 증착하고 이 막에 다양한 레이저 비임을 공급하는 것을 포함하는 박막 반도체 장치에 대한 활성층 형성의 방법이다(Jpn. J. Appl. phys., 28, P1871(1989) 및 전자 정보 통신 사회 EID-88-58의 기술 연구 보고서).

[본 발명으로 해결가능한 문제]

그러나, 상기 기술된 종래 기술은 여러 문제를 가진다.

상기 증착된 실리콘 박막을 가열하거나, 레이저 비임을 공급함에 의한 박막 반도체 장치 특성 개선 방법은 저압 CVD 처리를 채택하는 방법과 비교하여, 복잡하면서 지루한 생산 처리를 포함한다. 이는 생산성 감소, 비싼 처리 장치를 구입할 필요성과 생산비용 증가의 문제를 초래한다. 종래의 저압 CVD 처리사용에 의해 활성층으로서 제공되는 실리콘 막 증착 방법은 증착 온도가 상당히 높다는 문제를 가진다. 예를들어, 박막 반도체 장치가 싼 가격의 유리 기판에 형성될 때, 생산처리시 가장 높은 온도는 대략 600℃이며 가장 높은 온도에서 유지시간은 수시간 이하로 제한된다. 박막 반도체 장치가 3차원의 LSI, SRAM 등에 공급될 때, 상기 박막 반도체 장치는 하부층 트랜지스터와 접속부의 보호의 관점에서 600℃ 이하의 가장 높은 처리 온도에서 양호하게 발생된다. 덧붙이면, 상기 종래의 LP CVD 처리는 낮은 결정성과 주로 {220}에 국한된 방향만을 가지는 실리콘 박막을 형성하기 때문에 다결정 실리콘 박막을 형성하는 LP CVD는 반도체 장치의 활성층에 대해 적당하지 않고, 3차원의 LSI, SRAM 등에 공급되지도, 액정에 대한 스위칭 소자로서 사용되지도 않는다.

따라서, 본 발명은 위에서 상술된 문제를 해결할 관점을 갖고 이루어졌으며, 본 발명의 목적은, 박막 반도체 장치의 활성층으로서 사용될 수 있는 특성을 가진 실리콘 박막의 특성을 개선하는 구조를 제공하는 것이다.

본 발명의 또 다른 목적은 600℃ 이하의 저온에서 오직 저압 CVD 처리를 포함하는 간단한 방법에 의해 양호한 특성을 가지는 실리콘 막 형성방법을 제공하고, 상기 장치가 양호한 특성을 나타내는 600℃ 또는 그 이하에서 간단한 LP CVD 처리에 의해 제조된 활성층을 갖는 박막 반도체 장치를 제조하기 위한 것이다.

상기 위에서 상술된 목적은 트랜지스터에 대해 활성층으로서 제공되도록 절연 물질로 덮혀진 최소의 면을 가진 기판과 상기 기판의 측면중 하나에 형성된 실리콘 막 반도체 층을 포함한 박막 반도체 장치에 의해 달성되며, 반면 상기 반도체 층은 공기중에서 589.3nm 파장의 빛에 대해 4.06 이하의 굴절 인덱스를 가지는 실리콘 막과, 공기중에서 308nm 파장의 빛에 대해 4.46 이하의 굴절 인덱스를 가지는 실리콘 막 또는 404.7nm 파장의 빛에 대해 0.81 이하의 흡광 인덱스를 가지는 실리콘 막과, 또한 라만 분광기에 의해 측정될 때 40% 이상에 도달하는 결정성 등급을 가지는 실리콘 막을 포함한다.

그러한 실리콘 막이 저압 CVD 처리에 의해 증착될 때, 모노실란은 소스 가스로서 사용되며, 전체 리액터 압력은 15mtorr 이하이며 실란의 부분 압력은 10mtorr 이하가 된다.

본 발명에 있어서, 실리콘 막이 600℃ 이하의 저온에서 LP CVD 처리에 의해 증착될때조차도, 상기 리액터의 내부 압력이 15mtorr 이하이거나, 실란의 부분 압력이 10mtorr 이어서, 결정성, 양호한 방향성과 같은 막 특성, 광학적 특성 등이 개선되고, 형성된 실리콘 막은 상기 박막 반도체 장치의 특성이 개선되도록 박막 반도체 장치에 대해 활성층으로서 사용된다.

본 발명의 실시예가 아래에 기술되며, 본 발명은 실시예에 국한되지 않는다.

제1도(a) 내지 제1도(f)는 MIS형 전계 효과 트랜지스터를 형성하는 다결정 실리콘 박막 트랜지스터 생산 공정을 도시한다.

실시예 1에서, (235mm 스퀘어) 석영 유리가 기판(101)으로서 사용된다. 그러나, 600℃ 온도에 견딜 수 있는 어떤 기판이라도 기판의 형태와 크기에 상관없이 사용된다. 예를 들어, 실리콘 웨이퍼에 형성된 3차원 LSI 또한 기판으로서 사용된다. 바꿔말하면, 소성(sintered) 알루미늄 기판(Al₂O₃), 알루미늄 질화물 기판(AlN), 실리콘 탄화물 기판(SiC), 그래파이트(graphite) 기판등과 같은 세라믹 기판 또는 텅스텐, 몰리브덴 등과 같은 고융해점 금속 플레이트가 기판으로서 또한 사용되어진다.

상기 석영 유리 기판은 5분동안 보일된 60% 질화물산에 첫번째로 가라앉으며 그때 질소 가스에 의해 거품이 인 순수한 물에서 워시된다. 산으로 부식되거나 저하된 금속등과 같은 물질이 기판으로서 사용될 때는, 질산으로 기판을 워시하는 것이 불필요하다. 기판을 워싱하는 다른 효과적 방법은 에타놀에 따라 아세톤 또는 MEK(메틸 에틸 케톤)등과 같은 유기 솔벤트로 세정후 순수로 세정하는 방법, 유기 계면 활성제를 함유하는 수성 용액 또는 실리콘을 함유한 계면 활성제로 세정후 순수한 물로 세정하는 방법이 포함된다.

2000Å의 실리콘 이산화물 막(SiO₂막)(102)은 대기 압력 화학적 증기 위상 증착 처리(APCVD 처리)에 의해 워시된 석영 기판상의 보호적 하부층 막으로서 증착된다. 상기 여러 물질중 하나가 기판으로서 사용될 때, 상기 SiO₂하층막(102)은 그로부터 후에 증착된 실리콘 박막의 특성 또는 기판을 포함하는 박막 트랜지스터 수행을 안정화시키기 위해 요구된다. 덧붙이면, 보호 하층막(102)은 기판(101)에 대한 물질로서 사용된 통상의 유리에 포함된 나트륨 이온등 또는 트랜지스터 부분에서의 확산과 혼합으로부터 기판(101)으로서 사용된 세라믹 플레이트에 첨가된 신터링 보조 물질과 같은 유동성 이온을 방지하는 기능을 가진다. 금속 플레이트가 기판(101)으로서 사용될 때, 상기 SiO₂하층막(102)은 절연 특성을 보증하는데 필요하다. 더구나, 3차원 LSI 소자에서, 상기 보호 하층막(102)은 트랜지스터와 접속부 사이에서 내부층 절연막에 대응한다. 상기 SiO₂하층막(102)의 증착동안의 기판온도는 300℃이다. 상기 SiO₂막은 840sccm 산소와 함께 600sccm에서 질소로 희석된 20% 실란을 사용하는 APCVD 처리에 의해 증착된다. 이 처리동안에 상기 SiO₂막의 증착비는 3.9Å/sec이다.

도너 또는 액셉터로서 제공되는 불순물을 함유하는 실리콘 박막(103)은 그때 저압 CVD 처리에 의해 증착된다. 실시예 1에서, 인이 n형 트랜지스터 형성을 목적으로 불순물로서 선택되어지만, V 및 VI족에서의 성분중 인이 아닌 어떤것이라도 n형 경우에 불순물로서 첨가될 수 있으며, II족 및 III족의 붕소등과 같은 성분중 어느 것이라도 P형 경우의 불순물로서 첨가될 수 있다. 불순물을 함유하는 실리콘 박막(103)은 소스 및 드레인 영역을 형성하는 부분이다. 불순물 첨가 방법은 이 실시예 1에서 제공된 CVD 처리를 포함하며, 불순물을 함유하지 않은 고유의 실리콘 막을 형성하고 증기 위상 또는 실리콘 막과 접촉하는 솔리드 위상으로부터 확산에 의한 불순물을 첨가하는 방법, 형성된 고유의 실리콘 막으로 불순물 이온 주입 방법을 포함한다. 순수한 실리콘막을 형성하고, 실리콘 막에 불순물을 확산시키거나 이온 불순물을 주입하는 방법을 포함하는 불순물 첨가 방법의 사용은 불순물이 순수한 실리콘 막의 요구되는 부분에만 주입되는 것을 가능케 한다. 예를들어, 이는 게이트 전극 단자 및 소스 단자 혹은 자기 정렬의 드레인 단자를 가지는 자기-정렬 트랜지스터의 생산을 가능케한다. 이는 또한 다른 농도로 불순물을 함유하는 부분을 갖어, 다른 전류밀도 및 특정 저항을 가지는 실리콘 막 형성을 가능케하며, 그것에 의해 실리콘막에서 전류가 요구되는 부분만을 흐르도록 하는 것을 가능하게 만든다. 이 실시예 1에서, 인은 불순물로서 선택되며, 불순물을 함유하는 실리콘 박막(103)은 인(PH₃)과 실란을 함유하는 가스 사용에 의해 1500Å 두께로 증착된다. 실시예 1에서, 증착동안에, 200sccm 모노실란, 99.5% 헬륨과 0.5% 인을 함유하는 6sccm의 헬륨-인 혼합가스 및 100sccm에서 헬륨은 184.51ℓ의 볼륨을 가지는 저압 CVD 리액터를 통해 통과되며, 상기 증착온도는 600℃이고, 리액터 압력은 100mtorr이다. 동시에, 상기 증착비는 29.6Å/min이고, 막 형성후의 순간적 시트저항은 2.025Ω/스퀘어이다.

레지스트는 그때 실리콘 박막에 형성되며, 상기 박막은 소스/드레인 영역 104(제1도(b))을 형성하기 위해 붕소 테트라 플로우르화물(CF₄)과 산소(O₂)를 함유하는 플라즈마 혼합 사용에 의해 패턴된다. 잔류 레지스트등과 같은 불순물은 5분 동안의 끓는 질산에 가라앉히는 세정에 의해 제거되며 상기 소스/드레인 영역 S(104)상의 천연 산화막은 20초 동안 1.67%의 하이드로 플로우르 산에 가라앉혀 제거된다. 세정후 즉시, 채널 부분으로 제공되는 실리콘 막은 저압 CVD 처리에 의해 형성된다.

증착동안에, 사용된 LP CVD 리액터의 볼륨은 184.51ℓ이며, 기판은 상기 리액터 중심 가까이 수평적으로 위치한다. 요구처럼, 헬륨, 질소, 아르곤, 수소등과 같은 소스 가스 및 희석 가스는 그로부터의 하부부분을 통해 리액터로 안내되며 그로부터의 상부 부분을 통해 소비된다. 3개의 죤으로 분할된 히터가 바람직한 온도의 등온 죤이 3개의 죤을 분리적으로 조절하는 것에 의해 거의 리액터 센터에서 형성되도록 리액터 외부에 부착되었다. 상기 등온 죤의 길이는 대략 350mm 이며 온도가 600℃로 셋될 때 예로 0.2℃ 이하의 온도 변형을 도시한다. 리액터로 삽입된 각각 기판사이의 간격이 10mm인 경우에, 35기판은 하나의 배치(batch)동안 취급된다. 실시예 1에서, 17기판들이 200mm 간격으로 등온 죤에 위치한다.

상기 배기는 로터리 펌프의 직렬로 접속된 기계적 부스터(booster) 펌프 사용에 의해 수행된다. 2개의 펌프가 600℃ 리액터 온도에서 동작하는 상태에서, 상기 리액터에서 평형 압력은 헬륨이 9sccm으로 흐를 때, 5.05mtorr이며, 헬륨이 74sccm로 흐를 때, 25.20mtorr이다. 상기 리액터에서 평형 압력이 본질적으로 상기 값들사이의 흐름비 범위내에서 선형적으로 변화하지만, 상기 선형에서의 변형은 넓은 흐름비 범위에 대해 발생한다. 예로, 상기 펌프가 600℃에서 동작하는 상태에서, 상기 평형 압력은 헬륨이 200sccm에서 발생될 때 56.56mtorr이며, 상기 압력은 헬륨이 1slm에서 발생될 때는 186.04mtorr이다. 상기 평형 압력이 200sccm의 흐름비와 1lsm의 흐름비 사이에서 선형적으로 변화하지만, 상기 흐름비에 의존하는 압력은 9sccm과 9sccm 사이의 흐름비와는 다르다. 상기 압력은 가스의 종류에는 무관한 캐패시턴스 마노메타에 의해 측정된다.

상기 기판은 거기에 형성된 소스/드레인 영역을 가지며 천연 산화물 막을 가지지 않는 면은 즉시 상기 기판면이 아래로 향하도록 저압 CVD 리액터로 삽입된다. 삽입하는 동안에, 상기 리액터에서의 온도는 395℃와 400℃ 사이에 존재하며, 상기 리액터 내측은 질소 대기에서 유지된다. 질소 커튼은 기판이 리액터에 삽입될 때 리액터에서 공기 흐름을 최소화하도록 대략 6slm에서 질소 사용에 의해 리액터 인렛 가까운 부분에서 형성된다.

상기 기판이 리액터로 삽입된 후에, 배기 및 누설 테스트가 실행된다. 정상적으로 검출된 경우에, 상기 리액터 온도는 400℃의 삽입온도에서 증착 온도까지 증가된다. 이 실시예에서, 채널 부분으로서 제공된 실리콘 박막은 600℃로 증착되기 때문에, 온도 증가에 대해 요구된 시간은 1시간이다. 시간 증가에 대한 시간은 증착온도에 대응하여 변화하여야만 한다. 예를들어, 증착온도가 630℃일때는 1시간 30분이 요구되고, 증착온도가 550℃일때는 단지 35분이 요구된다. 온도 상승의 주기동안에, 2개의 펌프가 동작하고, 적어도 99.99%의 순도를 가지는 불활성 또는 감소 가스가 계속해서 흐르도록 발생한다. 상기 형태의 가스예는 수소, 헬륨, 질소, 네온, 아르곤, 크세논, 크립톤 등과 같은 순수한 가스를 포함하는 불활성 가스 또는 감소 가스로서 사용되며 가스는 그로부터 혼합된다. 99.9999%의 순도를 가지는 헬륨이 실시예 1에서처럼, 350sccm에서 계속적으로 발생하는 경우, 전체 리액터 압력은 95%의 독단적인 레벨을 가지고 80.8±1.3mtorr에서 유지된다. 이 실시예에서, 리액터의 압력은 온도상승동안 80.95mtorr이다.

상기 온도가 증착온도에 도달된후에, 상기 실리콘 박막은 소스 가스로서 리액터에 안내된 실란 및 희석 가스를 포함하는 많은 소정의 실란 또는 소정의 혼합가스를 사용하여 증착된다. 온도상승 동안에는 통과된 같은 가스를 희석가스로 사용하는 것이 가능하다. 어떤 경우라도, 각각의 가스의 순도는 99.999% 이상이다. 이 실시예 1에서, 실리콘 박막은 희석 개스를 사용하지 않고도 10sccm에서 순도 99.999% 또는 그 이상의 실란을 주입하므로서 증착된다. 증착동안, 리액터내 전압력은 8.54mtorr이다. 리액터내 입력이 소스 개스로서 사용된 실란의 부분압 및 반응물인 수소의 부분압과의 합이기 때문에, 이 실시예 1에서 부분 압력은 정확하게 결정될 수 없다. 그러므로, 불활성 헬륨 개스가 동일 조건하의 10sccm에서 주입되도록 할 때 상기 부분압은 리액터내 평형압으로부터 대략 평가된다. 실시예 1에서, 이 방법에 의해 평가되는 실란의 부분압은 5.4mtorr이다. 실시예 1에서, 채널부를 형성하는 실리콘 박막은 14.27Å/min 증착비에서 250Å 두께로 증착된다.

그리고나서, 그에 따라서 증착된 실리콘 박막은 레지스트를 사용하므로서 패턴화되고 나서 탄소 테트라 플로우르화물과 산소를 함유한 플라즈마 혼합물을 사용하므로서 에칭되어, 실리콘 박막(105) 채널부(제1도(c))을 형성한다. 실시예 1에서, 증착된 실리콘 박막은 7.6Å/sec의 에칭비에서 700w의 전력을 갖는 50sccm : 100sccm비에서 CF₂및 O₂를 함유한 15Pa의 진공 플라즈마는 사용하므로서 에칭된다. 96%의 황산으로 97℃에서 20분 동안 세척하고 60%의 끓는 질산에 30분동안 담가논 후, 그리고나서 게이트 절연막(106)은 APCVD 처리(제1도(d))에 의하여 증착된다. 이 실시예 1에서, SiO₂막은 300sccm에서 20%의 실란을 함유한 질소/실란 개스와 300℃의 기판 온도에서 420sccm인 산소를 통과하므로서 1,500Å 두께로 증착된다. 증착비는 1.85Å/sec이다. 막의 굴절율은 6328Å의 광 파장당 1.455이고 25℃에서 1.67%의 플로오르화 수소산 수용액으로 에칭한 속도는 21.3Å/sec이다.

그리고나서 게이트 전극(107)으로서 작용하는 박막은 스퍼터링 증착 또는 CVD 처리등에 의해 증착된다. 이 실시예 1에서, 비록 인듐 주석산화물(ITO)이 게이트 전극에 대한 물질로서 선택되어 알루미늄, 크롬등의 금속물질을 스퍼터링 처리하므로서 2600Å로 증착될지라도, 실리콘 막, 실리콘 금속 화합물등은 게이트 전극에 대한 물질로서 사용될 수 있다. 게이트 전극으로서 작용하는 박막이 증착된후, 게이트 전극이 형성되고(제1도(e)) 그리고나서 접촉홀은 게이트 절연막에서 개방된다. 그리고나서 소스 및 드레인 테이크 오프(take off) 전극은 스퍼터링 처리에 의해 형성되어 트랜지스터(제1도(f))를 완성시킨다.

제2도중 제2-a도는 상술된 방법으로 형성된 샘플 박막 트랜지스터(TFT)의 V_GS-I_ds곡선의 일예를 도시한 것이다. 도면에서, I_ds는 소스/드레인 전류이고 V_GS는 게이트 전압이다. 상기 특성은 소스/드레인 전압 V_ds=4{V} 및 25℃의 온도에서 측정된 것이다. 트랜지스터 채널부는 10㎛의 길이 L과 10㎛의 폭을 갖는다. 트랜지스터가 턴온될 때 흐르는 온 전류 I_ds는 V_GS=4[V]이고 V_GS=10[V]인 동안 1.32[μA]이다. 최소 I_ds에서 오프 전류 I_ds는 V_ds=4[V] 및 V_GS=-3.5[V]에서 0.12[pA]이다. 얻어진 박막 트랜지스터는 7배의 크기보다 큰 온/오프 비를 갖는 양호한 특성을 지닌다. 트랜지스터의 포화 전류 영역에서 얻어진 효율적인 전자 모빌러티는 3.9[cm²/v.s]이다.

박막 트랜지스터는 채널부 실리콘 박막을 증착하는 단계를 제외하면 실시예 1에서 사용된 공정과 동일한 공정으로 형성된다. 실시예 2에서, 채널부 실리콘 박막이 증착될 때, 온도를 증가시키기 위하여 요구되는 시간은 1½시간이고 순도 99.9999%의 헬륨이 온도 상승동안 350sccm에서 연속적으로 통과된다. 실리콘 박막은 630℃의 증착온도와 희석 개스의 사용없이도 150sccm의 실란 주입비에서 250Å로 증착된다. 증착동안, 반응기내의 압력은 49.2mtorr이고 실란대신 헬륨 사용에 의해 평가된 실란의 부분압은 73.4Å/min이다. 이 실시예 2는 종래 기술에 해당한다. 제2도중 제2-b도는 상술된 방법으로 형성된 샘플 박막 트랜지스터의 V_GS-I_ds특성을 도시한 것이다. 트랜지스터의 크기와 측정 조건은 실시예 1에 사용된 것들과 동일하다. 실시예 2에서, 온 전류 I_ds는 0.12[μA], 오프 전류 I_ds는 0.15[pA] 및 온/오프비는 6배의 크기보다 작다. 트랜지스터의 포화 전류 영역에서 결정된 효율적인 전자 모빌러티는 2.4cm²/v.s}이다.

실리콘 막이 트랜지스터의 채널용을 형성하기 위하여 저압 CVD 처리에 의해 증착될 때, 증착 온도가 높으면 높을수록 트랜지스터의 특성이 더욱 개선되기 때문에, 실리콘 막은 일반적으로 종래 기술의 630℃의 고온 또는 그 이상의 고온에서 증착된다. 그러나, 본 발명의 일실시예인 실시에 1에서 얻어진 결과와 종래 기술에 해당하는 실시예 2에서 얻어진 결과와 비교하면, 실리콘 박막 채널부가 저압 CVD 처리에 의하여 증착될 때 8.54mtorr의 반응에 전압과 5.4mtorr의 실란 부분압에 증착된 실리콘 박막을 구비한 주요부를 갖는 박막 트랜지스터는 비록 증착온도가 630℃인 종래 기술에 해당하는 실시예 2와 비교하여 증착온도가 600℃만큼 낮을지라도 높은 성능을 갖는다는 것을 보여준다.

박막 트랜지스터는 실리콘 박막 채널부를 증착하는 단계를 제외하면 실시예 1에서 사용된 공정과 동일한 공정에 의하여 형성된다. 실시예 3에서, 실리콘 박막 채널부가 증착될 때, 온도를 증가시키기 위하여 요구되는 시간은 1시간이고 순도 99.9999%의 헬륨은 온도 상승동안 350sccm에서 연속적으로 통과된다. 실리콘 박막 채널부는 600℃의 증착 온도와 15sccm 인터벌에서 10 내지 70sccm에서의 실란 주입비에서 증착된다.

박막 트랜지스터에 사용되는 채널 영역의 두께는 250Å이다. 제3도는 반응기내 압력의 작용처럼 상술된 방법에 의해 얻어진 각 박막 트랜지스터의 효율적인 전자 모빌러티(포화 전류 영역으로부터 결정됨)의 결과를 다이어그램한 것이다. 표 1은 실란 대신 헬륨사용에 의해 평가된 실란 부분압, 증착비 및 각 샘플에 대한 효율적인 전자 모빌러티를 도시한 것이다. 제3도 및 표 1에 도시된 에러는 95% 신뢰 레벨을 갖는 인터벌 평가이다.

표 1 또는 제3도로부터 보인 것처럼, 반응기내 압력이 15mtorr 보다 그보다 작거나 또는 실란 부분압이 10mtorr 또는 그보다 작을 때, 샘플 넘버 3-4 또는 3-5처럼 효율적인 모빌러티는 40% 또는 그 이상으로 개선되고 양호한 특성을 갖는 트랜지스터가 얻어질 수 있다.

박막 트랜지스터는 채널부분 실리콘 박막을 증착시키는 단계를 제외하고는 실시예 1에서 이용된 바와같은 공정에 의해서 형성된다. 실시예 4에서, 채널부분 실리콘 박막이 증착될 때 온도를 상승시키는데 필요한 시간은 1시간이고 99.9999% 이상의 순도를 갖는 헬륨이 온도상승 시간동안 350sccm에서 연속적으로 통과되었다. 채널부분 실리콘 박막은 600℃의 증착온도에서 700sccm의 헬륨으로 희석된 40sccm의 실레인을 이용하므로써 박막 트랜지스터에 대해 250Å 두께로 증착되었다. 증착시, 반응실에서의 총 압력은 146.4mtorr이었다. 부분압력에 대한 달톤 법칙을 이용하므로써 계산된 실레인 부분압력은 7.81mtorr이었다. 증착비율은 24.7Å/min이었다. 박막 트랜지스터의 포화 전류 영역으로부터 결정되는 유효 전자 이동도는 3.77[cm /v.s]이었다. 실시예 3의 샘플 3-3과 실시예 4의 샘플과의 비교는 희석가스의 이용으로 말미암아 실레인 부분압력이 10mtorr 또는 그 이하일 때, 유효 이동도는 비록 반응실에서의 압력이 15mtorr 또는 그 이상일 경우라도 약 50%까지 개선되어, 트랜지스터로서의 양호한 통성이 얻어질 수 있음을 보이고 있다.

SiO하부층막을 석영 유리기판과 하나의 수정 실리콘 기판상에 형성시켰다. 그리고나서 실리콘 막을 하부층 막상에 형성시켰다. 그리고나서, 실리콘 막의 성분을 검사했다. 기판으로 사용되는 석영유리는 직경이 75mm이고 두께가 1.2mm이었다. 단일의 수정 실리콘 웨이퍼는 방위가 100이었고 인이 도핑됨으로 해서 n-형 반도체가 되었다. 웨이퍼의 저항성은 3.0Ωcm였다. 각 기판은 이 기판 표면으로부터 오염을 제거할 목적으로 5분동안 60%의 끓는 질산에 침탕되고 다시 각 기판의 표면상에 형성된 자연 산화물 막을 제거할 목적으로 10초 동안 5%의 불화수소산의 수성용액에 침탕되었다. 세척직후, 2,000Å의 SiO하부층막이 APCVD 공정으로 증착되었다. 증착조건은 제1실시예에서 SiO하부층 막(102)을 증착시키는 경우에서와 같다.

그리고나서, 각 기판은 600℃의 질소 대기에서 2시간동안 가열되었다. 굴절지수, 에칭비율 등과 같은 성질 및 CVD 공정으로 형성된 SiO막의 두께는 잇따른 열처리에 의해 변화되었다. SiO하부층 막의 성질에서의 변화는 여기에 증착된 실리콘 막의 성질에 영향을 끼친다. 실시예 5에서, 불순물을 포함하고 있는 실리콘 박막(103)이 형성될 때 SiO하부층 막에 가해지는 열 생성을 위한 열 처리가 수행된다. 이와같은 방식으로 하여, 채널부분 실리콘 막이 실시예 1 및 3에서 채널부분 실리콘 막을 형성시키는 경우에서와 같은 조건하에서 증착된다.

그리고나서, 각 기판이 5분동안 끓는 질산에 침탕되고 다시 SiO의 표면을 세척하기 위해 20초동안 1.67%의 불화 수소산의 수성용액에 침탕되었다. 침탕시, 대략 400Å의 SiO막이 제거되었다. 각 기판이 15분동안 질소로 버블링된 순수한 물로 세척되어 스핀 건조기로 건조된후, 실리콘 막을 저압력 CVD 공정에 의해 SiO하부층 막에 증착되었다. 이 증착은 실시예 1에서 채널 실리콘 막을 증착시키는데 이용되는 것과 같은 저압력 CVD 장치에 의해 수행되었다. 실시예 5에서, 실리콘 웨이퍼가 기판으로 이용되는 경우에, 실시예 3 및 4에 이용된 것과 같은 조건하에서 실리콘 막이 증착되었다. 즉, 기판이 390℃ 내지 400℃의 온도에서 유지되는 반응기내로 삽입된 후, 반응기에서의 온도는 1시간에 걸쳐서 600℃의 증착온도로 상승되었다. 반응기 온도가 600℃의 증착온도로 상승하는 주기동안 기계식 부스터 펌프 및 로타리 펌프가 작동되었고, 99.9999% 이상의 순도를 갖는 헬륨이 350sccm으로 통과되었다. 실리콘 막은 실시예 3에서 사용된 것과 같은 조건하에서는 실레인 흐름비가 희석 가스를 사용함이 없이 15sccm의 간격에서 10sccm으로부터 70sccm으로 세팅되는 식으로 증착되고 그리고 실시예 4에서 사용된 것과 같은 조건하에서는 40sccm에서의 실레인이 710sccm의 헬륨으로 희석되는 식으로 증착되었다. 증착막 각각의 두께는 250Å이 되었다. 실시예 5에서, 석영 유리판이 기판으로 사용되는 경우에, 증착막의 두께 및 온도를 상승시키는 방법을 제외하고는 실리콘 웨이퍼를 기판으로 사용하는 상기 경우와 같은 조건하에서 실리콘 막이 증착되었다. 실시예 5에서, 석영 유리판이 기판으로 사용될 때, 상기 조건하에서 증착된 막을 두께는 5,000ű250Å, 1000ű50Å 및 1370ű30Å이 되었다. 실리콘 막 각각이 증착되기전, 반응기의 온도는 400℃에서 600℃로 상승하였고, 900sccm에서 99.99% 이상의 순도를 갖는 질소를 통과함과 아울러 반응기의 압력이 약 160mtorr로 유지되었다. 상기 여러 조건하에서 증착된 실리콘 박막 각각에서 기판 표면에 수직인 방향으로의 결정학상의 방위는 X-레이 회절로 검사되었다. 다시 말해서, 각 방향에서 방위의 볼륨비는 측정된 X-레이 회절세기로부터 결정되어, 완전히 무작위로 배향된 실리콘 파우더의 회절세기의 비율과 비교되었다. 평면의 불균형 또한 비교되었다. 이와같은 측정시에, 각 막의 두께는 5000ű250Å이었다. 1000ű50Å의 두께를 갖는 실리콘 박막 샘플의 결정체가 레이져 RAMAN 분광 사진술로 계산되었고, 각각 1370ű30Å과 250Å의 두께를 갖는 실리콘 박막 샘플의 결정체는 다중-파장 길이 편광 분석기(다중 파장길이 분광 일립소메트리, 프랑스의 Sopra사에 의해 제조된 MOSS-ES4G)에 의해 계산되었다. 레이져 RAMAN 분광 사진술에서, 830(cm ) 내지 108(cm )의 영역내에서 주사가 수행되어, 결정 실리콘에 대응하는 광학 모드 주파수인 약 520(cm )에서의 Raman 스캐터링 집적 세기 IC와 그리고 약 130(cm )에서의 어코스틱 수직 파형 모드(TA) 약 290(cm )에서의 어코스틱 수평 파형모드(LA), 약 405(cm )에서의 광학 수평 파형모드(LA) 및 약 480(cm )에서의 광학 수직 파형모드(TO)를 포함하는 비결정 실리콘의 스캐터링 집적 세기의 합 Ia 사이의 상대비로부터 결정체가 결정되었는바, 상기 주파수들은 비결정 실리콘(Appl. pys. Lett., 40(6), 534(1982))에 대응하는 주파수이다.

즉 결정도 P는 다음 방정식으로 계산되었다.

σ=Ic/(Ic+Ia)

집적강도를 스캐터링하는 보정계수 K로서 0.08이 사용되었다. 다중파장 타원편광법에 있어서는 250nm 내지 850nm의 파장범위내의 회전 편광자를 이용하여 주사를 행하였다. 입사각은 70°이었다. tanρ 및 cos△의 스펙트럼이 얻어졌다. 사전 측정되어진 비결정 실리콘의 스펙트럼과 결정 실리콘의 스펙트럼은 복합 굴절율 조합에 관계되는 브르게만의 법칙(D.A.G. BRUGGEMAN, Ann. Phys. (Leipzig) 24,636(1935)에 따라 비결정 실리콘과 결정 실리콘간의 희망크기비로 서로 결합된다. 결정도는 생성된 스펙트럼이 측정된 스펙트럼과 최적으로 일치하는 크기에 의해 혼합비로 결정되었다.

제4도는 리액터와 LP CVD 공정으로 얻어진 실리콘 박막의 평면 비등방성간에서의 압력 관계를 도시한 것이다. 리액터에서는 단지 실란의 유속만이 10sccm에서 70sccm으로 변화되었다. 리액터에서 생성된 압력을 제4도의 가로 좌표상에서 도시하고 있다. 종래의 저압력 CVD 공정에서 사용된 40mtorr 내지 750mtorr 보다 훨씬 낮은 압력에서 실리콘막이 증착되었다. 제4도로부터 전체 약 20mtorr의 압력에서 {220}평면으로부터 완전하게 리플렉션을 얻을 수 있으며, 반면에 {111}평면으로부터 리플렉션은 전체 15mtorr 또는 그 이하의 압력에서 강해진다는 것을 알 수 있다. 실란대신에 헬륨을 사용하여 얻어진 실란의 부분압력과 리액터간의 압력은 실시예 3의 표 1에서 도시된다. 평면 비등방성이 변화되는 15mtorr의 전체 압력에 대응하는 실란 부분압력은 10mtorr이다. 710sccm의 헬륨으로 희석되어진 40sccm의 실란을 사용하여 상술된 바와 같은 동일 방법으로 다른 실리콘 박막을 증착하였다. 증착동안 리액터의 전체 압력은 146.4mtorr이었으며, 달턴의 부분압력법칙을 이용하여 계산된 실란 부분압력은 7.81mtorr이었다. 평면 비등방성에 관하여, 이 박막에서 {111}평면의 방위는 0.279이며 {220}평면의 방위는 0.646이었다. 이와같이 제4도에서 도시된 바와같이 어떠한 희석도 없이 21.1mtorr의 전체 리액터 압력과 40sccm의 실란 유속으로 증착될 때 {111}평면에서의 0.021의 방위와 비교하여, {111}평면의 방위는 희석에 의해 실란 부분압력을 10mtorr 내지 그 이하로 감소시킴으로써 증가될 수 있다는 것이 발견되었다.

제5도에서는 다중파장 타원 편광법으로 측정된 1.370Å 두께의 샘플과 레이저 라만 분광학으로 측정된 1,000Å 두께의 샘플의 결정도 정도를 도시한다. 상기 두 방법이 상이한 측정 원리, 결정도 정도의 및 두께를 갖기 때문에, 절대치가 서로 다르다. 그러나, 제5도에서는 15mtorr의 전체 리액터 압력 또는 10mtorr의 실란 부분 압력에서의 결정도 정도의 단계적인 변화를 도시한다. 실리콘 박막이 실란부분 압력이 7.81mtorr가 되도록 710sccm의 헬륨으로 희석된 40sccm의 실란을 이용한 방법으로 제조되었을 때 라만 분광법으로 측정된 결정도는 41.0%이었으며, 다중 파장 분광 타원 편광법으로 측정된 결정도는 91.0%이었다.

그러므로 600℃ 또는 그 이하의 저온도로 저압력 CVD 공정에 의해 주로 {111} 적합한 방위 또는 고결정도를 갖는 실리콘 박막을 제조하기 위하여는 전체 리액터 압력을 15mtorr 또는 그 이하로 감소시키거나 실란 부분 압력을 10mtorr 또는 그이하로 감소시키는 것이 바람직하다.

기판으로서 사용된 실리콘 웨이퍼의 SiO 상에 형성된 실리콘 박막의 굴절률 및 흡광율은 다중 분광 타원 분광법(프랑스 Sopra Co, LTD에서 제조한 MOSS-ES4G)으로 측정되었다. 실시예 5에 있어서, 실리콘 박막은 실시예 3 및 4에서 트랜지스터를 형성하기 위해 채널부 실리콘 막을 증착시키는 것과 동일한 조건하에서 증착되었으며, 박막의 두께는 오차범위내에서 250Å와 일치한다. 측정오차를 포함하여 두께의 간격 정량은 95%의 신뢰 레벨을 갖는 5.2Å이다. 즉, 250Å의 두께를 갖는 동일 실리콘 막의 특성은 실시예 3 및 4에서는 상기 실리콘 막의 트랜지스터 특성에 관해서 또한 실시예 5에서는 상기 실리콘 막의 광 특성에 관해서 검사되었다. 표 2에서는 공기중에서 589.3nm 광에 대한 굴절율과, 공기중에서 308nm 광에 대한 굴절율과 250Å 두께를 갖는 실리콘 막의 404.7nm의 광에 대한 흡광율을 도시하고 있으며, 상기 기술된 모두는 다중 파장 분광 타원 편광법으로 측정되었다. 샘플 각각에 대한 전체 리액터 압력 및 실란 부분 압력과 함께 또한 라만 분광법에 의해 측정된 1000Å 두께를 갖는 실리콘 막의 결정도와, 실시예 3 및 4에서된 유효 이동도가 도시되어 있다. 표 2로부터, 라만 분광법으로 측정되는 약 40%의 결정도를 갖는 실리콘 막이 트랜지스터의 채널부에서 사용될 때 유효 이동도는 상당히 개선된다는 것을 알 수 있다. 또한 공기중에서 589.3nm의 광에 대해 4.06 또는 그 이하의 굴절율, 공기중에서 308nm의 광에 대해 4.46 또는 그이상의 굴절율 또는 404.7nm의 광에 대해 0.81 또는 그 이하의 흡광율을 갖는 실리콘 막이 채널부 반도체층에서 사용될 때 유효 이동도가 상당히 개선될 수 있다는 것을 알 수 있다.

앞서 상술한 바와 같이, 본 발명에 따라 절연 재료로 피복된 표면을 갖고 있는 기판과 활성층으로서 작용하도록 하기 위하여 기판에 형성된 실리콘 막을 포함하는 박막 반도체 장치를 제조할 수 있다. 여기서 실리콘 막의 결정성 및 광학 특성을 조정하므로서 모빌러티(mobility)를 향상시킬 수 있다. {111} 방향을 갖는 양호한 실리콘 막이 저압 CVD 공정으로 배치될 때, 반응기에서의 전 압력은 15mtorr 또는 그 이하가 되고, 실리콘 부분압력은 10mtorr 또는 그 이하가 된다. 본 발명에 따라서 양호한 트랜지스터 특성을 갖고 있는 박막 반도체 장치를 생산할 수 있고 본 발명은 LSI 다층을 만들고 이들을 집적하여 박막 트랜지스터가 이용되는 활성 매트릭스 액정 디스플레이의 성능을 증가시키고 그에 따라 코스트를 절감하는 효과를 갖고 있다.

Claims (4)

1. 적어도 절연물질로 덮혀진 면을 가지는 기판과 트랜지스터의 활성층을 제공하도록 상기 기판의 측면중 하나에 형성된 실리콘 막 반도체 층을 포함하는 박막 반도체 장치에 있어서, 상기 반도체 층은 공기중에서 589.3nm의 파장 광에 대해 4.06이하의 굴절 인덱스를 가지는 실리콘 막과, 공기중에서 308nm의 파장 광에 대해 4.46이상의 굴절 인덱스를 갖는 실리콘 막 또는 404.7nm의 파장에서 0.81 이하의 흡광 인덱스를 가지는 실리콘 막을 포함하는 것을 특징으로 하는 박막 반도체 장치.
2. 적어도 절연 물질로 덮혀진 면을 가지는 기판과 트랜지스터의 활성층을 제공하도록 상기 판의 측면중 하나에 형성된 실리콘 막 반도체 층을 포함하는 박막 반도체 장치에 있어서, 상기 반도체 층은 라만 분광기에 의해 측정될 때 40% 이상 도달되는 결정도 크기를 가지는 실리콘 막을 포함하는 것을 특징으로 하는 박막 반도체 장치.
3. 반도체 층이 트랜지스터의 활성층으로 제공되도록 적어도 절연 물질로 덮혀진 면을 가지는 기판의 측면중 하나에 실리콘 막 반도체 층을 형성하는 것을 포함하는 박막 반도체 장치 제조 방법에 있어서, 15mtorr 이하의 전체 리액터 압력 또는 10mtorr 이하의 실란 부분 압력에서 소스 가스로서 모노실란(SiH₄)을 사용하여 저압 화학적 증기 증착 처리(LP CVD 처리)에 의해 상기 실리콘 막 증착 단계를 포함하는 것을 특징으로 하는 박막 반도체 장치 제조 방법.
4. 라만 분광기에 의해 측정될 때 40% 이상으로 도달하는 결정도 크기를 가지는 실리콘 박막 또는 600℃ 이하의 저온에서 저압 화학적 증기 증착 처리(LP CVD 처리)에 의해 주로 양호한 {111}방향을 가지는 실리콘 박막을 포함하는 실리콘 박막 증착 방법에 있어서, 상기 실리콘 박막은 15mtorr 이하의 전체 리액터 압력 또는 10mtorr 이하의 실란 부분 압력에서 소스 가스로서 모노실란(SiH₄)을 사용하여 증착되는 것을 특징으로 하는 실리콘 박막 증착 방법.