KR0177148B1 - 웨이퍼 얼라인먼트 마크 및 그 제조방법 - Google Patents

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Abstract

내용 없음.

Description

웨이퍼 얼라인먼트 마크 및 그 제조방법
제1도의(a) 내지 (j)는 본 발명의 반도체 장치의 제조방법의 공정단면도.
제2도는 종래의 오토얼라인먼트마크의 평면도.
제3도는 종래의 반도체 기판상의 단차 표면반사의 설명도.
제4도는 제3도에 표시하는 종래의 단차표면반사에 의한 산란광의 신호를 표시하는 파형도.
제5도는 종래의 단차의 오토얼라인먼트 패턴의 평면도.
제6도는 제5도의 종래의 단차 오토얼라인먼트 패턴의 광신호를 표시하는 파형도.
제7도는 종래의 웨이퍼 위 2점의 오토얼라인먼트 마크 위치 관계를 표시하는 평면도.
제8도의(a)내지 (f)는 일반적인 바이폴라 집적회로 제조방법의 공정단면도.
제9도는 제8도의 제조방법에서 얻어진 바이폴라 집적회로에 있어서 에피택셜층 성장후의 단차 표면반사의 설명도.
제10도는 바이폴라 집적회로에 있어서 에피택셜 성장후의 단차 산란광의 신호파형도.
제11도는 에피택셜 성장후의 오토얼라인먼트 광신호의 파형도.
제12도는 본 발명의 오토얼라인먼트 마크의 맞춤패턴도.
제13도는 본 발명의 마크 단차부에 있어서 반사 산란광(算亂光)의 단면설명도.
제14도는 본 발명의 마크 맞춤시의 광신호 파형도.
제15도는 종래의 오토얼라인먼트 마크의 맞춤패턴도.
제16도는 종래의 웨이퍼측 오토얼라인먼트 마크 단차부에 있어서의 반사산란광의 단면 설명도.
제17도는 종래의 반사산란광의 신호파형도.
제18도는 종래의 마크 맞춤시의 광신호 파형도.
제19도는 종래의 웨이퍼마크의 형성공정 단면도.
제20도는 종래의 에피택셜(epitaxial) 성장후의 마크 단차부 설명도.
제21도는 종래의 전사마크에 있어서의 반사산란광의 단면설명도.
제22도는 종래의 전사마크의 광신호 파형도이다.
* 도면의 주요부분에 대한 부호의 설명
201 : P형 Si기판 202 : 산화막
203 : MOSi2204 : 레지스트
205 : Si3N4206 : 테이퍼
210 : N+확산층 215 : 전사단차
A∼C : 단차 10 : 웨이퍼
24 : 오목부분 24a : 단차부
40 : 조명광 50 : 레지스트
214,15 : 에피택셜층 60 : 반사산란광
100 : 웨이퍼마크 70 : 웨이퍼 마크신호 파형
101 : 제1패턴 90 : 마스크마크 신호파형
102 : 제2패턴 103 : 제3패턴
110 : 마스크마크 111 : 제4패턴
112 : 제5패턴
본 발명은 포토리소그래피 공정에서 광신호 의해 자동적으로 웨이퍼 마크가 인식되는 얼라인먼트(alignment) 마크 및 그 제조방법에 관한 것으로서, 특히 제1도전형 반도체 표면상에 제2도전형 반도체를 형성하기 위해, 제2도전형 반도체 표면에 마스크 정렬을 행할때에, 오토얼라인먼트 마크가 가능하게 한 얼라인먼트 마크 및 그 제조방법에 관한 것이다.
종래의 오토얼라인먼트 마크의 평면도는 제2도에 도시되어 있다.
상기 제2도에 있어서, 61은 셰브론(chevron)형 패턴으로서 폭이 5∼20㎛이고, 45°기울여서 사용한다.
또, 62, 63은 각각 셰브론형태턴(61)에 평행하며, 50∼150㎛ 떨어진 위치에 형성한 패턴이고 상기 셰브론형태 패턴(61)과 패턴(62), 패턴(63)은 1조로서 동일 공정에서 웨이퍼 표면에 2조 이상 형성한다.
다음에, 제3도 및 제4도를 사용하여 얼라인먼트 마크의 패턴인식에 관하여 설명한다.
제3도는 종래의 단차의 표면반사를 표시하는 것이다.
상기 제3도에 있어서, 1은 통상의 단차를 가지는 웨이퍼이며, 이 웨이퍼(1)의 표면에 레지스트(11)가 도포되어 있다.
이 레지스트(11)를 투과하도록, 낙하조명(12)을 웨이퍼(1)상에 조명하도록 되어 있고, 이 경우 웨이퍼(1)의 표면에 있는 단차(1a)에서 낙하조명(11)이 반사되어 산란광(13)이 생기도록 되어 있다.
상기 제3도에 표시하는 것과 같이, 웨이퍼(1)의 표면에 있는 단차(1a)는 산란광(13)만을 꺼내면, 명료한 패턴이 떠오른다.
이 방법을 일반적으로 암시야(暗視野)라 불리우며, 오토얼라인먼트에 있어서 많이 사용된다.
제4도는 종래의 단차의 산란광의 신호이며, 이것은 단차의 산란광을 렌즈로서 포토다이오드 어레이에 결산시켰을 때의 광강도 신호이다.
제4도(a)는 포토다이오드 어레이는 초점이 맞아, 결상이 정상인 경우의 신호로서, 2개의 단차로부터 각각 펄스형태의 신호(81, 82)가 얻어져 있다.
또, 제4도(b)는 포토다이오드 어레이에 초점이 빗나가서, 결상이 불량인 경우의 신호로서 2개의 단차로부터의 신호를 간섭하여, 1개의 브로오드(broad)한 신호로되고 말아, 얼라인먼트 마크로서 재현성이 좋게 인식될 수 없다.
그래서, 일반적으로 오토얼라인먼트 장치에서는 1개의 단차로부터 1개의 펄스형태의 신호가 얻어지도록, 산란광을 초광(焦光)하는 렌즈를 조정하여, 2개의 단차로부터 2개의 신호를 취할 수 있도록 되어 있다.
제4도(c)는 실제의 웨이퍼에 있어서의 오토얼라인먼트 마크부의 신호이다.
암시야에서의 산란광으로 얼라인먼트 마크를 인식하고 있기 때문에, 오토얼라인먼트 마크 근방에 '먼지', '돌기'가 있으면 산란광은 통상의 단차와 마찬가지로 발생하고, 제4도(c)와 같이, 얼라인먼트 마크의 펄스형태의 신호(81, 82)와 '먼지', '돌기'의 신호(83, 84)(이후 노이즈라 칭한다). 소위 노이즈가 실제의 오토얼라인먼트를 사용할 때에는 혼재(混在)한다.
그래서 신호대잡음(S/N)비를 개선하기 위하여 일반적으로 오토얼라인먼트 장치에서는, 셰브론형 패턴(61)과 패턴(62, 63)을 미리 같은 폭으로 설계하여, 얼라인먼트 마크의 신호(81, 82)의 신호간격(T1)만 선별하는 처리회로가 설치되어 있다.
노이즈(83)와 얼라인먼트 마크의 신호(81)가 형성하는 신호간격(T2)이나, 얼라인먼트 마크의 신호(81)와 노이즈(84)가 형성하는 신호간격(T3)은 T3T2T1이며 따라서, 처리회로에서 신호노이즈는 선별되어, 제4도(a)와 같이, 얼라인먼트 마크의 근방에 '먼지', '돌기'가 존재하여도 얼라인먼트 마크의 신호만 검출할 수 있도록 되어 있다.
이상과 같이, 오토얼라인먼트의 패턴인식을 소정 칫수의 폭을 갖는 패턴으로 형성한 2개의 단차로부터 얻어지는 일정한 신호간격을 갖는 것을 이용하고 있다.
다음으로, 제5도, 제6도에서 오토얼라인먼트의 동작에 관하여 설명한다.
제5도는 종래의 단차의 오토얼라인먼트 패턴이며, 웨이퍼측 얼라인먼트 마크는 제6도, 제2도와 마찬가지이며, 셰브론형 패턴(61)과 그것과 평행인 패턴(62, 63)으로 구성되어 있다.
또, 마스크측의 얼라인먼트 마크(91)는 셰브론형 패턴(61)과 패턴(62)의 사이에 들어가도록 구성되고 2개의 가는 슬리트(slit)(2∼3㎛) 모양의 패턴으로 2개의 스리트의 간격은 웨이퍼측 얼라인먼트 마크와 동일하게 되어 있다.
패턴(62)과 90°의 각도의 위치에 있는 패턴(63)과 셰브론형 패턴(61)의 사이에도, 마찬가지로 마스크측의 얼라인먼트(92)가 들어가도록 구성되어 있다.
이 셰브론형 패턴(61)과 패턴(62)에 직각으로 산란광을 검출하는 포토다이오드 어레이를 위치시켜, 얼라인먼트 마크(91)의 투과광을 포토다이오드 어레이에 검출시키면, 제6도(a)와 같이 신호가 얻어진다.
상기 제6도(a)에 있어서, 신호(85, 86)는 패턴(62)의 신호이며, 신호(87, 88)는 마스크측의 얼라인먼트(91)의 신호이며, 신호(89, 810)는 셰브론형 패턴(61)의 신호이다.
오토얼라인먼트 장치는 신호(87, 88)를 마스크측의 얼라인먼트 마크(91)의 신호인 것을 인식하고, 또 신호(86)와 신호(87)의 신호간격(T4)과, 신호(88)와 신호(89)의 신호간격(T5)으로부터 마스크측의 얼라인먼트 마크(91)의 위치를 산출한다.
제6도(b)는 마스크측 얼라인먼트 마크(91)의 위치를 이동하여, 패턴(62)과 마스크측 얼라인먼트 마크(91)의 신호간격(T6)과 셰브론형 패턴(61)과 마스크측 얼라인먼트 마크(91)의 신호간격(T7)이 동일하게 되었을때의 광신호이며, 웨이퍼 얼라인먼트 마크와 마스크측 얼라인먼트 마크가 맞은 것을 표시한 것이다.
그리고 셰브론형 패턴(61)과 패턴(63) 및 마스크측 얼라인먼트 마크(92)도 마찬가지로 위치를 이동하는 것으로서 X, Y좌표상 1점밖에 없는 웨이퍼와 마스크의 얼라인먼트 위치가 검출된다.
또, 제7도에 표시하는 것과 같이, 웨이퍼상 2점에 오토얼라인먼트 마크를 준비하여, 웨이퍼 패턴과 마스크 패턴을 완전히 일치시킬 수가 있다.
그러나, 이 오토얼라인먼트 마크를 에피택셜 성장전의 Si기판에 형성된 피합(被合)마크(웨이퍼 얼라인먼트 마크)에 마스크측의 얼라인먼트 마크를 정렬시키려고 할 경우, 에피택셜 성장시에 패턴이완(sag)이라는 문제가 발생하여 오토얼라인먼트가 사용될 수 없게 된다는 문제점이 있었다.
이 문제점에 관하여 도면 제8도∼제11도를 이용하여 설명한다.
일반적으로 바이폴라 집적회로는 P형 기판을 사용하여 N형에 에피택셜층을 성장시켜, 이 N형에 에피택셜층을 P형 확산에 의하여 소자분리를 행한 후에, 바이폴라 소자를 각 분리 영역내에 형성하는 것에 의하여 제조된다.
이 이유 및 제조에 관하여는 널리 알려진 사실이므로 여기에서는 설명을 생략하고, 우선 에피택셜 성장시에 생기는 패턴단차의 이완(sag)에 관하여, 제8도를 이용하여 설명한다.
제8도(a) 내지 (f)는 일반적인 바이폴라 집적회로의 제조공정 단면도이다.
상기 제8도에 의하여, 바이폴라 집적회로의 제조공정을 설명한다.
우선, 제8도(a)에 표시하는 것과 같이 P형 실리콘 기판(1A)에 산화막(2)을 1040℃ 웨트(wet) O2중에서 3시간의 처리로서 성장시켜, 일반적인 포토리소그래피 기술을 사용하여, 산화막을 에칭제거하여 임의의 N형 확산층을 형성할 부분에 개구부(16)를 형성한다.
다음에, 제8도(b)에 표시하는 것과 같이, 상기 P형 실리콘기판(1A)에 N형 불순물 확산층을 행하기 위한 확산소스가 되는 Sb 실리카필림(동경응용화학제 Sb-20220)(3)을 스핀코트법으로 2000∼3000Å 코팅한다.
다음에, 제8도(c)에 표시하는 것과 같이, 이 P형 실리콘기판(1A)을 1250℃의 불활성가스분위기(N2) 중에서 4시간의 열처리를 행하면, 확산깊이 5㎛ 층저항 20Ω/ㅁ의 N형 매립층(4)이 형성된다.
이 열처리시에 소량의 O2를 첨가하던가, 혹은 불활성가스 분위기의 처리후에 O2분위기에서 산화처리를 행하는 것에 의하여 P형 실리콘 기판(1A)에 단차(5, 6)를 형성한다.
이 단차(5, 6)는 N형 매립층(4)과, 산화막(2)으로 덥혀있는 영역과의 산화속도의 차로서 생기는 이치이나, 이 이유에 관해서는 알려진 사실이므로 여기에서의 설명을 생략한다.
또, 산화는 산소의 기판(1A)의 등방확산으로 행하여지기 때문에, 산화막과 기판(1A)의 웨이퍼(1)와의 경계에 생긴 단차(5, 6)는 각각 선대칭(線對秤)의 경사를 갖는 것은 말할나위도 없다.
이 경사는 온도 O2등의 확산조건에도 의존하지만, 3∼10°정도인 것이 알려져 있다.
이어서, 이 기판은 에피택셜성장으로 제공되기 때문에, 기판표면상의 산화막(2)은 모두 HF계의 에칭액으로 제8도(d)에 표시하는 것과 같이 에칭제거된다.
이때, 단차(5, 6)는 그대로의 형상으로 남는다.
이어서, 이 기판에 에피택셜성장을 행하여, 제8도(e)에 표시하는 것과 같이 비저항 2Ω.㎝ 두께 10㎛의 에피택셜층(7)을 얻는다.
그런데, 기판(1A)은 일반적으로 (100) 혹은 (111)이라 칭하는 결정면을 표면에 갖는 기판을 바이폴라집적 회로로 사용하는 것이 일반적이나, 이 기판은 일반적으로 (100) 혹은 (111)면에서 몇도 기울여서 사용하는 것이 일반적이다.
이 제1의 이유는 열산화에 의하여, 산화막(2) 바로 아래의 Si단결정체의 결정주표면에 발생하는 면상(面狀)결함의 분포 밀변수(密變數)를 경감하기 위한 것이며, 이 결함의 발생기구에 관하여는 아직 충분히는 해명되고 있지 않으나, 이 기술내용에 관하여는 특공소 50-182호 공보 등에 관하여 기술되어 있다.
또, 제2의 이유는, 에피택셜 성장후의 '이완', '빗나감'을 작게하기 위함이며, 이 기술의 내용에 관하여는 마루젠발행 '실리콘 결정과 도핑'의 P87에 기술되어 있다.
이 같은 이유로 기판(1A)으로부터 몇도 기울어진 기판을 사용하고 있기 때문에, 제8도(e)에 있어서, 형태상으로는 선대칭으로 되어 있는 단차(5, 6)는 결정학상으로는 전혀 다른 결정면이 나타나고 있는 것이 된다.
이와같은 다른 결정면을 갖는 오목한곳 위에 에피택셜층(7)을 성장시키면, 단차(5, 6)는 각각 에피택셜층(7)의 표면에 단차(8, 9)로 표시하는 것과 같이, 전사되어 예를들면 단차(5)에 대하여 에피택셜층 표면의 단차(8)는 완만한 형태로 또, 단차(6)에 대하여 거의 동일한 각도로 에피택셜층 표면의 단차(9)가 생기는 형태로 에피택셜층(7)이 형성된다.
이와같이, 결정면에 의하여 단차형상이 변화하는 원인에 관하여는 아직 해명되지 않은 부부도 많으나, solid state technology/일본판/Jan 1982. P66∼67,S.P.WeeKS 저 등에 의하면, 단차형상의 전사는 에피택셜 성장시의 조건가스, 코롤의 량, 온도 등에 의한 단차부의 펴세트성장에 의하여, 즉, 실리콘결정면의 면 방위에 의한 성장속도의 차이에 의한 것일거라고 생각하고 있다.
다음으로, 이와같이 에피택셜 성장된 기판에 제8도(f)에 표시하는 것과 같이, 다음의 분리 확산의 마스크 산화막이 되는 산화막(10)을 성장시켜, 분리 영역을 얻기위한 포토리소그래피 공정을 행하여야 할 포토 레지스트막(11)을 스핀코트하고, 분리영역용 포토 마스크의 얼라인먼트 마크와 기판(1A)상의 매립 확산시에 형성된 단차(5, 6)에 의한 피(被) 얼라인먼트 마크(웨이퍼 얼라인먼트 마크)를 오토얼라인먼트에 의하여 위치정렬을 한다고 하면, 이하 제9도를 사용하여 설명할 문제점이 발생한다.
제9도는 에피택셜층(7)의 성장후의 단차(8, 9)의 표면반사를 표시하는 도면이다.
상기 제9도에 있어서 1A는 웨이퍼이고, 11은 웨이퍼(1A)의 표면에 도포한 레지스트이다.
또, 12는 낙하조명광이며, 에피택셜층(7)에 의하여 완만한 슬로프(slope) 형태로 된 단차(8), 에피택셜층(7)의 성장을 행하였으나, 거의 형상이 변화하지 않은 단차(9)가 형성되어 있는 것을 표시한다.
이 단차(9)에 의하여 발생한 산란광(13)은, 통상의 단차에서의 산란광의 경우와 큰차가 없다.
또, 14는 단차(8)에 의하여 발생한 산란광이고 산란광(13)과 비교하여, 평면에 대하여 수직성분이 많고, 산란광만을 집광하면 광 강도가 매우 약하다 제10도는 에픽택셜층(7)의 성장후의 단차의 산랑광의 신호를 표시한다.
단차(9)의 산란광(13)의 광 강도신호(113)는 펄스형태의 신호가 얻어지나, 단차(8)의 산란광(14)의 광 강도신호(114)는 파고가 낮고, 브로드(broad)한 파형형태이다.
제11도는 에픽택셜층(7)의 성장후의 단차의 오토얼라인먼트 광신호이다.
신호(115, 116)는 패턴(62)의 신호이나, 신호(115, 116)의 파고가 과도하게 다른점등에 의하여 오토얼라인먼트 장치는 인식할 수 없고 노이즈와 구분이 불가능하게 되며, 또 오동작이 많이 발생하여 완전히 오토얼라인먼트를 사용할 수 없는 문제가 있었다.
이 때문에, 에픽택셜층(7)의 성장직후의 포토리소그래피만 얼라인먼트를 수동으로 행하여도, 전자동화에 장해가 되었다.
또한, 제11도의 신호(87, 88)는 제6도(a)에서 표시한 마스크측 얼라이먼트마크(91)의 신호이고, 117, 118은 셰브론형 패턴(61)의 신호이다.
다음에 종래의 오토얼라인먼트 마크를 제15도 내지 제19도에 의거하여 설명한다.
제15도는 오토얼라인먼트 마크의 정렬패턴도, 제16도는 웨이퍼 측 오토얼라인먼트 마크부의 단차부에 있어서 반사산란광의 단면설명도, 제17도는 반사산란광의 신호파형도, 제18도는 마크 정렬시의 광 신호 파형도 제19도는 웨이퍼측 오토얼라인먼트 마크부의 형성 공정 단면도이다.
즉, 오토얼라인먼트 마크는 제15도에 표시하는 것과 같이, 반도체 웨이퍼(10) 표면의 소정위치에 홈모양으로 복수 형성된 웨이퍼측 오토얼라인먼트 마크부(이하, 웨이퍼 마크라 칭함)(20) 및 마스크(도시생략함)에 복수 설치된 마스크측 마크부(이하 마스크 마크라 칭함)(30)로부터 구성되어 있다.
상기 웨이퍼마크(20)는 중앙이 직각으로 굴곡되어 L자 모양을 나타내는 폭 칫수 5∼20㎛의 세브론형 제1패턴(21)과, 이 제1패턴(21)의 한변에서 50∼150㎛ 떨어진 위치에서 평행으로 대향하는 폭 칫수 5∼20㎛의 제2패턴(22)과 제1패턴(21)의 다른변에서 50∼150㎛ 떨어진 위치에 있어 평행으로 대향하는 폭 칫수 5∼20㎛의 제3패턴(23)으로 이루어져 있다.
또, 상기 마스크마크(30)는 서로 직교하는 방향으로 배치된 제4패턴(31)과 제5패턴(32)으로 구성되고, 이들 제4 및 제5패턴(31, 32)은 5∼20㎛의 간격을 갖고 평행으로 배치된 2∼3㎛ 폭의 한쌍의 스리트 모양의 패턴(31a, 31b, 32a, 32b)으로서 각각 이루어져 있다.
그리고 제4패턴(31)을 제1 및 제2패턴(21, 22)간의 중앙에 평행으로 위치시키고, 제5패턴(32)을 제1 및 제3패턴(21, 23)간의 중앙에 평행으로 위치시키는 것으로 웨이퍼마크(20)와 마스크마크(30)가 위치정렬된다. 이 경우, 웨이퍼 마크(20) 및 마스크마크(30)는 다함께 얼라인먼트 기구의 X, Y축에 대하여 45°기울어진 상태에서 사용된다.
다음에, 이같은 마크 정렬을 광신호에 의하여 인식하는 방법을 기술한다.
제16도에 있어서 40은 레지스트(50)을 투과하여 웨이퍼마크(20)를 포함하는 웨이퍼(10)상에 조사되는 조사광이며, 60은 웨이퍼마크(20)의 오목부(24)에 있어서 한쌍의 단차부(24a)로부터 반사되는 반사 산란광이다.
제17도(a)에 있어서 70은 단차부(24a)로부터 반사되는 산란광(60)을 렌즈에서 집광하여 포토다이오드 어레이에 결상(結像)시켰을 때에 생기는 한쌍의 웨이퍼 마크 신호파형이다.
제17도(b)의 71은 포토다이오드 어레이의 결상분량에 의하여 한쌍의 웨이퍼 마크 신호파형(70)이 서로 간섭한 것이며, 이 경우는 웨이퍼마크(20)의 인식이 불가능하게 된다.
제17도(c)에 있어서, 80은 웨이퍼(10)상에 부착한 먼지 또는 돌기에 의하여 생기는 노이즈 신호파형이다.
이 노이즈 신호파형(80)과 웨이퍼 마크 신호파형(70)은 혼재하는 것이 일반적이기 때문에 오토얼라인먼트 장치에는 노이즈 신호파형(80)과 웨이브 마크 신호파형(70)과의 신호간격(T1, T2)에서 미리 정하여진 한쌍의 웨이퍼 마크 신호파형(70)의 신호 간격(T3)만을 선별하는 선별처리회가 설치되어, 신호의 신호대잡음(S/N)비의 개선을 도모하고 있다. 즉, 신호간격을 검지하는 것에 의하여 웨이퍼 마크 신호파형(70)의 인식을 가능하게 하고 있다.
제18도(a)는 웨이퍼 및 마스크마크(20, 30) 정렬시에 있어서 광신호파형이다.
여기에서 90은 마스크마크(30)의 투과광을 포토다이오드 어레이에 결상시켜서 얻어지는 1쌍의 마스크마크 신호파형을 표시한다.
이 마스크마크 신호파형(90)은 제1패턴(21)과 제2 또는 제3패턴(22, 23)에서 얻어지는 한쌍의 웨이퍼마크 신호파형(70)간에 개제하고, 마스크마크 신호파형(90)과 웨이퍼마크 신호파형(70)과의 신호 간격(T4, T5)을 검출하는 것에 의하여 웨이퍼 및 마스크마크(20, 30)의 정렬격차 방향 및 격차량을 결정한다.
제18도(b)는 해당 정렬격차 방향 및 격차량을 수정하기 위하여, 신호간격(T4, T5)이 동일하게 되도록 마스크마크(30)를 적당히 이동시킨 것이며, 이때, 웨이퍼패턴과 마스크패턴이 완전히 일치된다.
다음에, 제19도를 참조하여 웨이퍼마크(20)의 형성방법을 기술한다.
우선, 1040℃의 웨트(wet) O2분위기 중에서 3시간의 열처리를 행하고 웨이퍼(10)의 (100) 또는 (111)면상에 산화막(11)을 형성한 후, 포토리소그래피 기술을 사용하여, 상기 산화막(11)을 에칭하여, 후술하는 확산영역의 형성부분에 개구부(11a)를 형성한다(제19도a).
그후, 스핀코트법을 가지고 전면에 Sb 실리카필림(동경응용화학 제 Sb-20220)(12)을 2000∼3000Å 두께로 코팅한다(제19도b).
이어서 1250℃의 불활성가스 분위기 예를들면 N2가스 중에서 4시간의 열처리를 행하고 불순물을 등방확산시켜, 웨이퍼(10)표면부에 확산깊이 5㎛로서 시트저항 2Ω/ㅁ의 확산영역(13)을 형성한다.
또한, 불활성 가스 분위기에서의 열처리시에 소량의 O2를 첨가하던가 혹은 불활성 가스분위기에서 열처리후에 O2분위기에서 산화처리를 행하여 웨이퍼 전면에 산화막(14)을 형성한다.
이때, 확산영역(13)과 산화막(11)으로 덥혀있는 영역과의 산화속도차에 의하여 확산영역(13)상에 오목부(24)가 생겨 한쌍의 단차부(24a)가 형성된다(제19도c).
최후로 HF계의 에칭액으로 산화막(14)을 에칭제거하여, 홈 모양의 웨이퍼마크(20)를 완성한다(제19도d).
그러나, 제20도에 표시하는 것과 같이, 웨이퍼마크(20)를 포함하는 웨이퍼(10)상에 에피택셜층(15)을 성장시킴과 동시에 그 표면에 웨이퍼마크(20)를 전사한 경우, 웨이퍼(10)의 표면의 면방위(面方位)에 의하여 에피택셜층(15)에 성장속도차가 생기기 때문에 한쪽의 단차부(24a)의 형상이 완만한 슬로프 모양으로 변형하는 소위패턴 변동이 생긴다.
이 때문에, 제21도에 표시하는 것과 같이, 패턴 변동이 생긴 단차부(24a)에서의 반사산란광(60)이 변화하여 제22도에 표시하는 것과 같이 파고가 낮은 브로드한 신호파형(72)으로 되어, 웨이퍼마크(20)가 인식되지않게 된다는 문제점이 있었다.
즉, 오토얼라인먼트 마크장치에 있어서는 피크 파고의 10% 정도를 차지하는 백그랜드 노이즈, 예를들면 센서 노이즈, 앰프 노이즈 및 웨이퍼 표면에서의 요철에 의한 노이즈 등을 분리하기 위해 파고인식 하한을 10∼20%로 설정하고 또, 오토얼라인먼트 광신호의 앰프게인을 피크파고로서 자동설정하고 있기 때문에, 피크파고의 10% 이하인 낮은 파고의 광신호파형은 노이즈로서 인식되어 버리기 때문이다.
본 발명은 상기 종래의 기술이 갖고 있는 문제점중 Si기판 표면에 형성한 매립층이 되는 부분의 단차가 급준하지 않기 때문에 그위에 형성한 에피택셜층 표면상에 나타나는 전사단차 별로 없는 것에 의하여, 오토얼라인먼트에 의한 마스크 정렬을 행할 수 없다는 문제점에 대하여, 해결한 반도체 장치의 제조방법을 제공하는 것이다.
본 발명은 반도체 장치의 제조방법에 있어서, 제1도전형 반도체상에 단차를 형성한 후에 단차 부분에 Si3, N4를 남기는 공정과, 제1도전형 반도체에 불순물 확산영역을 형성한 후, 불순물 확산영역과 피(被)얼라인먼트 마크가 되는 영역의 단차를 급준하게 하는 공정과, 제2도전형 반도체를 성장시켜서 그 표면에 전사된 제1도전형 반도체의 단차를 급준하게 하는 공정을 도입한 것이다.
본 발명은, 반도체 장치의 제조방법에 있어서, 이상과 같은 공정을 도입하였으므로, 제1도전형 반도체의 불순물 형성영역과 피(被)얼라인먼트 마크가 되는 부분의 단차를 형성한다.
이 단차 부분에 Si3N4를 남기고 불순물 확산영역을 형성한 후 불순물확산영역과 피 얼라인먼트 마크가 되는 영역의 단차를 급준하게 하여, 제2도전형 반도체를 성장시켜서 그 표면에 전사된 제1도전형 반도체의 단차를 급준하게 되도록 하여 상기 문제점을 제거할 수 있다.
또한, 본 발명은 에피택셜층에 전사되어 단차부에 패턴 변동이 생긴 웨이퍼마크를 확실하게 인식할 수 있는 얼라인먼트 마크를 제공하는 것이다.
본 발명은 상술한 목적을 달성하기 위하여, 반도체 웨이퍼상의 소정위치에 형성되고, 평행으로 대향하는 한쌍의 홈모양 패턴으로 이루어지는 복수의 제1얼라인먼트 마크부와, 마스크에 설치되며 소정거리로 이격하고 평행으로 대향하는 한쌍의 스리트모양 패턴으로 이루어지는 복수의 제2얼라인먼트 마크부로서 구성되어, 상기 제1얼라인먼트 마크부와 상기 제2얼라인먼트 마크부의 위치정렬을 광신호에 의하여 인식하고 상기 반도체웨이퍼상에 상기 마스크를 위치결정하는 얼라인먼트 마크에 있어서, 상기 홈모양 패턴은 소정거리 이격하여 평행으로 대향하는 한쌍의 홈모양 패턴부로 이루어진 것이다.
본 발명에 있어서는, 웨이퍼상에 형성된 한쌍의 홈모양 패턴은 소정거리 이격하여 평행으로 대향하는 한쌍의 홈모양 패턴부로 구성되었으므로, 제1얼라인먼트 마크부의 에피택셜 성장에 의한 전사시에 한쌍의 홈모양 패턴부 각각의 한쌍의 단차부 중 한쪽의 단차부에 패턴 변동이 생겨도, 다른 쪽의 단차부에서 얻어지는 한쌍의 광신호파형의 신호간격을 검지하는 것으로서 제1얼라인먼트 마크부가 확실하게 인식된다.
[실시예]
이하, 본 발명의 반도체장치의 제조방법의 실시예를 제1도에 의거하여 설명한다.
제1도(a) 내지 (j)는 그 한 실시예의 공정단면도이다.
제1도(a)에 표시하는 것과 같이 제1도전형 반도체로서 P형 Si기판(201)상에 열산화, 혹은 화학적 기상성장법(이하, CVD)을 사용하여, SiO2에 의한 산화막(202)을 약 1㎛ 형성한다.
그 후, 이 산화막(202)상 전면에 MOSi2(203)를 DC 마그네트론스퍼터법에 의하여 약 3000Å 형성한다.
다음에 레지스트(204)를 MOSi2(203)상에 스핀코트법 등을 이용하여 형성한다.
다음에, 제1도(b)에 표시하는 것과 같이, 알려진 포토리소그래피 에칭기술을 사용하여, 불순물확산 및 오토얼라인먼트 마크(피 얼라인먼트 마크)가 될 부분의 레지스트(204)에 개구부를 형성한다.
다음에 레지스트(204)를 마스크로하여, 페리페럴에칭을 행한다.
이 페리페럴에칭에 관하여는 [Extended Abstructs of the 16th (1984 International) Conterence on Solid State Device and Materials, Ultra Sharp Trench Capacitors Formed by peripheral Etching FUJITSU LABORATORIES LTD],에 기재되어 있다.
이 페리페럴에칭은 레지스트(204) 끝단으로부터 에칭이 행하여지기 때문에, 불순물 확산 및 피 얼라인먼트 마크가 되는 부분의 MOSi2(203)에 단차(C)를 형성한다. 다음에, 제1도(C)에 표시하는 것과 같이, RIE에서 산화막(202) 및 P형 Si기판(201)까지 에칭을 행한다. 다음에, 레지스트(204)와 MOSi2(203)를 제거하고, P형 Si기판(201)상에 단차(A)를 형성한다.
이때, 페리페럴에칭으로 형성되는 단차(A)의 높이(H)와 폭(W)은 H-3000Å, W-1㎛정도가 바람직하다.
다음에, 제1도(d)에 표시하는 것과 같이, CVD법으로 Si3N4(205)를 약 1㎛로 전면에 형성한다. 다음에, 제1도(e)에 표시하는 것과 같이, RIE 등의 이방성에칭 기술을 사용하여 예를들면 CF4가스에 의하여 Si3N4(205)를 약 1㎛ 이방성에칭을 행하여 테이퍼(206)를 형성한다.
이때 형성되는 테이퍼(206)의 테이퍼두께(207)는 페리페럴에칭에 의하여 형성된 단차폭(W)과 같게 형성한다.
다음에, 제1도(f)에 표시한 것과 같이 불순물 확산원으로서 예를들어 SD 실리카 필림(208) 등을 스핀코트 법등에 의하여 형성한다.
다음에, 제1도(g)에 표시하는 것과 같이, 1200℃ 500분 정도의 열처리를 드라이산화성 분위기중에서 행하는, N+확산층(210)을 형성한다.
이때 행하는 부분에는 산화막(202)이 없기 때문에 이 열처리에 의하여, 드라이브인 산화막(211)이 약 3000Å 형성된다.
이 경우, 드라이브인 산화막(211)의 P형 Si기판(201)과의 계면(212)이 페리페럴에칭에 의하여 형성된 테이퍼저면(209)과 단차가 없어져서, 동등한 높이로 된다.
왜냐하면, 제1도(g)의 도면중 사선으로 표시한 산화막(202) 및 테이퍼(206)는 산화막(202)이 두껍고 Si3N4이기 때문에, 거의 산화의 진행(SiO2의 산화막(202)의 성장)은 일어나지 않는다.
만약, 여기에서 불순물 확산을 행하는 부분과 피 얼라인먼트 마크로 이루어지는 부분의 내측에 또하나의 단차가 형성되어 있으면, 신호가 많이 나와, 신호-신호간이 좁아지기 때문에, 정확하게 신호간거리를 읽지 못하게 되기 때문에, 내측에는 단차가 없어서는 안된다.
이어서, 제1도(h)에 표시하는 것과 같이, 예를들면 HF(불산)등을 사용하여 실리콘산화막(산화막(202) 및 드라이브인 산화막(211)), 테이퍼(206)를 전면제거함과 동시에, 인산(170℃가열)을 사용하여, Si3N4의 테이퍼(206)도 전면제거 한다.
이것에 의하여, P형 Si기판(201)에 단차(B)가 형성되고, 그 때의 단차 각θ(213)는 거의 90°에 가깝고, 급준한 단차가 형성된다.
다음에, 제1도(i)에 표시하는 것과 같이, 이같은 급준한 단차(B)를 갖는 P형 Si기판(201)상에 예를들면 SiCl4등의 가스를 사용하여, 1100℃ 50분간 에피택셜 성장을 행하여, 약 10㎛의 제2도전형 반도체로서, 에피택셜층(214)을 형성한다.
이때, 에피택셜층(214)상에는, P형 Si기판(201)상에 형성된 단차(B)가 전시되어, 전사단차(215)가 형성된다.
다음에, 제1도(j)에 표시하는 것과 같이, 이 에피택셜층(214)상에 형성된 전사단차(215)는 전사시에 약간 이완되나, 그래도 전사단차(215)의 각도는 70∼80°정도 있기 때문에 광강도신호(216)와 같이 강도가 동등한 광강도신호(216)가 얻어진다.
다음에 본 발명의 얼라인먼트 마크에 관한 한 실시예를 제12도 내지 제14도에 의하여 종래예와 같은 구성부분에는 동일부호를 붙여 설명한다.
제12도는 오토얼라인먼트 마크의 정렬패턴도.
제13도는 마크단차부에 있어서 반사산란광의 단면설명도 제14도는 마크정렬시의 광신호 파형도이다.
제12도에 있어서, 이 오토얼라인먼트 마크는 웨이퍼(10)상의 소정위치에 복수의 홈모양으로 형성된 웨이퍼측 오토얼라인먼트 마크부(이하, 웨이퍼마크라 칭한다)(100)와 마스크(도시하지 않음)에 설치된 마스크측 얼라인먼트 마크부(이하 마스크마크라 칭함)(110)로 구성되어 있다.
그리고, 상기 웨이퍼마크(100)는 중앙을 직각으로 굴곡시켜 이루어지는 L자 모양의 제1패턴(101)과 이 제1패턴(101)의 한변에서 평행으로 75∼150㎛ 떨어져서 위치하는 제2패턴(102)과, 제1패턴(101)의 다른변에서 평행으로 75∼150㎛ 떨어져서 위치하는 제3패턴(103)으로 이루어져 있다.
또한, 상기 제1패턴(101)은 평행으로 10∼25㎛ 이격된 한쌍의 세브론형 제1패턴부(101a, 101b)로 이루어지며, 제2 및 제3패턴(102, 103)은 평행으로 10∼25㎛ 이격된 한쌍의 제2패턴부(102a, 102b) 및 제3패턴부(103a, 103b)로 이루어져 있다.
또, 이들 제1, 제2 및 제3 패턴부(101a, 10b, 102a, 102b, 103a, 103b)는 각각 폭칫수가 5∼15㎛로 설정되어 있다.
상기 마스크마크(110)는 제4패턴(111) 및 제5패턴(112)으로 이루어지며, 이들 제4 및 제5패턴(111, 112)은 폭 칫수가 2∼3㎛인 한쌍의 스리트모양 패턴(111a, 111b, 112a, 112b)으로 구성되어 있다.
또, 이들 한쌍의 스리트모양 패턴(111a, 111b, 112a, 112b) 각각은 10∼25㎛ 간격을 갖고 평행으로 배치되어 있다.
그리고 이들 웨이퍼마크(100)와 마스크마크(110)는 얼라인먼트 기구의 X, Y축에 대하여 45°기울인 상태에서 제4패턴(111)이 제1 및 제2패턴(101, 102)간에 평행으로 개재하고, 아울러 제5패턴(112)이 제1 및 제3패턴(101, 103)간에 평행으로 개재하도록 위치 정렬된다.
그런데, 제13도에 표시하는 것과 같이 웨이퍼(10)상의 에피택셜층(15)표면에 웨이퍼마크(100)를 전사한 경우, 웨이퍼마크(100)를 구성하는 제1 및 제2 및 제3패턴부(101a, 101b, 102a, 102b, 103a, 103b)의 오목부(24)의 한쌍의 단차부(24a)중 동일측의 한쪽의 단차부(24a)에 패턴변동이 생겨 형상이 변화하나, 다른쪽의 단차부(24a)에는 형상변화가 없다.
즉, 웨이퍼마크(100)의 제1, 제2 및 제3패턴(101, 102, 103)은 각각 형상변화가 없는 정상인 한쌍의 단차부(24a)를 가지는 것이 된다.
따라서, 웨이퍼마크(100)상에 조사광(40)을 조사하는 한쌍의 정상적인 반사산란광(60)이 얻어진다.
이 결과, 제14도(a)에 표시하는 것과 같이 이들 한쌍의 반사산란광(60)으로부터 소정신호간격을 가지는 한쌍의 웨이퍼마크 신호파형(70)이 얻어진다.
따라서, 한쌍의 웨이퍼마크 신호파형(70)의 신호간격을 검지하는 것으로서, 먼지나 돌기 등에 의하여 생기는 노이즈신호 파형과의 구분이 용이하게 되어 신호대잡음(S/N)비를 악화시키는 일없이, 웨이퍼마크(100)가 확실히 인식된다.
제14도(b)는 이와같이 하여 얻어진 웨이퍼 마크신호 파형(70)과 마스크마크 신호파형(90)과의 신호간격(T6, T7)이 동등하게 되도록 마스크마크(110)를 적당히 이동하여 마스크정렬한 것이며, 이것에 의하여 웨이퍼패턴과 마스크패턴이 확실히 일치된다.
또한, 50은 에피택셜층(15)상에 도포된 레지스트이며 72는 패턴변동이 생긴 단차부(24a)에서 발생한 파고가 낮은 광 신호 파형이다.
이상 상세히 설명한 것과 같이, 본 발명에 의하면 제1도전형 반도체상에 불순물 확산영역과 피 얼라인먼트 마크부분에 형성한 단차상에만 Si3N4를 남기고, 제1도전형 반도체에 불순물 확산을 행한 후에 불순물 확산영역과 피 얼라인먼트 마크부분에 산화막을 형성하고, 이 산화막과 Si3N4를 제거하여 제1도전형 반도체상에 제2도전형 반도체를 형성하여, 이 제2도전형 반도체 표면에 전사된 제1도전형 반도체상의 단차에 마스크 정렬을 오토얼라인먼트로서 행하도록 하였으므로 제1도전형 반도체 표면에 급준한 단차가 형성되어, 제1도전형 반도체 표면상에 제2도전형 반도체를 형성했을 때에, 제1도전형 반도체 표면의 급준한 단차가 제2도전형 반도체 표면에 전사되기 때문에, 제2도전형 반도체 표면에 마스크 정렬을 행할 때에, 오토얼라인먼트가 가능하게 된다.
또한, 본 발명은 반도체 웨이퍼상의 홈모양 패턴을 소정거리 이격하여 평행으로 대향하는 한쌍의 홈모양 패턴부로 구성하였으므로, 에피택셜 성장층에 전사된 홈모양 패턴부 오목부의 한쪽 단차부에 패턴변동이 생겨도, 다른쪽의 형상변화가 없는 단차부에서 소정신호 간격을 가지는 한쌍의 웨이퍼마크신호 파형이 얻어진다.
이것에 의하여 제1얼라인먼트 마크부는 한쌍의 웨이퍼 마크 신호파형의 신호간격을 검지하는 것으로서 확실히 인식할 수 있고, 얼라인먼트의 자동화가 촉진된다는 효과에 의하여 상술한 과제를 해결할 수 있다.

Claims (16)

  1. 웨이퍼의 제1도전형 반도체 기판상에 산화층과 MOSi2층과 포토레지스트층을 순차로 형성하는 공정과, 불순물 확산과 얼라인먼트마크 형성을 위한 상기 포토레지스트층에서 윈도우를 개방하고 주변에칭에 의해 상기 윈도우의 주변영역에서 MOSi2층을 제거하는 공정과, 상기 MOSi2층이 제거된 영역에서 홈을 형성하기 위해 상기 산화층과 상기 기판을 에칭하는 공정과, 상기 포토레지스트와 상기 MOSi2층을 제거하고 상기 웨이퍼층에 Si3N4을 형성한후 이방성에칭에 의해 상기 Si3N4층을 제거하고 상기 홈안에 Si3N4의 테이퍼를 남기는 공정과, 상기 윈도우를 통해 불순물을 확산하고 상기 테이퍼에 의해 점유되지 않는 영역에 매립 산화층을 형성하는 공정과, 상기 산화층과 상기 매립 산화층과 상기 테이퍼를 제거하고 상기 기판에 제2도전형 에피텍셜 반도체층을 형성하는 공정과, 상기 에피텍셜 반도체층에서 비추어진 광에 의해 마스크로 상기 웨이퍼를 위치정렬하는 공정을 포함하는 것을 특징으로 하는 웨이퍼 제조방법.
  2. 제1항에 있어서, 상기 홈은 상기 제1도전형 반도체 기판에서 거의 1㎛의 폭과 3000Å 깊이로 에칭되는 것을 특징으로 하는 웨이퍼 제조방법.
  3. 제2항에 있어서, 상기 Si3N4층은 두꺼운 상기 홈을 제외하고 거의 1㎛의 두께로 형성되는 것을 특징으로 하는 웨이퍼 제조방법.
  4. 제1항에 있어서, 상기 홈과 매립산화층은 상기 기판에서 같은 깊이로 확장되는 것을 특징으로 하는 웨이퍼 제조방법.
  5. 마스크로 반도체 웨이퍼를 위치정렬하기 위한 웨이퍼 얼라인먼트 마크에 있어서, 서로 일정한 거리 A로 분리된 제2병렬 패턴쌍과 일정각으로 교차하는, 서로 일정한 거리 A로 분리된 제1병렬 패턴쌍을 구비하는 제1얼라인먼트 패턴과, 상기 제1병렬 패턴쌍에 평행하며 상기 제1얼라인먼트 패턴의 또 다른 측에 위치한 제3병렬 직선 패턴쌍을 구비하는 제2얼라인먼트 패턴과, 상기 제2병렬 패턴쌍에 평행하며, 상기 제1얼라인먼트 패턴의 또 다른 측에 위치한 제4병렬 직선 패턴쌍을 구비하는 제3얼라인먼트 패턴으로 구성되며, 상기 제1, 제2, 제3얼라인먼트 패턴은 웨이퍼의 단일측에서 검출 가능한 것을 특징으로 하는 웨이퍼 얼라인먼트 마크.
  6. 제5항에 있어서, 상기 제3 및 제4얼라인먼트 패턴들 각각은 서로 일정한 거리 A로 분리된 병렬 패턴쌍으로 이루어진 것을 특징으로 하는 웨이퍼 얼라인먼트 마크.
  7. 제5항에 있어서, 상기 거리 A는 10㎛∼25㎛인 것을 특징으로 하는 웨이퍼 얼라인먼트 마크.
  8. 제5항에 있어서, 상기 제2 및 제3얼라인먼트 패턴은 상기 제1얼라인먼트 패턴에서 75㎛∼150㎛의 거리로 배열되는 것을 특징으로 하는 웨이퍼 얼라인먼트 마크.
  9. 제5항에 있어서, 상기 각각의 얼라인먼트 패턴은 홈을 포함하는 것을 특징으로 하는 웨이퍼 얼라인먼트 마크.
  10. 제5항에 있어서, 상기 각도는 직각인 것을 특징으로 하는 웨이퍼 얼라인먼트 마크.
  11. 제5항에 있어서, 상기 마스크는 거리 A로 서로 분리되고 상기 웨이퍼상에 적어도 하나의 얼라인먼트 패턴에 평행하는 얼라인먼트 패턴을 포함하는 것을 특징으로 하는 웨이퍼 얼라인먼트 마크.
  12. 마스크로 반도체 웨이퍼를 정열하기 위한 웨이퍼 얼라인먼트 마크에 있어서, 일정 거리 A로 서로 분리되고 상기 웨이퍼면에 형성되며 직각으로 접합하는 두 개의 직선부를 각각 포함하는 제1병렬 홈쌍과, 같은 거리 A에 의해 서로 분리되고 상기면에 형성되는 상기 직각의 일측에서 상기 제1홈쌍에 병렬인 제2병렬 직선 홈쌍과, 같은 거리 A에 의해 서로 분리되고 상기면에 형성되며, 상기 직각의 다른 일측에서 상기 제1홈쌍에 병렬인 제3병렬 직선홈쌍을 포함하는 것을 특징으로 하는 웨이퍼 얼라인먼트 마크.
  13. 제12항에 있어서, 상기 홈은 2∼3㎛ 폭인 것을 특징으로 하는 웨이퍼 얼라인먼트 마크.
  14. 제12항에 있어서, 상기 거리 A는 10㎛∼25㎛인 것을 특징으로 하는 웨이퍼 얼라인먼트 마크.
  15. 제12항에 있어서, 상기 제2 및 제3 홈쌍은 상기 제1쌍 홈에서 75㎛∼150㎛의 거리로 배열되는 것을 특징으로 하는 웨이퍼 얼라인먼트 마크.
  16. 제12항에 있어서, 상기 마스크는 상기 웨이퍼에서 적어도 한쌍의 병렬홈에 병렬인 마스크 얼라인먼트 패턴을 포함하는 것을 특징으로 하는 웨이퍼 얼라인먼트 마크.
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