KR0176153B1 - 반도체 장치의 소자분리막 및 그 형성방법 - Google Patents

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Abstract

산소이온 주입을 이용한 소자 분리막 및 그 형성방법에 관해 기재되어 있다.
이는, 반도체 기판의 비활성 영역에 형성된 트렌치, 트렌치 하부에 형성된 필드 산화막 및 필드 산화막 상부에, 트렌치를 채우도록 형성된 절연막을 구비하는 것을 특징으로 한다.
따라서, 소자 분리 특성을 개선할 수 있고, 버즈비크나 디슁현상을 억제할 수 있으며, 공정시간을 줄일 수 있다.

Description

반도체 장치의 소자 분리막 및 그 형성방법
제1a도 및 제1b도는 종래의 국부적 산화(LOCOS)에 의한 소자 분리 방법을 설명하기 위해 도시한 단면도들이다.
제2a도 내지 제2d도는 종래의 트렌치 소자 분리의 제조 공정를 설명하기 위해 도시한 단면도들이다.
제3도는 본 발명에 의한 소자 분리 구조를 도시한 단면도이다.
제4a도 내지 제4d도는 본 발명의 일 실시예에 따른 소자 분리 방법을 설명하기 위해 도시한 단면도들이다.
제5a도 내지 제5e도는 본 발명의 다른 실시예에 따른 소자 분리 방법을 설명하기 위해 도시한 단면도들이다.
* 도면의 주요부분에 대한 부호의 설명
30,40,100 : 반도체 기판 32,42 : 패드 산화막
34,44 : 질화막 36,48 : 감광막 패턴
37,52 : 산소 이온 주입층 26,38,54 : 필드 산화막
28,56 : 절연막 46 : 고온 산화막
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 특히 산소 이온 주입을 이용한 반도체 장치의 소자 분리막 및 그 형성방법에 관한 것이다.
반도체 산업이 고집적화됨에 따라 소자 분리 영역도 축소되어, 64M 디램(Dynamic Random Access Memory : 이하 DRAM이라 함) 급에서는 0.45미크론(micron) 기술이, 256M DRAM급에서는 0.25미크론 기술이 요구되고 있다.
또한, 소자 분리 영역의 형성은 모든 제조 공정단계에 있어서 초기 단계의 공정으로서 활성 영역의 크기 및 후공정 단계의 공정 마진(margin)을 좌우하게 되므로, 이를 효과적으로 극복하기 위해서는 필드 절연막의 단차를 평탄화할 수 있는 기술이 요구되고 있다.
일반적으로 반도체 장치의 제조에 널리 이용되는 선택적 산화에 의한 소자 분리 방법(LOCal Oxidation of Silicon ; 이하 LOCOS라 칭함)은 측면산화에 의한 버즈비크(Bird's beak) 현상, 열공정으로 유발되는 버퍼층 응력에 의한 기판 실리콘의 결정 결함 및 채널 저지를 위해 이온 주입된 불순물의 재분포 등의 문제로 반도체 장치의 전기적 특성 향상 및 고접적화 추세에 난점이 되고 있다.
상기 LOCOS방법의 문제점을 개선하기 위하여 제안된 트렌치를 이용한 소자 분리 방법은, 필드 산화막의 형성에 있어서 상기 LOCOS류와 같이 열산화 공정에 의하지 않으므로, 열산화 공정으로 인해 유발되는 상기 LOCOS류의 단점들을 어느 정도 줄일 수 있다.
그러나, 강한 소자 분리 특성을 확보하기 위하여 기판에 일정 깊이 이상으로 트렌치를 형성하는 과정에서 기판 실리콘에 결정결함이 유발되며, 트렌치에 절연 물질을 리필링(refilling)할 경우 넓은 트렌치 패턴에서는 리필링된 절연 물질의 프로파일(profile)이 불균일하여 불안정한 소자 분리 특성 및 일부의 구조적인 단차를 유발하는 또 다른 문제점을 내포하고 있다.
도면을 통해 LOCOS와 트렌치에 의한 소자 분리 방법을 간단히 설명하기로 한다.
제1a도 및 제1b도는 종래의 일반적인 LOCOS에 의한 소자 분리 방법을 설명하기 위해 도시한 단면도들이다.
제1a도를 참조하면, 반도체 기판(1) 상에 패드 산화막(3)과 질화막(5)을 적층한 후, 사진 식각에 의해 비활성 영역(9)의 상기 질화막을 제거한 다음, 상기 비활성 영역(9)에 채널저지 이온(7)을 주입하면, 일단의 비활성 영역(9)과 활성 영역(11)이 분리 형성된다.
제1b도를 참조하면, 비활성 영역(9)과 활성 영역(11)이 분리 형성된 결과물의 반도체 기판을 산화로에 장입하여 소정 조건의 열산화 공정을 거치게 되면 비활성 영역(9)에 필드 산화막(13)이 형성된다.
상기 LOCOS를 이용한 소자 분리 구조의 제1b도를 참조하면, 필드 산화막(13)의 하부에는 불순물 이온의 열확산으로 인해 불순물 이온의 재분포가 이루어진 채널저지 영역(15)이 존재하며, 열산화 공정 동안에 비활성 영역(9)에 인접한 패드 산화막(3)의 측면에도 활성 영역 방향으로 함께 산화되어 버즈비크 현상을 야기하여, 최초의 비활성 영역(17)에 비해 버즈비크 발생 영역(19)만큼 비활성 영역의 길이(20)가 커지게 된다. 상기 버즈비크 현상은 미세패턴의 디자인 룰(design rule)의 한계를 제한하여 반도체 장치의 고집적화에 장애가 된다.
또한, LOCOS방식은, 통상 3,000Å 이상의 두께로 필드 산화막을 열성장시키게 되는데, 반도체 기판에 선택적으로 덮여 있는 질화막 하부에 있어서 활성 영역의 경계면 부근에 응력에 의한 결정결함이 발생되어 소자와 소자 사이의 누설전류를 증가시킨다.
제2a도 내지 제2d도는 종래의 트렌치를 이용한 소자 분리 방법을 설명하기 위한 공정 순서에 따른 단면도들이다.
제2a도를 참조하면, 반도체 기판(1) 상에 열산화 방법으로 240Å 정도 두께의 패드 산화막(2)을 형성한 후, 이어서 저압화학기상증착(Low Pressure Chemical Vapor Deposition ; 이하 LPCVD라 칭함) 방법으로 질화막(4)을 1,500Å 정도의 두께, 그리고 열산화막(6)을 1,000Å 정도의 두께로 차례로 적층한 후, 비활성 영역의 상기 열산화막을 사진 식각 공정으로 제거한다.
제2b도를 참조하면, 활성 영역상에 잔류하는 열산화막을 식각 마스크로 하여, 질화막(4)과 패드 산화막(2)을 반응성 이온 식각한 후, 계속해서 건식 식각으로 반도체 기판(1)을 식각하여 트렌치를 형성한다. 이때, 식각 마스크인 열산화막은 상기 질화막 / 패드 산화막 및 트렌치 식각시의 식각 선택비에 따라 함께 식각되어 적은 양이 남아 있게 된다. 또한, 상기 트렌치는 반도체 장치의 디자인 룰에 따라 좁은 영역과 넓은 영역의 트렌치가 반도체 기판에 공존하게 된다.
이어서, 상기 트렌치 내에 열산화 방법으로 측벽 산화막(8)을 형성하고, 다결정 실리콘(10)을 5.000Å 정도 이상의 두께로 침적한 후, 상기 트렌치 내에만 다결정 실리콘을 채우기 위하여 이방성 식각을 하게 된다. 이때, 좁은 영역의 트렌치는 완전히 채워지나, 넓은 영역의 트렌치는 중앙 부분이 함몰되어 트렌치 영역의 크기에 따라 필링 프로파일이 달라지는 일종의 로딩 효과(loading effect)가 발생한다.
제2c도를 참조하면, 열산화 방법으로 트렌치를 채운 다결정 실리콘 상단에 필드 산화막(12)을 형성하게 되는데, 이때에도 넓은 영역의 트렌치에 함몰된 부분은 보정되지 않는다.
제2d도를 참조하면, 버퍼층(열산화막, 질화막 및 패드 산화막)을 완충 산화막 식각액(불화암모늄(NH4F)과 불화수소(HF)가 7 : 1로 혼합된 용액 : Buffered Oxide Etchant : 이하 B.O.E. 라 칭함) 및 인산용액으로 습식 식각한 후, 희생 산화막(도시되지 않음)을 성장시켜 재차 습식 식각함으로써 소자 분리 공정이 완료된다.
상기 트렌치를 이용한 소자 분리 방법은, 넓은 영역의 트렌치 중앙 부분의 다결정 실리콘의 함몰현상(G)으로 인해 후속 공정시 게이트라인 및 비트라인이 단락되거나 배선 특성에 악영향을 미치게 되고, 제조수율 또한 감소하게 된다.
또한, 필드 산화막 형성시 유발되는 버즈비크 현상(R)으로 인하여 분리 영역을 축소하는데 한계를 내재하고 있을 뿐 아니라, 버퍼층의 고온 열산화막을 식각할 때 필드 산화막의 일정 두께가 동시에 식각되므로, 이러한 공정 마진을 감안하여 필드 산화막의 두께를 더욱 증가시켜야 하며, 이로 인해 상기 버즈비크 현상은 더욱 두드러지게 발생되어 반도체 장치의 고집적화에 커다란 장애가 되고 있다.
한편, 상기 트렌치를 이용한 소자 분리의 문제점을 개선하기 위하여 화학적 - 물리적 연마(Chemical Mechanical Polishing ; 이하 CMP라 칭함)를 이용한 방법이 제안되었다.
상기 CMP를 이용한 방법은, 반도체 기판에 형성된 리필링 절연물들을 횡방향으로 제거하기 때문에 트렌치 매립 및 식각 방법으로써 이상적인 것으로 생각되어지나, 이 CMP방법 역시 트렌치의 폭이 수 mm 정도로 커지면 넓은 트렌치 영역의 가운데가 접시 모양으로 파이는 디슁(dishing)현상이 발생하여 상술한 바와 같은 불안정한 소자 분리 특성 및 일부의 구조적인 단차를 유발하는 문제점이 있다.
따라서, 본 발명은 상기한 문제점들을 해결하기 위한 것이다.
본 발명의 목적은 고집적화를 구현할 수 있는 반도체 장치의 소자 분리막을 제공함에 있다.
본 발명의 다른 목적은 상기 소자 분리막을 형성하는데 있어서 그 적합한 형성방법을 제공함에 있다.
상기 본 발명의 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치의 소자 분리막은,
반도체 기판의 비활성 영역에 형성된 트렌치 ;
상기 트렌치 하부에 형성된 필드 산화막 ; 및
상기 필드 산화막 상부에 상기 트렌치를 채우도록 형성된 절연막을 구비하는 것을 특징으로 한다.
본 발명의 일 실시예에 의한 반도체 장치의 소자 분리막에 있어서, 상기 절연막은 그 표면이 평탄한 것이 바람직하다.
또한, 상기 필드 산화막은 상기 트렌치의 바닥을 기준으로 했을 때, 상부의 두께와 하부의 두께의 비가 1 : 2 이상인 것이 바람직하다.
상기 본 발명의 다른 목적을 달성하기 위한 본 발명의 일 실시예에 따른 소자 분리막 형성방법은,
반도체 기판의 비활성 영역에 산소 이온을 주입하는 제1공정 ; 및
산소 이온이 주입된 상기 영역을 산화시켜 비활성 영역에 소자 분리막을 형성하는 제2공정을 포함하는 것을 특징으로 한다.
본 발명의 바람직한 실시예에 의한 소자 분리막 형성방법에 있어서, 상기 제1공정에서, 산소 이온을 30∼150keV의 에너지, 1.0×1015∼1.0×1019이온/㎠의 도우즈량으로 주입하는 것이 바람직하다.
또한, 상기 제2공정에서, 상기 필드 산화막은 반도체 기판 표면을 기준으로 했을 때, 상부의 두께와 하부의 두께의 비가 1 : 2 이상이 되도록 형성되는 것이 바람직하다.
상기 제1공정전에, 반도체 기판 상에 패드 산화막 및 산화 저지층을 순차적으로 적층하는 공정 및 비활성 영역의 반도체 기판 상의 상기 산화 저지층 및 패드 산화막을 패터닝하여 개구부를 형성하는 공정을 더 구비하는 것이 바람직하다.
이때, 상기 산화 저지층은 실리콘 질화막을 1,000∼2,000Å 정도의 두께로 적층하여 형성되는 것이 더욱 바람직하다.
상기 본 발명의 다른 목적을 달성하기 위한 본 발명의 다른 실시예에 의한 소자 분리막 형성방법은,
반도체 기판의 비활성 영역에 트렌치를 형성하는 제1공정 ;
상기 트렌치의 바닥에 산소 이온을 주입하는 제2공정 ;
상기 산소 이온이 주입된 부분을 산화시켜 필드 산화막을 형성하는 제3공정 ; 및
상기 트렌치를 채우도록 절연물질을 침적하여 소자 분리막을 형성하는 제4 공정을 포함하는 것을 특징으로 한다.
본 발명의 바람직한 실시예에 있어서, 상기 제1공정 전에, 반도체 기판에 식각 저지층을 형성하는 공정, 비활성 영역 상의 상기 식각 저지층을 식각하여 개구부를 형성하는 공정을 더 포함하는 것이 바람직하다.
상기 식각 저지층은 산화막, 질화막(SiN), 산질화막(SiON) 및 산화막과 질화막의 이중막 중의 어느 한 물질로 형성되는 것이 바람직하다
상기 제2공정에서, 산소 이온을 30∼150keV의 에너지와 1.0×1015∼1.0×10 19이온/㎠의 도우즈량으로 주입하는 것이 바람직하다.
상기 제3공정에서, 상기 필드 산화막은 반도체 기판 표면을 기준으로 하여, 상부의 두께와 하부의 두께의 비가 1 : 2 이상이 되도록 형성되는 것이 바람직하다.
상기 제4 공정 후, 화학적 - 물리적 연마(CMP)법을 사용하여 상기 소자 분리막을 평탄화하는 공정을 더 포함하는 것이 바람직하다.
본 발명에 따르면, 반도체 기판에 산소 이온을 주입한 후 필드 산화막을 형성함으로써 기판 깊숙이 필드 산화막을 형성할 수 있으므로, 소자 분리 특성을 개선할 수 있으며, 버즈비크나 디슁현상을 억제할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명을 더욱 상세히 설명하기로 한다.
[구조]
제3도는 본 발명에 의한 소자 분리 구조를 도시한 단면도로서, 도면 참조 부호 100은 반도체 기판을, 24는 필드 산화막을, 56은 절연층을 각각 나타낸다.
제3도에 도시된 바와 같이 본 발명에 의한 소자 분리 구조는, 반도체 기판의 비활성 영역에 형성된 트렌치(24)와, 상기 트렌치의 하부에 형성된 필드 산화막(26)과, 상기 필드 산화막의 상부에 상기 트렌치를 완전히 채우도록 형성된 절연층(28)으로 구성된다. 상기 절연층은 그 표면이 평탄하며, 상기 필드 산화막은 트렌치의 바닥으로 부터 상부의 두께와 하부의 두께의 비가 1 : 2 이상인 것이 바람직하다.
상기 소자 분리 구조에 따르면, 종래의 트렌치에 의한 소자 분리 구조보다 소자 분리막이 반도체 기판 아래로 두껍게 형성되어 있으므로, 소자 분리 특성을 개선할 수 있으며, 표면이 평탄하여 단차를 방지할 수 있다.
[제조방법]
제4a도 내지 제5d도는 본 발명에 의한 반도체 장치의 소자 분리막 형성방법을 설명하기 위하여, 그 바람직한 실시예를 공정수순에 따라 도시한 단면도들이다.
[실시예 1]
제4a도 내지 제4d도는 본 발명의 실시예 1에 따른 단면도들로서, LOCOS에 본 발명을 적용한 예이다.
제4a도는 활성 영역 및 비활성 영역을 정의하기 위한 패턴들을 형성하는 단계를 도시한 단면도이다.
이는, 반도체 기판(30) 상에 패드 산화막(32) 및 산화 저지층(34)을 차례로 적층하는 제1공정, 상기 산화 저지층 상에 감광막을 도포한 후 비활성 영역의 상기 감광막을 제거하여 감광막 패턴(36)을 형성하는 제2공정 및 상기 감광막 패턴을 식각 마스크로 하는 사진 식각 공정을 실시하여 산화 저지층 및 패드 산화막을 패터닝함으로써 비활성 영역의 반도체 기판을 노출시키는 개구부를 형성하는 제3공정으로 진행된다.
상기 패드 산화막(32)으로는, 예컨대 100 ∼ 1,000Å 정도의 열산화막을 사용하고, 상기 산화 저지층(34)은 소정의 열산화 공정에 대해 기판을 보호할 수 있는 물질로, 예컨대 1,000 ∼ 2,000Å 정도의 실리콘 질화막을 사용하는 것이 바람직하다.
제4b도는 산소 이온 주입단계를 도시한 단면도로서, 상기 공정에 의해 표면으로 노출된 반도체 기판에 산소를 이온 주입하여 비활성 영역의 반도체 기판에 산소 이온 주입층(37)을 형성한다.
이때, 상기 이온 주입 공정은 산소 이온을, 예컨대 30∼150keV의 주입 에너지와 1.0×1015∼1.0×1019이온/㎠의 도우즈량으로 주입하는 것이 바람직하며, 필요에 따라서 여러가지 조건으로 다단계로 이온 주입을 실시하는 것도 가능하다.
제4c도는 필드 산화막(38)을 형성하는 단계를 도시한 단면도이다.
구체적으로, 상기 감광막 패턴(제4b도의 36)을 제거한 후, 반도체 기판에 대해 열산화를 실시하여 500 ∼ 3,000Å 정도 두께의 필드 산화막(38)을 형성한다. 이때, 기판의 표면으로부터 산소가 공급되면서 산화막이 성장하게 되는데, 상기 제4b도의 공정에서 형성된 산소 이온 주입층에 의해 기판 깊숙이 필드 산화막이 형성될 수 있다.
이미 형성되어 있는 산소 이온 주입층에 의해 산화가 더 빨리 진행되므로, 원하는 깊이의 필드 산화막을 얻기 위한 시간을 줄일 수 있으며, 통상의 LOCOS 공정에 비해 열산화량을 줄일 수 있고, 버즈비크 현상도 줄일 수 있다. 상기 산화 공정에서 상기 반도체 기판 표면으로부터 상부와 하부에 성장하는 필드 산화막의 두께의 비는 제4b도의 이온 주입 조건에 따라 1 : 2 이상으로 하는 것이 바람직하다.
제4d도는 최종적인 소자 분리 영역을 형성하는 단계를 도시한 단면도로서, 상기 패드 산화막 및 산화 저지층을 제거함으로써 최종적인 소자 분리 영역을 완성한다.
상기 본 발명의 실시예 1에 따르면, 반도체 기판 하부로 필드 산화막이 두껍게 형성되므로 버즈비크 현상을 억제할 수 있으며, 소자 분리 특성을 개선할 수 있다.
[실시예 2]
제5a도 내지 제5e도는 본 발명의 실시예 2에 따른 반도체 장치의 소자 분리막 형성 공정을 공정 수순에 따라 도시한 단면도들로서, 트렌치를 이용한 소자 분리 방법에 본 발명을 적용한 예이다.
제5a도는 활성 영역 및 비활성 영역을 정의하기 위한 패턴들을 형성하는 단계를 도시한 단면도이다.
이는, 반도체 기판 상에 패드 산화막(42)을 형성하는 제1공정, 상기 패드 산화막 상에 식각 저지층(44)을 형성하는 제2공정, 상기 식각 저지층 상에 절연층(46)을 형성하는 제3공정, 상기 절연층 상에 감광물질을 도포한 후 패터닝하여 감광막 패턴(48)을 형성하는 제4 공정 및 상기 감광막 패턴을 식각 마스크로 하여 상기 절연층, 식각 저지층 및 패드 산화막을 사진 식각하여 비활성 영역의 반도체 기판을 노출시키는 개구부를 형성하는 제5 공정으로 진행된다.
상기 패드 산화막(42)은, 예컨대 100 ∼ 1,000Å 두께의 열산화막을, 상기 절연층(46)은, 예컨대 500 ∼ 2,000Å 두께의 고온 산화막(High Temperature Oxide ; HTO)을 사용하는 것이 바람직하다.
또한, 상기 식각 저지층(44)은 소정의 반도체 기판에 트렌치를 형성하기 위한 소정의 식각 공정에 대해 기판을 보호할 수 있는 물질로, 예컨대 산화막, 실리콘 질화막(SiN), 산질화막(SiON) 및 산화막과 질화막의 이중막 중의 어느 하나를, 예컨대 1,000 ∼ 2,000Å 두께로 형성하는 것이 바람직하다.
제5b도는 트렌치 형성 및 산소 이온 주입 단계를 도시한 단면도이다.
이는, 상기 패턴들에 의해 표면으로 노출된 비활성 영역의 반도체 기판을 식각하여 트렌치(50)를 형성하는 제1공정 및 상기 트렌치 바닥에 산소 이온을 주입하는 제2공정으로 진행된다.
상기 제1공정에서, 상기 트렌치는 500 ∼ 3,500Å 정도의 깊이로 형성하는 것이 바람직하다.
상기 제2공정은 산소 이온을, 예컨대 30∼150keV의 주입 에너지와 1.0×1015∼1.0×1019이온/㎠의 도우즈량으로 주입함으로써 진행된다. 필요에 따라서는 여러가지 이온 조건으로 다단계 이온 주입을 실시하는 것도 가능하다. 미설명 부호 52는 산소 이온 주입층을 나타낸다.
제5c도는 상기 트렌치 하부에 필드 산화막(54)을 형성하는 단계를 도시한 단면도로서, 산소 이온이 주입된 반도체 기판에 대해 열산화를 실시하여 상기 트렌치 내에 100 ∼ 1,000Å 정도 두께의 필드 산화막(54)을 형성한다.
이미 형성되어 있는 산소 이온 주입층(52)이 산화막으로 되면서 반도체 기판 깊숙이 산화막(52)을 위치시킬 수 있을 뿐만 아니라, 상기 산화막(54)이 성장함에 따라 트렌치의 깊이가 감소하므로, 후속되는 CMP에 의한 평탄화 공정에서 발생될 수 있는 디슁문제를 현저히 개선할 수 있다.
제5d도는 반도체 기판에 절연물(56)을 침적하여 평탄화하는 단계를 도시한 단면도이다.
이는, 트렌치내에 필드 산화막(54) 형성되어 있는 결과물의 전면에, 상기 트렌치가 완전히 채워지도록 절연물질(56)을 두껍게 침적하는 제1공정, 상기 절연물질을 평탄화하는 제2공정 및 산화 저지층(44) 상의 절연층(제5c도의 46)을 제거하는 제3공정으로 진행된다.
상기 평탄화 공정은, 상기 산화 저지층(44)을 식각 마스크로 하여, 예컨대 CMP방법으로 진행할 수 있다.
제5e도는 최종적인 소자 분리 영역을 형성하는 단계를 도시한 단면도이다.
구체적으로, 상기 산화 저지층(제5d도의 44)과 패드 산화막(제5d도의 42)을 차례로 제거함으로써 필드 산화막(54) 상에 절연물질(56)이 매립된 트렌치 형태의 최종적인 소자 분리막(52 및 54)을 완성한다.
상기한 본 발명의 실시예 2에 의하면, 종래의 트렌치에 의한 소자 분리 영역 구조보다 반도체 기판 아래로 두꺼운 소자 분리막을 형성할 수 있으므로, 소자 분리 특성을 개선할 수 있으며, 열산화막의 성장에 따른 트렌치 깊이의 감소로 후속 평탄화 공정, 특히 CMP공정 적용시 디슁현상을 억제할 수 있다.
상술한 바와 같이 본 발명에 의한 반도체 장치의 소자 분리막 및 그 형성방법에 따르면, 반도체 기판에 산소이온을 주입한 후 필드 산화막을 형성함으로써 기판 깊숙이 필드 산화막을 형성할 수 있으므로, 소자 분리 특성을 개선할 수 있으며, 버즈비크나 디슁현상을 억제할 수 있다. 또한, 필드 산화막 형성시간을 줄일 수 있으므로 공정시간을 줄일 수 있다.
본 발명은 상기 실시예에 한정되지 않으며, 다양한 소자 분리 구조에 대한 많은 변형이 본 발명의 기술적 사상내에서 당 분야의 통상의 지식을 가진 자에 의해 실시 가능함은 명백하다.

Claims (9)

  1. 반도체 기판의 비활성 영역에 형성된 트렌치 ; 상기 트렌치 하부에 형성된 필드 산화막 ; 및 상기 필드 산화막 상부에, 상기 트렌치를 채우도록 형성된 절연막을 구비하는 것을 특징으로 하는 반도체 장치의 소자 분리막.
  2. 제1항에 있어서, 상기 절연막은 그 표면이 평탄한 것을 특징으로 하는 반도체 장치의 소자 분리막.
  3. 제1항에 있어서, 상기 필드 산화막은 상기 트렌치의 바닥면을 기준으로 했을 때, 상부의 두께와 하부의 두께의 비가 1 : 2 이상인 것을 특징으로 하는 반도체 장치의 소자 분리막.
  4. 반도체 기판의 비활성 영역에 트렌치를 형성하는 제1공정 ; 상기 트렌치의 바닥에 산소 이온을 주입하는 제2공정 ; 상기 산소 이온의 주입된 부분을 산화시켜 필드 산화막을 형성하는 제3공정 ; 상기 트렌치를 채우도록 절연막을 침적하여, 상기 필드 산화막과 절연막으로 이루어진 소자 분리막을 형성하는 제4 공정을 포함하는 것을 특징으로 하는 반도체 장치의 소자 분리막 형성방법.
  5. 제4항에 있어서, 상기 제1공정 전에, 반도체 기판에 식각 저지층을 형성하는 공정, 비활성 영역 상의 상기 식각 저지층을 식각하여 개구부를 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 소자 분리막 형성방법.
  6. 제5항에 있어서, 상기 식각 저지층은 산화막, 질화막(SiN), 산질화막(SiON) 및 산화막과 질화막의 이중막 중의 어느 한 물질로 형성되는 것을 특징으로 하는 반도체 장치의 소자 분리막 형성방법.
  7. 제4항에 있어서, 상기 제2공정에서, 산소 이온을 30∼150keV의 에너지와 1.0×1015∼1.0×1019이온/㎠의 도우즈량으로 주입하는 것을 특징으로 하는 반도체 장치의 소자 분리막 형성방법.
  8. 제4항에 있어서, 상기 제3공정에서, 상기 필드 산화막은 상기 트렌치의 바닥을 기준으로 하여, 상부의 두께와 하부의 두께의 비가 1 : 2 이상이 되도록 형성하는 것을 특징으로 하는 반도체 장치의 소자 분리막 형성방법.
  9. 제4항에 있어서, 상기 제4 공정 후, 화학적 - 물리적 연마(CMP) 법을 사용하여 상기 소자 분리막을 평탄화하는 공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 소자 분리막 형성방법.
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