KR0172726B1 - 반도체 소자의 다층금속배선 형성방법 - Google Patents

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Abstract

본 발명은 콘택홀들사이의 상이한 에스펙트 비로 인하여 발생될 수 있는 단차 및 단락의 문제를 극복할 수 있는 반도체 소자의 다층금속 배선 형성 방법을 제공하는 것을 목적으로 한다. 반도체 소자의 다층금속배선 형성방법은, (a) 소정의 필드산화막, 게이트 전극 및 소오스/드레인 전극이 형성된 상태의 반도체 기판의 전체구조상부에 평탄화용 절연막을 형성하는 단계; (b)상기 평탄화용 절연막의 금속배선이 형성된 영역에 소정의 요홈부위를 사진 식각법으로 형성하는 단계; (c) 상기 소오스/드레인 전극이 노출되도록, 건식식각을 사용하는 사진식각법으로 상기 평탄화용 절연막을 선택적으로 식각하여 제1콘택홀을 형성하는 단계; (d) 상기 필드 산화막 및 필드 산화막상의 게이트 전극의 단차를 고려하여, 제1콘택홀의 내부에 장벽 금속막 및 텅스텐 플러그를 형성하는 단계; (e)상기 게이트 전극의 소정부분이 노출되도록, 건식식각을 사용하는 사진식각법으로 상기 평탄화용 절연막을 선택적으로 식각하여 제2콘택홀을 형성하는 단계; (f) 전체 구조 상부에 장벽금속막 및 금속배선막을 적층한 후, 상기 평탄화용 절연막이 노출되도록 에치백하는 단계를 포함하는 것을 특징으로 한다.

Description

반도체 소자의 다층금속배선 형성방법
제1도 (a) 내지 (c)는 종래의 대표적인 반도체 소자의 다층금속배선형성방법을 설명하기 위한 도면.
제2도 (a) 내지 (e)는 본 발명의 일실시예에 따른 반도체 소자의 다층금속배선형성방법을 설명하기 위한 도면.
* 도면의 주요부분에 대한 부호의 설명
1, 11 : 반도체 기판 2, 12 : 필드 산화막
3, 13 : 게이트 전극 4, 14 : 소오스/드레인 전극
5, 15 : 평탄화용 절연막 6, 6A, 17, 17A : 콘택홀
16 : 요홈 18, 20 : 장벽 금속막
8, 8A, 19 : 텅스텐 플러그 21 : 금속 배선
본 발명은 반도체 소자의 제조방법에 관한 것으로서, 더욱 상세하게는 에스펙트 비(aspect ratio)가 상이한 콘택홀을 갖는 반도체 소자의 다층금속배선 형성 방법에 관한 것이다.
오늘날, 반도체 소자가 고집적화됨에 따라, 금속배선의 신뢰성을 개선하기 위하여 평탄화공정이 수행되고 있다. 평탄화를 위하여 에치 백, SOG막의 사용, 또는 화학 기계적 연마법이 실시되고 있다.
그러나, 이것으로 인하여 게이트 전극 및 소오스/드레인 전극과 같은 하부 전극과 알루미늄 금속 배선과 같은 상부 전극을 전기적으로 연결하기 위하여 절연막에 형성되는 콘택홀들사이에 에스펙트비가 서로 다르게 된다. 특히, 적층 비아홀(stacked via hole)을 갖는 다층 금속 배선의 경우에는 비아홀내에서 텅스텐 플러그를 사용하여도, 상기의 상이한 에스펙트비로 인해 신뢰도가 크게 개선되지 않았다.
이와 같은 현상을 갖는 종래의 대표적인 다층 금속 배선 형성 방법이 제1도(a) 내지 (c)에 도시되어 있다. 종래의 방법은 우선, 제1도(a)에 도시된 바와 같이, 소정의 필드산화막(2), 게이트 전극(3) 및 소오스/드레인 전극(4)을 구비한 트랜지스터를 형성한 종래의 반도체 기판(1)의 전체 구조 상부에 소정 두께의 평탄화용 절연막(5)을 형성한다. 그런 다음, 소오스/드레인 전극(4) 및 게이트 전극(3)이 노출되도록 도시된 바와 같이, 콘택홀(6) 및 (6A)을 형성한다. 그리고 나서, 콘택홀(6) 및 (6A)의 내부 및 주변부전면에, (c)에 도시된 바와 같이, 금속 장벽막(7) 및 텅스텐막(8)및 (8A)으로 구성된 전도성 플러그를 형성하고, 이것의 상부에 소정의 금속배선(9)을 형성한다.
그러나, 상기의 종래방법은 게이트 전극(3)의 전기적 연결을 위한 콘택홀(6)이 소오스/드레인 전극(4)의 연결을 위한 콘택홀(6A)보다 에스펙트 비가 더 작기 때문에 텅스텐막의 전면증착시 콘택홀의 매립이 불충분하게 되어 단차가 발생하는 문제점이 있었으며, 적층비아홀을 갖는 다층배선의 경우, 특히 제3층이상의 금속배선은 심지어 단락이 발생하는 문제점이 있었다.
따라서, 본 발명의 목적은 상기의 문제점을 해결하기 위하여 안출된 것으로, 콘택홀들사이의 상이한 에스펙트 비로 인하여 발생될 수 있는 단차 및 단락의 문제를 극복할 수 있는 반도체 소자의 다층금속 배선 형성 방법을 제공하는 데에 있다.
상기의 목적을 달성하기 위하여, 본 발명의 반도체 소자의 다층배선형성방법은, (a) 소정의 필드산화막, 게이트 전극 및 소오스/드레인 전극이 형성된 상태의 반도체 기판의 전체구조상부에 평탄화용 절연막을 형성하는 단계; (b) 상기 평탄화용 절연막의 금속배선이 형성된 영역에 소정의 요홈부위를 사진 식각법으로 형성하는 단계; (c) 상기 소오소/드레인 전극이 노출되도록, 건식식각을 사용하는 사진식각법으로 상기 평탄화용 절연막을 선택적으로 식각하여 제1콘택홀을 형성하는 단계; (d) 상기 필드 산화막 및 필드 산화막상의 게이트 전극의 단차를 고려하여, 제1콘택홀의 내부에 장벽 금속막 및 텅스텐 플러그를 형성하는 단계; (e) 상기 게이트 전극의 소정부분이 노출되도록, 건식식각을 사용하는 사진식각법으로 상기 평탄화용 절연막을 선택적으로 식각하여 제2콘택홀을 형성하는 단계; (f) 전체 구조 상부에 장벽금속막 및 금속배선막을 적층한 후, 상기 평탄화용 절연막이 노출되도록 에치백하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 의하면, 에스펙트 비가 상대적으로 큰 콘택홀을 먼저 형성하고, 그 콘택홀내에 에스펙트 비의 차이만큼 전도성 플러그를 형성한 후, 금속 배선막을 형성함으로써, 콘택홀들사이의 상이한 에스펙트 비로 인한 단차 및 단락의 발생문제를 극복할 수 있다.
이하, 본 발명의 바람직한 일 실시예에 따른 반도체 소자의 다층금속배선형성방법을 공정순서별로 설명하기 위한 도면이다.
우선, 제2도(a)에 도시된 바와 같이, 반도체 기판(11)상에 소정의 필드산화막(12), 게이트 전극(13), 및 소오스/드레인 전극(14)을 구비한 트랜지스터를 형성한 상태에서, 전체구조 상부에 BPSG막, TEOS막, TEOS-O3막, PE-TEOS막, SOG막 또는 이것들의 2개 이상의 혼합막과 같은 평탄화용 절연막(15)을 10,000~15,000Å의 두께로 형성한다. 그런 다음, 상기 평탄화용 절연막(15)의 금속배선이 형성될 영역에 소정의 요홈부위(16)를 사진 식각법으로 형성한다.
그런 다음, (b)에 도시된 바와 같이, 상기 소오스/드레인 전극(14)이 노출되도록 사진 식각법으로 상기 평탄화용 절연막을 선택적으로 식각하여 제1콘택홀(17)을 형성한다.
그리고 나서, (c)에 도시된 바와 같이, 필드 산화막(12) 및 필드 산화막(12)상의 게이트 전극(13)의 단차를 고려하여, 제1콘택홀의 내부 및 주변부에 약 800~1,000Å의 장벽금속막(18) 및 약 3,000~5,000Å의 텅스텐막을 적층한 다음, SF6로 과도식각하여 텅스텐플러그(19)를 형성한다.
다음에, (d)에 도시된 바와 같이, 게이트 전극(13)의 소정부분이 노출되도록, 건식식각을 사용하는 사진 식각법으로 평탄화용 절연막(15)의 소정부위를 선택적으로 식각하여 제2콘택홀(17B)을 형성한다. 이 때, 상기 평탄화용 절연막(15)의 상부표면으로부터 텅스텐 플러그의 상부표면까지의 깊이a와 평탄화용 절연막(15)의 상부표면으로부터 상기 게이트 산화막(13)의 상부표면까지의 깊이b는 서로 동일하다.
그 후, (e)에 도시된 바와 같이, 전체구조상부에 약 300~800Å두께의 장벽금속막(20) 및 알루미늄 합금막과 같은 금속 배선막을 적층한 후, 강산의 슬러리를 사용한 화학-기계 연마법으로 평탄화용 절연막(15)이 노출되도록 금속 배선막을 연마하여 소정의 금속 배선(21)을 형성한다. 그런 다음, 통상의 방식에 따라, 제2층, 제3층 등의 금속 배선을 형성하기 위한 공정을 실시한다.
이상에서와 같이, 본 실시예에 의하면, 에스펙트 비가 상대적으로 큰 콘택홀(17)을 먼저 형성하고, 그 콘택홀(17)내에 에스펙트 비의 차이만큼 전도성 플러그(19)를 형성한 후, 금속 배선막을 형성함으로써, 콘택홀들사이의 상이한 에스펙트 비로 인한 단차 및 단락의 문제를 극복할 수 있다. 따라서, 반도체 소자의 금속 배선의 신뢰성을 개선시킬 수 있다.
또한, 본 발명은 상기의 실시예에 한정되는 것이 아니며, 그 요지를 일탈하지 않는 범위내에서 다양하게 변경하여 실시할 수 있다.

Claims (5)

  1. 반도체 소자의 다층금속 배선 형성 방법에 있어서, (a) 소정의 필드산화막, 게이트 전극 및 소오스/드레인 전극이 형성된 상태의 반도체 기판의 전체구조상부에 평탄화용 절연막을 형성하는 단계; (b) 상기 평탄화용 절연막의 금속배선이 형성된 영역에 소정의 요홈부위를 사진 식각법으로 형성하는 단계; (c) 상기 소오스/드레인 전극이 노출되도록, 건식식각을 사용하는 사진식각법으로 상기 평탄화용 절연막을 선택적으로 식각하여 제1콘택홀을 형성하는 단계; (d) 상기 필드 산화막 및 필드 산화막상의 게이트 전극의 단차를 고려하여, 제1콘택홀의 내부에 장벽 금속막 및 텅스텐 플러그를 형성하는 단계; (e) 상기 게이트 전극의 소정부분이 노출되도록, 건식식각을 사용하는 사진식각법으로 상기 평탄화용 절연막을 선택적으로 식각하여 제2콘택홀을 형성하는 단계; (f) 전체 구조 상부에 장벽금속막 및 금속배선막을 적층한 후, 상기 평탄화용 절연막이 노출되도록 에치백하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 다층 금속 배선 형성 방법.
  2. 제1항에 있어서, 상기 평탄화용 절연막은 BPSG막, TEOS막. TEOS-O3막, PE-TEOS막, SOG막 또는 상기 막들의 2개이상의 혼합막으로 이루어지는 것을 특징으로 하는 반도체 소자의 다층금속 배선 형성 방법.
  3. 제1항에 있어서, 상기 단계(f)에서 금속 배선막은 알루미늄합금막인 것을 특징으로 하는 반도체 소자의 다층금속 배선 형성 방법.
  4. 제1항에 있어서, 상기 단계(f)에서의 에치백은 화학-기계연마법에 의해 수행되는 것을 특징으로 하는 반도체 소자의 다층금속배선 형성방법.
  5. 제1항에 있어서, 상기 평탄화용 절연막의 상부표면으로부터 텅스텐플러그의 상부표면까지의 깊이와 상기 평탄화용 절연막의 상부표면으로부터 상기 게이트 산화막의 상부표면까지의 깊이는 서로 동일한 것을 특징으로 하는 반도체 소자의 다층금속배선 형성방법.
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