KR0172300B1 - 미세 선폭을 갖는 전도막 형성방법 - Google Patents
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Abstract
본 발명은 전도막 상에 평탄화된 제1레시스트를 도포하고 하드베이크 하는 단계; 해상도 및 촛점 여유도가 충분한 두께로, 전도막 패턴이 형성될 부위와 오버랩 되는 부위가 노출되는 제2레지스트 패턴을 형성하고 하드베이크 하는 단계; 상기 제2레지스트 패턴간의 공간에 상기 레지스트와 식각선택비를 갖는 박막 패턴을 형성하는 단계; 상기 박막 패턴을 식각장벽으로 상기 제2레지스트 및 제1레지스트를 건식식각하는 단계; 및 노출되는 상기 전도막을 식각 하는 단계를 포함하는 것을 특징으로 하는 미세 선폭을 갖는 전도막 형성 방법에 관한 것으로, 반도체 소자 제조공정중 특히 미세패턴 형성이 필요한 게이트 전극 형성시 본 발명의 기술을 사용하면 종래의 제조 장치를 가지고도 종래 방법에 의한 리소그라피 해상한계를 뛰어 넘는 미세선폭의 게이트 전극을 너칭 또는 촛점불량(Defocus)등과 같은 또다른 문제점 없이 안정적으로 형성시킬 수 있으므로 차세대 소자개발을 앞당길 수 있고, 생산이 적용시 공정능력 향상으로 수율 향상을 가져오는 효과가 있다.
Description
제1a도 내지 제1d도는 종래의 게이트 전극 형성 공정도.
제2a도 내지 제2g도는 본 발명의 일실시예에 따른 게이트 전극 형성 공정도.
* 도면의 주요부분에 대한 부호의 설명
24 : 게이트 전극용 폴리실리콘막 24a : 폴리실리콘막 패턴(게이트 전극)
25 : 제1레지스트 25a : 제1레지스트 패턴
26 : 제2레지스트 26a : 제2레지스트 패턴
27 : 산화막 27a : 산화막 패턴
본 발명은 반도체 소자 제조공정중 미세 선폭을 갖는 전도막 형서 방법에 관한 것이다.
반도체 소자인 집적도가 날로 증가함에 따라 개별 기억소자(Cell)의 크기는 점점 미세해져야 하고, 개별소자 구성요소중에서도 게이트(Gate) 전극의 선폭이 가장 작기 때문에, 고집적도 반도체 소자의 개발여부는 이 게이트 전극을 형성하는 리소그라피 공정능력에 따라 크게 좌우된다고 할 수 있다 .
게이트 전극을 형성하는 종래의 방법을 첨부도면 제1a도 내지 제1d도를 통해 설명하면, 먼저 제1a도와 같이 실리콘 기판(1)상에 필드 산화막(2), 게이트 산화막(3) 게이트 전극용 폴리실리콘막(4)을 차례로 형성한 다음, 레지스트(5)를 도포한다.
이어서, 제1b도와 같이 레티클을 사용하여 노광 및 현상하면 게이트 전극 마스크인 레지스트 패턴(5a)이 형성되고, 제1c도와 같이 상기 레지스트 패턴(5a)을 식각 장벽으로 하여 게이트 전극용 폴리실리콘막(4) 및 게이트 산화막(3)을 식각하므로써 패턴(4a,3a)을 형성한 후, 제1d도와 같이 레지스트 패턴(5a)을 제거하면 최종 게이트 전극이 형성된다.
그러나, 상기와 같은 종래의 게이트 전극 형성 방법은 해상한계 때문에(아래에서 상세히 설명됨)게이트 전극의 선폭으 해상한계 이하로는 형성할 수 없다는 공정상의 한계를 안고 있으며, 더불어, 필드 산화막의 단차에 기인한 너칭(Notching)현상과 같은 문제들도 안고 있다.
종래의 리소그라피 기술은 단층은 레지스트 공정으로서, 이은 광의 희절로 인하여 공정능력에 한계가 따르며, 단층 레지스트 리소그라피 공정으로 형성가능한 패턴의 한계(해상도) 및 촛점 여유도(DOEL:Depth of Focus)는 레이레이식(Rayleigh's Equation) R=k1·λ/(NA), DOF=k2·λ/(NA)2에 의해 결정된다. 여기서 R은 해상도(Resolotioin), λ는 노광파장, NA는 노광장비의 렌즈 개구수를 의미하며, k1, k2는 공정관련 상수로서 공정능력에 따라 변한 값이다. 이중 노광파장 및 렌즈 개구수는 사용장비에 의해 결정되므로 동일장비에서 공정능력을 향상시키기 위해서는 k1값은 작게, k2값은 크게 하는 방법을 강구하여야 한다. 리소그라피 공정에서 동일한 레지스트를 사용할 경우 사용 레지스트의 두께가 얇아지면 상기의 조건 즉, k1은 작아지고, k2는 커지는 효과를 가져오지만 식각공정시 레지스트도 식각되기 때문에 레지스트가 식각장벽 역할을 수행하기 위해서는 일정두께 이상이 요구되며, 일정두께(폴리 실리콘 및 절연 산화막의 경우 약 1㎛정도, 금속막의 경우 약 1.5∼1.8㎛정도)이하로는 불가능하다는 한계가 있다. 게이트 전극 형성 공정의 경우 k1이 약 0.7정도 되며, 현재 주로 사용되고 있는 i-Line 광원(λ:365nm)과 NA 0.5∼0.57 렌즈를 사용하는 노광장비를 이용할 경우 해상한계는 대략 0.45∼0.50 ㎛정도이다.
따라서, 본 발명은 공정능력(해상도 및 촛점 여유도)을 향상시키고, 초미세 크기의 게이트 전극을 너칭과 같은 기타 공정상의 문제없이 안정적으로 미세 패턴을 형성시킬 수 있는 미세 선폭을 갖는 전도막 형성 방법을 제공함을 그 목적으로 한다.
상기 목적을 달성하기 위하여 본 발명은 전도막 상에 평탄화된 제1레지스트를 도포하고 하드베이크 하는 단계; 해상도 및 촛점 여유도가 충분한 두께로, 전도막 패턴이 형성될 부위와 오버랩 되는 부위가 노출되는 제2레지스트 패턴을 형성하고 하드베이크 하는 단계; 상기 제2레지스트 패턴간의 공간에 상기 레지스트와 식각선택비를 갖는 박막 패턴을 형성하는 단계; 상기 박막 패턴을 식각장벽으로 상기 제2레지스트 및 제1레지스트를 건식식각하는 단계; 및 노출되는 상기 전도막을 식각하는 단계를 포함하는 것을 특징으로 한다.
이하, 첨부도면 제2a도 내지 2g도를 참조하여 본 발명의 일실시예를 상세히 설명한다.
이하, 첨부도면 제2도 내지 제2g 도를 참조하여 본 발명의 일실시예를 상세히 설명한다.
먼제, 제2a도와 같이 실리콘 기판(21)상에 필드사화막(22), 게이트 산화막(23)게이트 전극용 폴리실리콘막(24)을 차례로 형성한 다음, 제1레지스트(25)를 1㎛이상 두껍게 도포하여 평탄화를 이룬 다음, 이렇게 평탄화된 제1레지스트를 이후의 공정에서 형성될 제2렐지스트 도포 및 패턴 형성시 제1레지스트를 효과적으로 보호할 목적으로 약 150℃∼300℃, 좀더 정확하게는 250℃정도의 온도에서 하드 베이크(hard bake)하고, 또 이 위에 상기와 동일한 목적으로 HMDS(Hexamethy1 Disilazane, 도면에 도시하지 않음)로 표면처리한 후, 이 위에 다시 제2레지스트(26)를 약 3000∼5000Å정도로 얇게 도포한다.
이어서, 제2b도와 같이 얇은 제2레지스트(26)를 노광 및 현상하여 제2레지스트 패턴(26a)을 형성한 상태로서, 제2레지스트의 두께가 매우 얇고, 또 평탄화 정도가 아주 우수하므로 해상도 및 촛점 여유도에서 종래의 두꺼운 단층 레지스트의 경우보다 훨씬 향상되므로 종래 방법의 해상 한계를 넘는 아주 미세한(0.3㎛ 이상까지도 가능함) 패턴(26a)을 형성할 수 있다. 단, 이때, 종래방법과 음양이 뒤바뀐 패턴을 형성한다. 즉, 게이트가 형성될 부위와 오버랩 되는 부위를 노출시킨다.
이어서, 제2c도는 상기 제2레지스트 패턴(26a)을 하드 베이크하고 HMDS으로 표면처리한 후, 이 위에 저온 화학기상증착법(CVD:Chemical Vapor Deposition)으로 TEOS등과 같은 산화막(27)을 3000Å정도 도포 한다. 산화막(27)은 레지스트와 식각선택비를 가지는 박막으로 그 밖의 다른 박막을 사용할 수 있다.
이어서, 제2d도와 같이 화학저 기계적 연마법(CMP:Chemical Mechanical Polishing)이나 전면식각(Blanket Etch)의 방법으로 상기 제2레지스트 패턴(26a)이 드러나도록 표면을 약 4000∼5000Å정도 식각한다.
이어서, 제2e도와 같이 상기 에치백 되어 제2레지스트 패턴(26a)간의 공간에 패터닝된 산화막(27a) 아래의 제1레지스트만 남게 되어 게이트 마스크 역할을 하는 산화막(27a)및 제1레지스트 패턴(25a)이 형성된다.
이어서, 제2f도는 산화막(27a)및 제1레지스트 패턴(25a)을 식각장벽으로 하여 폴리실리콘막(24) 및 게이트 산화막(23)을 식각하여 패턴(24a,23a)을 형성한 상태로서, 이때의 식각과정에서 상기 산화막(27a)은 모두 제거된다.
이어서, 제2g도와 같이 제1레지스트 패턴(25a)을 통상적인 방법으로 제거하면 최종적으로 종래 방법의 해상한계를 훨씬 뛰어넘는 초미세 게이트 전극(24a)을 너칭 등과 같은 부수적 문제점 없이 안정적으로 형성시킬 수 있다.
상술한 바와 같이 이루어지는 본 발명은 반도체 소자 제조공정중 특히 미세패턴 형성이 필요한 게이트 전극 형성시 본 발명의 기술을 사용하면 종래의 제조 장치를 가지고도 종래 방법에 의한 리소그라피 해상한계를 뛰어 넘는 미세선폭의 게이트 전극을 너칭 또는 촛점불량(Defocus)등과 같은 또다른 공정 문제점 없이 안정적으로 형성시킬 수 있으므로 차세대 소자개발을 앞당길 수 있고, 생산이 적용시 공정능력 향상으로 수율 향상을 가져오는 효과가 있다.
Claims (6)
- 전도막 상에 평탄화된 제1레지스트를 도포하고 하드베이크 하는 단계; 해상도 및 촛점 여유도가 충분한 두께로, 전도막 패턴이 형성될 부위와 오버랩 되는 부위가 노출되는 제2레지스트 패턴을 형성하고 하드베이크 하는 단계; 상기 제2레지스트 패턴간의 공간에 상기 레지스트와 식각선택비를 갖는 박막 패턴을 형성하는 단계; 상기 박막 패턴을 식각장벽으로 상기 제2레지스트 및 제1레지스트를 건식식각하는 단계; 및 노출되는 상기 전도막을 식각 하는 단계를 포함하는 것을 특징으로 하는 미세 선폭을 갖는 전도막 형성 방법.
- 제1항에 있어서, 상기 박막 패턴을 형성하는 단계는, 전체구조 상부에 박막을 형성하는 단계; 상기 박막을 상기 제2레지스트 패턴이 드러나도록 에치백 하는 단계로 이루어지는 것을 특징으로 하는 미세 선폭을 갖는 전도막 형성 방법.
- 제1항에 있어서, 상기 제1레지스트 두께를 1㎛이상 두껍게 형성하는 것을 특징으로 하는 미세 선폭을 갖는 전도막 형성 방법.
- 제1항에 있어서, 상기 제2레지스트의 두께는 3000Å 내지 5000Å으로 형성하는 것을 특징으로 하는 미세 선폭을 갖는 전도막 형성 방법.
- 제1항에 있어서, 상기 제1, 제2레지스트의 하드베이크 온도는 150℃내지 300℃인 것을 특징으로 하는 미세 선폭을 갖는 전도막 형성 방법.
- 제1항에 있어서, 상기 제1 및 제2 레지스트의 표면을 HMDS로 표면 처리하는 단계를 더 포함하는 것을 특징으로 하는 미세 선폭을 갖는 전도막 형성 방법.
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