KR0172205B1 - 반도체 디바이스 및 그 제조 방법 - Google Patents

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KR0172205B1
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사또 후미오
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Abstract

반도체 디바이스는 기판, 기판 상에 형성되고 실리콘-플로오르 결합을 포함하는 절연막; 및 절연막 상에 형성되고 절연막으로부터 확산되고 1 × 1020atoms/ cm3이하의 플루오르 농도를 갖고 있는 플루오르를 포함하는 티타늄계 금속 배선층을 포함한다.

Description

반도체 디바이스 및 그 제조방법
제1도는 금속 상호 접속부의 박리(peel-off)를 설명하기 위해 종래 기술에 따른 반도체 디바이스의 주요 부분을 설명하는 단면도.
제2도는 제1도의 라인 2A-2A'를 따라 절취한 부분의 구성 소자의 농도 프로파일을 도시하는 그래프.
제3도는 본 발명의 제1실시예에 따른 반도체 디바이스의 주요 부분을 도시하는 단면도.
제4(a)도 내지 제4(d)도는 본 발명의 제1실시예에 따른 단계적인 제조방법을 도시하는 반도체 디바이스의 단면도.
제5도는 제3도의 라인 5A-5A'을 따라 절취한 부분의 구성 소자의 농도 프로파일을 도시하는 그래프.
제6도는 본 발명의 제2실시예에 따른 반도체 디바이스의 주요 부분을 도시하는 단면도.
제7(a)도 내지 제7(d)도는 본 발명의 제2실시예에 따른 단게적인 제조방법을 도시하는 반도체 디바이스의 단면도.
제8도는 제6도의 라인 8A-8A'를 따라 절취한 부분의 구성 소자의 농도 프로파일을 도시하는 그래프.
제9도는 제2실시예에서 티타늄과 실리콘 산화막 사이의 인터페이스에서의 플루오르 농도와 본딩 패드 박리 확률과의 관계를 도시하는 그래프.
제10도는 본 발명의 제3실시예에 따른 반도체 디바이스의 주요 부분을 도시하는 단면도.
제11(a)도 및 제11(b)도는 본 발명의 제3실시예에 따른 제조방법의 일부를 도시하는 반도체 디바이스의 단면도.
제12도는 제10도의 라인 12B-12B'을 따라 절취한 부분의 구성 소자의 농도 프로파일을 도시하는 그래프.
제13도는 본 발명의 제4실시예에 따른 반도체 디바이스의 주요 부분을 도시하는 단면도.
제14(a)도 및 제14(b)도는 본 발명의 제4실시예에 따른 제조방법의 일부를 도시하는 반도체 디바이스의 단면도.
제15도는 제13도의 라인 15B-15B'를 따라 절취한 부분의 구성 소자의 농도 프로파일을 도시하는 그래프.
제16도는 절연층과 금속 배선 하층 사이의 인터페이스에 형성된 반응층을 도시하는 현미경 사진.
제17도는 반응층의 본딩 강도와 두께와의 관계를 도시하는 그래프.
제18도는 제1실시예에서 절연층과 하층 사이의 인터페이스의 주요 소자의 구성 비율을 도시하는 그래프.
제19도는 종래의 절연층과 하층 사이의 인터페이스에서의 주요 소자의 구성비율을 도시하는 그래프.
제20도는 종래와 비교하여 본 발명의 절연층과 하층 사이의 인터페이스에서의 Si 및 O에 대한 Ti의 비율을 도시하는 그래프.
제21도는 본 발명의 제5실시예에 따른 반도체 디바이스의 주요 부분을 도시하는 단면도.
제22(a)도 및 제22(b)도는 본 발명의 제5실시예에 따른 제조방법의 일부를 도시하는 반도체 디바이스의 단면도.
제23도는 본 발명의 제6실시예에 따른 반도체 디바이스의 주요 부분을 도시하는 단면도.
제24(a)도 및 제24(b)도는 본 발명의 제6실시예에 따른 제조방법의 일부를 도시하는 반도체 디바이스의 단면도.
* 도면의 주요부분에 대한 부호의 설명
211 : Si 기판 212 : 제1절연막
213 : 금속 상호 접속부 213a : 티타늄계 금속 하층
213b : 메인 배선층 215 : 제2절연막
216 : 플러그 217 : 제2금속 상호 접속부
219 : 제3절연막
본 발명은 절연막 상에 티타늄계 금속 배선층을 갖고 있는 반도체 디바이스에 관한 것으로, 특히 배선층과 절연막 사이의 밀착 특성을 향상시킨 반도체 디바이스 및 그 제조 방법에 관한 것이다.
최근에, 직접 회로의 고집적화 및 고속 동작의 요구로 직접 회로의 배선 캐패시턴스의 억제가 심각한 문제로 되고 있다. 배선 간격이 서로 미크론 정도일 때, 상호 접속부 사이의 캐패시턴스는 급격히 증가하여, 신호의 전달 지연이 연장된다. 특히, CPU 등에 사용된 고속 논리 회로에서는 칩 상의 배선이 적층식으로 되어 있다. 직접 회로 칩에 적합한 유전 상수가 낮은 절연막을 요구하는 연구가 널리 행해지고 있다.
직접 회로의 종래 절연막으로서는 실리콘 산화막(SiO2)이 널리 사용되고 있다. 일반적으로, CVD로 형성된 실리콘 산화막의 유전 상수는 약 4.2에서 5.0이다. 이 유전 상수를 거의 절반으로 감소시키기 위해, 유기 폴리머(유전 상수가 2.0 내지 3.1)를 들 수 있다. 그러나, 유기 폴리머는 열 안정성이 불충분하고 패터닝이 어렵다는 문제점을 갖고 있다.
최근에는 플루오르(F)를 실리콘 산화막에 첨가함으로써 Si-F 결합을 포함하는 절연막(유전 상수 3.0 내지 3.6)을 형성하고, 절연막의 유전 상수를 감소시키는 것이 연구되고 있다. Si-F 결합을 포함하는 절연막은 적층 상호 접속부에서의 우수한 매입 특성(burying property)으로 인해 주의를 끄는 물질이다. 플루오르를 산화막 내로 트랩핑(trapping)시킴으로써, 유전 상수가 낮은 절연막이 실현될 수 있다. 이것은, 예를 들면, Reduction of Wiring Capacitance with New Low Dielectric SiOF Interlayer Film for High Speed/Low Power Sub-half Micron CMOS(J. Ida et al., 1994. Symposim on VLSI(p. 59))에 보고되어 있다. 이러한 보고에 다르면, 0.35-fm CMOS 2NAND 게이트의 전달 지연 시간(tpd)가 노말 CVD 산화막(유전 상수가 4.3)과의 상호 접속부에 비해 Si-F 결합을 포함하는 절연막(유전 상수가 3.6)과의 접속부에서 13% 향상된 것으로 보고되고 있다.
이 방식에서, Si-F 결합을 포함하는 절연막은 유전 상수가 낮고 배선 캐패시턴스의 효과가 감소된다. 한편, 이러한 절연막은 내열성 금속 배선층과의 밀착 특성이 불충분한 결점을 갖고 있어 배선층의 박리를 야기한다. 이 상황은 첨부하는 도면을 참조하여 설명하겠다.
제1도는 그 표면 상에 형성된 2층 상호 접속부를 갖고 있는 반도체 디바이스를 도시하는 부분 단면도이다. 특히, 반도체 소자(도시하지 않음)는 실리콘 기판(111)의 표면 상에 형성되고, 이것의 전체 상부면은 실리콘 산화물로 이루어지는 제1절연막(112)로 피복된다. 티타늄(Ti)로 이루어지는 배선 하층(113a)는 제1절연막(112)의 표면 상에 형성된다. Cu, Al-Si-Cu 등으로 제조된 메인 배선층(113b)는 배선 하층(113a) 상에 적층되고, 이들 적층된 층은 제1금속 상호 접속부(113)을 형성한다. 이 방식에서 2층 구조를 적용함으로써, 단락 등에 대한 기계적 강도는 층간의 전기 저항의 증가없이 증가될 수 있다. 제1배선층은 비아 컨덕터(도시하지 않음)를 통해 기판(111) 상에 형성된 반도체 소자(도시하지 않음)에 접속된다.
Si-F 결합을 포함하는 실리콘 이산화물(SiO2)의 제2절연막(115)는 제1금속 상호 접속부(113)의 전체 표면 상에 형성된다. 비아 홀은 제1금속 상호 접속부(113)에 부분적으로 형성되고, 텅스턴(W)로 제조된 플러그(116)은 비아 홀 내에 매몰된다. 티타늄(Ti)인 제2배선 하층(117a) 및 Cu, Al-Si-Cu 등인 제2메인 배선층(117b)는 제2절연막(115) 상에 적층되어 제2금속 상호 접속부(117)를 형성한다. 실리콘 이산화물(SiO2)로 이루어지는 제3절연막(119)는 이 구조물 상에 형성된다.
이 방식으로 제조된 반도체 디바이스에서, 표면 상의 제2금속 상호 접속부(117)은 결합시 배선층 내에 발생된 잔여 열 스트레스 및 기계적 충격으로 인해 제2절연층(115)로부터 박리될 수 있다. 이 박리는 Si-F 결합을 포함하는 절연층(115)와 티타늄 배선 하층(117a) 사이의 밀착 특성의 불량에 의한 것으로 간주된다.
상술한 바와 같이, Si-F 결합을 포함하는 절연막 및 티타늄 배선층을 갖고 있는 반도체 디바이스에서, 티타늄 배선층과 절연막 사이의 인터페이스에서의 밀착 특성이 열화된다. 결과적으로, 금속 배선막은 결합시 금속 배선막 내에 발생된 열스트레스 및 기계적 스트레스에 의해 박리가 발생된다.
본 발명의 목적은 금속 배선막의 박리를 야기하지 않고 신뢰성이 높은 반도체 디바이스 및 그 제조방법을 제공하는 것이다.
상기 목적을 달성하기 위해, 본 발명의 제1특징에 따르면, 반도체 디바이스는 기판; 기판 상에 형성되고 실리콘-플루오르 결합을 포함하는 절연막; 및 절연막 상에 형성되고, 절연막으로부터 확산되고 1 × 1020atoms/cm3이하의 농도를 갖고 있는 플루오르를 포함하는 티타늄계 금속 배선층을 포함한다.
SIMS(Secondary lon Mass Spectrometry) 분석은 내열성 금속에서의 플루오르 농도의 측정에 사용된다. TiF는 티타늄층의 플루오르의 정량 분석용 검출 이온으로 사용된다. 페킨 엘머(Perkin Elmer)사의 모델 6600은 SIMS용으로 사용된다. 이 측정은 Cs+이온의 이온화 에너지가 5 keV인 조건에서 행해진다.
본 발명의 제2특징에 따르면, 반도체 디바이스는 기판; 기판 상에 형성되고 실리콘-플루오르 결합을 포함하는 절연막; 절연막 상에 형성된 티타늄계 금속 배선층; 및 절연막과 티타늄계 금속 배선층 사이에 형성되고, 적어도 티타늄, 실리콘 및 산소를 포함하는 반응층을 포함하고, 반응층은 막 두께 방향으로 적어도 반응층의 중심부 상에 실리콘 농도 및 산소 농도에 대한 티타늄의 농도 비율이 각각 1 이하인 영역을 갖고 있다.
본 발명의 제3특징에 따르면, 반도체 디바이스는 제1 및 제2영역을 갖고 있는 기판; 기판 상에 형성되고 실리콘-플루오르 결합을 포함하며, 제1영역 상에 제1두께 및 제2영역 상에 제1두께보다 두꺼운 제2두께를 갖는 제1절연막; 제1절연막 상에 형성된 티타늄계 금속 배선층; 및 적어도 배선층 상에 형성되고 배선층 상에 배선 결합용 개구를 갖고 있는 제2절연막을 포함한다.
본 발명에 따르면, 반도체 디바이스의 제조방법은, 기판 상에 실리콘-플루오르 결합을 포함하는 절연막을 형성하는 단계; 절연막 외부로 프리 플루오르(free fluorine) 및 플루오르 화합물을 확산시키도록 절연막의 어닐링을 행하는 단계; 및 절연막 상에 티타늄계 금속 배선층을 형성하는 단계를 포함한다.
티타늄계 내열성 금속 배선층은 다른 절연막에 직접 또는 다른 절연막을 통해 실리콘-플루오르 결합을 포함하는 절연막 상에 형성될 때, 절연막 내의 플루오르는 연속 어닐링 등의 단계에서 티타늄계 금속 배선층에 확산된다. 확산된 플루오르는 TiF, TixFy를 형성함 동시에 배선층 또는 배선층과 절연막 사이의 인터페이스에 SixFy, SixFyOz, SixFyOz등을 형성한다. 또, TixSiyOz로 이루어지는 반응층은 인터페이스에 형성된다. 이들 제품은 절연층과 티타늄계 배선층 사이의 밀착 특성을 열화시킨다. 특히, 티타늄계 배선층의 플루오르 농도가 1 × 1020atoms/cm3이상일 때 또는 Si 및 O에 대한 Ti의 비율이 반응 층 내에서 높을 때, 밀착 특성을 크게 열화시킨다.
본 발명의 반도체 디바이스에서, 절연막의 증착 후, 결합 래디컬(bond radical)이 없는 프리 플루오르, 플루오르 이온 및 결합 에너지가 낮은 SixFy, CxFy, SixFyOz, SixFyCz, HxFy등은 가열과 같은 수단으로 절연막으로부터 제거된다. 그 다음, 티타늄계 내열성 금속 배선층이 형성되기 때문에, 안정한 SiF만 절연막 내에 존재한다. 특히, 플루오르 농도는 1 × 1020atoms/cm3이하로 설정될 수 있다.
절연막 증착 후 배선 접속부를 결합시키기 위해 배선층과 절연막 사이의 인터페이스에 형성된 반응층의 조성은 Si 및 O에 대한 Ti의 소자 조성 비율이 F의 확산량을 억제함으로써 1 이하가 되도록 설정된다. 이 동작에 의해, 인터페이스에서의 밀착 특성이 크게 향상될 수 있다.
본 발명의 추가 목적 및 장점은 다음 명세서에서 확실하게 되거나 본 발명의 실시예에 의해 알 수 있을 것이다. 본 발명의 목적 및 장점은 첨부된 청구항의 요점화된 수단 및 결합에 의해 실현 획득될 수 있다.
이하, 첨부 도면을 참조하여 본 발명을 상세히 설명하고자 한다.
양호한 실시예를 첨부하는 도면을 참조하여 후술하겠다. 동일 참조 번호는 다음 실시예 동안 동일 부분을 표시하고, 반복적인 설명은 생략하겠다.
[실시예 1]
제3도는 본 발명의 제1실시예에 따른 반도체 디바이스의 금속 상호 접속부를 도시하는 단면도이다. 제3도를 참조하면, 제1절연막(SiO2: 212)는 Si 기판(211) 상에 형성되고, 제1금속 상호 접속부(213)은 제1절연막(212)의 표면상에 부분적으로 형성된다. 이 금속 상호 접속부(213)은 티타늄계 금속 하층(213a) 및, 예를 들면 Al-Cu-Si 합금인 메인 배선층(213b)로 구성된 적층 구조의 상호 접속부이다. 제2절연막(215)는 제1절연막(212)의 나머지 영역에 형성된다. 이 절연막(215)는 Si-F 결합을 포함하는 SiO2막이다. 예를 들면, 비아 컨덕터로서 텅스턴(W)로 이루어지는 플러그(216)은 금속 상호 접속부(213) 상에 형성되고, 전극은 제2절연막(215)의 표면에서 추출된다.
제2금속 상호 접속부(217)은 절연막(215) 상에 형성되고, 제2금속 상호 접속부(217) 일부는 플러그(216)에 접속된다. 금속 상호 접속부(217)은 티타늄계 금속 하층(217a) 및 Al-Cu-Si 합금인 메인 배선층(217b)로 구성된 적층 구조의 티타늄계 금속 배선층이다. 절연막(215) 및 금속 상호 접속부(217)은 제3절연막(패시베이션막 : 219)로 피복되어, 표면 금속 상호 접속부를 형성한다.
상기 반도체 디바이스는 다음 방법으로 제조된다. 먼저, 제4(a)도에 도시된 바와 같이, 제1절연막(212)로서 SiO2막은 저압 플라즈마에서 TEOS(tetraethy lorthosilicate) 가스 및 산소(O2) 가스를 사용하여 Si 기판(211) 상에 1,500nm의 두께로 증착된다. 이 경우에, O3가스는 O2가스 대신에 사용될 수 있다. O3를 사용하면 자체 평탄화 특성이 더 우수한 SiO2막이 얻어질 수 있다. 다음에, Ti 및 TiN은 제1금속 상호 접속부를 구성하는 내열성 배선 하층(213a)용으로 스퍼터링하여 50 nm 및 70 nm 두께로 연속적으로 증착된다. 이 경우에, CVD법은 스퍼터링법 대신에 사용될 수 있다. 메인 배선층(213b)용 Al-Cu-Si 합금은 스퍼터링법으로 배선 하층(213a) 상에 두께 600 nm로 증착되어 적층 구조의 금속 배선층을 형성한다. 메인 배선층(213b)의 물질 예는 Cu, Cu 합금, W 및 W 합금일 수 있다. 계속해서, 적층 구조의 금속 배선층은 리소그래픽 기법 및 RIE(Reactive Ion Etching)기법으로 처리되어, 제1금속 상호 접속부(213)을 형성한다.
그 다음, 제4(b)도에 도시된 바와 같이, Si-F 결합을 포함하는 제2절연막(215)로서 플루오르를 포함하는 SiO2막은 저압 플라즈마에서 TEOS 가스, O2가스 및 니트로플루오르(NFx) 가스를 사용하여 2,500 nm 두께로 증착된다. 여기에 사용되는 CVD SiO2막용 막 형성 가스로서, 무기 SiH4등은 TEOS 대신에 사용될 수 있다. 이 경우에, 클로로플루오르(CxFy), 실리콘플루오르(SixFy)등은 니트로플루오르 대신에 사용될 수 있다. 제2절연막(215)는 Si-F 결합, Si-F-C 결합과 같은 다중 결합 및 결합 래디컬이 없는 프리 플루오르를 포함한다. 그 후, 절연막 표면은 레지스트 에치 백 REI법(resist etch back RIE technique)으로 평탄화된다. 이 경우에, 표면은 CMP(Chemical Mechanical Polishing)법을 사용하여 평탄화될 수 있다.
획득된 구조는 450℃의 질소 분위기의 퍼니스내로 삽입되어 15분 동안 어닐링한다. 제2절연막(215)에서의 다중 결합은 Si-F 결합보다 결합 에너지가 낮으므로, 불안정한 결합 상태로 존재한다. 이 어닐링의 결과로서, 예를 들면 Si-F-C 결합인 폴리머 결합은 분리되어 CFx를 발생하고, 발생된 CFx및 프리 플루오르는 절연막(215) 외부로 확산된다(제4(c)도).
프리 플루오르의 제거 프로세스는, 예를 들면 20초동안 600℃로 적외선 램프로 램프 어닐링함으로써 짧은 시간 주기 내에 행해질 수 있다. 선택적으로, 이 프로세스는 200℃에서 저압 플라즈마 방전에 의해 행해질 수 있다. 이 경우에, 산소 가스, 질소 가스, 아르곤 가스 등은 분위기 가스용으로 사용될 수 있다.
다음에, 제4(d)도에 도시된 바와 같이, 비아 홀은 제1금속 상호 접속부를 제2금속 상호 접속부에 접속시키기 위해 개구되어 있다. 텅스텐은 WF6및 SiH4가스를 사용하여 비아 홀 내에 선택적으로 증착되어 플러그(216)을 형성한다. 제1배선 하층과 유사하게, 제2금속 하층(217a)용 Ti 및 TiN은 스퍼터링법에 의해 50 nm 및 70 nm의 막 두께로 연속적으로 증착된다. 메인 배선층(217b)용 Al-Cu-Si 합금은 스퍼터링법에 의해 이 배선 하층(217b) 상에 1,200 nm 두께로 증착되어, 적층 구조의 금속 배선층을 형성한다. 메인 배선층(217b)의 물질 예는 Cu, Cu 합금 및 텅스텐 및 텅스텐 합금일 수 있다. 계속해서, 적층 구조의 금속 배선층은 리소그래픽기법 및 RIE(Reactive Ion Etching) 기법으로 처리되어 제2금속 상호 접속부(217)을 형성한다. 획득된 구조는 450℃의 어닐링 단계에서 5분 동안 어닐링된다.
제3절연막(219)는 400℃의 저압 플라즈마에서 TEOS 및 산소(O2) 가스를 사용하여 400 nm의 두께로 증착된다. 리드 배선 또는 본딩 배선에 접속시키기 위한 개구는 리소그래픽 기법 및 RIE 기법으로 형성된다. 이 경우에, 이 개구는 NH4F 등과 같은 화학물을 사용하여 형성될 수 있다. 결과적으로, 표면 금속 상호 접속부는 제3도에 도시된 바와 같이 얻어진다(리드 배선 접속부의 개구가 도시되어 있지 않음에 주의한다).
제5도는 상기 방식으로 획득된 제2금속 상호 접속부(217)과 제2절연막(215) 사이의 인터페이스 근처에 점선 5A-5A'로 표시된 부분의 구성 소자(Ti, F, C 및 Ox)의 농도 분포를 도시한 것이다. 제5도에서 가로 좌표는 라인 5A-5A'의 방향에서 5A로부터의 깊이를 표시하고, 세로 좌표는 각 구성 소자의 농도를 표시한다. 티타늄이 고농도인 영역은 하층(217a) 부분이고, 카본(C)가 고농도인 영역은 제2절연막(215) 영역이다. 티타늄이 카본에 접촉된 깊이(0.26 ㎛ : 이 경우, 절대값은 의미없음에 주의한다)에서, 하층(217a)와 제2절연층(215) 사이의 인터페이스는 존재한다. 이것은 하층(217a)의 인터페이스로부터 충분히 멀리 떨어진 영역(특히, 50 nm 이상 멀리 이격된 티타늄 질화막 영역) 내의 플루오르의 농도가 약 5 × 1017atoms/cm3로, 제2절연막(약 5 × 1021atoms/cm3)의 플루오르 농도보다 매우 낮다. 또, 인터페이스에서의 플루오르 농도는 약 5 × 1019atoms/cm3정도로 낮다.
이 농도 분포는 제3도의 상황에서 측정에 의해 얻어져, 제3절연막(219)가 형성됨을 알 수 있다. 또, 동일 결과는 제4(d)도에서 라인 5A-5A'를 따라 절취한 부분에서 얻어지고, 제3절연막(219)는 아직 형성되지 않음을 알 수 있다.
이러한 농도 분포를 갖고 있는 반도체 디바이스 및 종래에 기술된 반도체 디바이스(제1도 및 제2도를 참조하여 설명된 반도체 디바이스)는 초음파 본딩 테스트를 받게 된다. 직경이 25㎛인 금속 배선은 IC칩 상에 제2금속 상호 접속부(217)과 배치가 동일한 본딩 패드(50 × 80㎛)와 IC 칩이 선정된 초음파 출력 및 선정된 로드로 장착되는 패키징부의 단자 사이에 결합된다. 인장 테스트는 100개의 본딩배선에서 처리되어 본딩 패드와 절연막(215) 사이의 인터페이스에 발생된 박리 결함의 존재를 체크한다. 결과적으로, 박리 결함이 존재하지 않는다. 결과적으로, 금속 배선 하층(217a)와 절연막(215) 사이의 밀착 특성은 티타늄계 금속이 최고 농도를 가지고 있는 범위에서 플루오르 농도가 1 × 1020atoms/cm3이하로 증가될 수 있음을 알 수 있다. 상호 접속부(217)에 대한 플루어르 확산이 완벽하게 억제될 경우, 이상적인 조건이 실현될 수 있다. 플루오르 농도의 하한값은 거의 0일 수 있다.
[실시예 2]
제6도는 본 발명의 제2실시예에 따른 반도체 디바이스의 금속 상호 접속부를 도시하는 단면도이다. 제6도를 참조하면, 제1절연막(SiO2: 212)는 실리콘 기판(211) 상에 형성되고, 제1금속 상호 접속부(213)은 제1절연막(212)의 표면상에 부분적으로 형성된다. 금속 상호 접속부(213)은 티타늄계 금속 하층(213a) 및 예를 들어 Al-Cu-Si 합금인 메인 배선층(213b)로 구성된 적층 구조의 상호 접속부이다. 제2절연막(215)는 제1절연막(212)의 나머지 영역 내에 형성된다. 이 절연막(215)는 Si-F 결합(215a)를 포함하는 SiO2막이다. 본 실시예의 특성은 제3절연막(218)이 절연막(215) 상에 형성되는 것이다. 막 형성에서, 플루오르는 제3절연막(218) 내에 도프되지 않는다. 비아 컨덕터로서, 예를 들면 텅스턴(W)로 이루어지는 플러그(216)은 금속 상호 접속부(213) 상에 형성되고, 전극은 제2절연막(215) 및 제3절연막(218)을 통해 제3절연막(281)의 표면에서 추출된다.
제2금속 상호 접속부(217)은 제3절연막(218) 상에 형성되고, 제2금속 상호 접속부(217)은 플러그(216)에 접속된다. 금속 상호 접속부(217)은 티타늄계 금속 하층(217a) 및 예를 들어 Al-Cu-Si 합금인 컨덕터(217b)로 구성된 적층 구조의 상호 접속부이다. 절연막(215) 및 금속 상호 접속부(217)은 제3절연막(패시베이션막 : 219)로 피복되어 표면 금속 상호 접속부를 형성한다.
상기 반도체 디바이스는 다음 방법에 따라 제조된다. 먼저, 제7(a)도에 도시된 바와 같이, 제1절연막(212)로서 SiO2막은 저압 플라즈마에서 TEOS 및 산소(O2) 가스를 사용하여 실리콘 기판(211) 상에 1,500 nm 두께로 증착된다. 다음에, Ti 및 TiN은 내열성 배선 하층(213a)용 스퍼터링법으로 50 nm 및 70 nm의 막 두께로 연속적으로 증착되어 제1금속 상호 접속부를 구성한다. 메인 배선층(213b)용 Al-Cu-Si 합금은 스퍼터링법으로 이 배선 하층(213a) 상에 600 nm의 두께로 증착되어 적층구조의 금속 배선층을 형성한다. 계속해서, 적층 구조의 금속 배선층은 리소그래픽 기법 및 RIE 기법으로 처리되어, 제1금속 상호 접속부(213)을 형성한다.
그 다음, 제7(b)도에 도시된 바와 같이, Si-F 결합을 포함하는 제2절연막(215)로서 플루오르를 포함하는 SiO2막은 제1실시예와 유사하게 저압 플라즈마에서 TEOS 가스, 산소(O2) 가스 및 나트로플루오르(NFx) 가스를 사용하여 2,500 nm 두께로 증착된다. 제2절연막(215)는 Si-F 결합, Si-F-C 결합과 같은 다중 결합 및 결합 래디컬이 없는 프리 플루오르를 포함한다. 그 후, 절연막의 표면은 레지스트 에칭 백 RIE 기법으로 평탄화된다.
획득된 구조는 450℃의 질소 분위기의 퍼니스내로 삽입되어 15분 동안 어닐링된다. 제2절연막(215) 내의 다중 결합은 Si-F 결합보다 결합 에너지가 적으므로, 불안정한 결합 상태로 존재한다. 이 어닐링의 결과로서, 예를 들어 Si-F-C 결합인 폴리머 결합은 분리되어 CFx를 발생하고, 발생된 CFx및 프리 플루오르는 절연막(215) 외부로 확산된다.
계속해서, 제7(c)도에 도시된 바와 같이, 제3절연막(218)은 저압 플라즈마에서 TEOS 및 산소(O2) 가스를 사용하여 300 nm의 두께로 증착된다. 여기에 사용되는 CVD SiO2막용 막 형성 가스로서 무기 SiH4는 TEOS 대신에 사용될 수 있다. 또, O3가스는 O2가스 대신에 사용될 수 있다.
다음에, 제7(d)도에 도시된 바와 같이, 비아 홀은 제1금속 상호 접속부를 제2금속 상호 접속부에 접속시키기 위해 개구되어 있다. 텅스텐은 WF6및 SiH4를 사용하여 비아 홀 내에 선택적으로 증폭되어 플러그(216)을 형성한다. 제1배선 하층과 유사하게, 제2금속 하층(217a)용 Ti 및 TiN은 스퍼터링법으로 50 nm 및 70 nm의 막 두께로 연속적으로 증착된다. 메인 배선층(217b)용 Al-Cu-Si 합금은 스퍼터링법으로 이 배선 하층(217a) 상에 1,200 nm의 두께로 증착되어, 적층 구조의 금속 배선층을 형성한다. 계속해서, 적층 구조의 금속 배선층은 리소그래픽 및 RIE 기법으로 처리되어 제2금속 상호 접속부(217)을 형성한다. 획득된 구조는 450℃의 어닐링 단계에서 5분동안 어닐링된다.
제4절연막(219)는 400℃의 저압 플라즈마에서 TEOS 및 산소(O2) 가스를 사용하여 400 nm의 두께로 증착된다. 리드 배선 또는 본딩 배선을 접속하기 위한 개구는 리소그래픽 및 RIE 기법으로 형성된다. 결과적으로, 표면 금속 상호 접속부는 제6도에 도시된 바와 같이 얻어진다(리드 배선 접속용 개구는 도시되어 있지 않음).
제8도는 제2금속 상호 접속부(217)과 제3절연막(218) 사이의 인터페이스 근처에 체인 라인 8A-8A'로 표시된 부분의 구성 소자(Ti, F, C 및 Ox)의 농도 분포로, 상기 방식으로 얻어진다. 제8도에서 가로 좌표는 라인 8A-8A' 방향에서 8A로부터의 깊이를 표시하고, 세로 좌표는 각 구성 소자의 농도를 표시한다. 제1실시예와 같이, 하층(217a)의 인터페이스로부터 충분히 멀리 떨어진 영역(특히, 50 nm 이상으로 떨어진 티타늄 질화막 영역)의 플루오르 농도는 약 5 × 1017atoms/cm3이고, 인터페이스에서의 플루오르 농도는 5 × 1018atoms/cm3이다. 제3절연막(218)에 대응하는 부분[카본(C) 농도가 약 1 × 1020atoms/cm3인 영역]에서의 플루오르 농도는 제2절연막(215)의 대응하는 부분(C 농도가 약 1 × 1021atoms/ cm3인 영역)의 플루오르 농도보다 낮다는 것을 알 수 있다. 이것은 플루오르가 제3절연막(218) 내에 본래 도프되지 않았기 때문이고, 제3절연막(218)은 어닐링시 제2절연막(215)로부터 확산된 플루오르만을 포함하여 제3절연막(218)에 남아 있다.
농도 분포는 제6도의 상황에서 측정으로 얻어져, 제4절연막(219)가 형성됨을 알 수 있다. 또, 동일 결과는 제7(d)도에서 라인 8A-8A'을 따라 절취한 부분에서 얻어져 제4절연막(219)가 아직 형성되지 않음을 알 수 있다.
이 방식으로 구성된 다중 구조에서, 제2금속 상호 접속부(217)과 제3절연막(218) 사이의 인터페이스에서의 플루오르 농도는 플루오르가 도프된 절연막의 어닐링 조건 및 막 형성 조건을 변경시킴으로써 변경될 수 있다. 제9도는 배선 본딩시이 인터페이스의 플루오르 농도와 패드 박리 확률과의 관계를 도시하는 그래프이다. 이 관계는 이 인터페이스의 플루오르 농도를 변경시킴으로써 검사된다. 배선 본딩의 조건은 제1실시예와 완벽하게 동일하다. 제9도로부터 알 수 있는 바와 같이, Ti계 금속이 최고 농도일 때의 범위 내에서 플루오르 농도가 1 × 1020atoms/cm3보다 적을 경우, 패드 박리는 발생하지 않는다. 이 방식으로, 패드 박리는 인터페이스의 플루오르 농도를 제어함으로써 피해질 수 있다.
SIMS(Secondary Ion Mass Spectrometry) 분석은 내열성 금속의 플루오르 농도를 측정하는데 사용된다. TiF는 티타늄층의 플루오르의 정량 분석용 검출 이욘으로서 사용된다. 페킨 엘메(Perkin Elmer)로부터 사용가능한 모델 6600은 SIMS용으로 사용된다. 이 측정은 Cs+이온의 이온화 에너지가 5 keV인 조건에서 행해진다.
[실시예 3]
상기 결과는 다수의 층을 갖고 있는 구조를 갖는 금속 상호 접속부에서 얻어질 수도 있다. 다음에, 제3실시예는 제10도를 참조하여 적층 상호 접속부의 예로서 기술하겠다. 이 실시예는 하나 이상의 금속 상호 접속부가 제1실시예의 제2금속 상호 접속부 상에 적층되는 경우를 설명한다. 즉, 제2절연막(215)와 유사한 제3절연막(222)는 제2금속 상호 접속부(217) 상에 형성되고, 텅스텐 등으로 이루어지는 플러그(226)은 제2금속 상호 접속부의 선정된 부분에 형성된다. 상부에는 제3금속 상호 접속부(220)이 제2금속 사호 접속부와 유사하게 형성된다. 또, 제2절연층(224)는 최종 구조물을 피복한다.
이 다중 금속 상호 접속부는 제11(a)도 및 제11(b)도에 도시된 바와 같이 제조된다. 먼저, 제1실시예와 동일 절차는 제2금속 상호 접속부(217)에 부응하여 형성하도록 행해진다. 이 상태에서, 제11(a)도에서 라인 5A-5A'을 따른 각 구성 소자의 농도 분포는 제5도와 동일하다. 그 다음, 제2절연막(215)에 대한 동일 단계에서, 플루오르가 도프된 제3절연막(222)는 2,500 nm의 막 두께로 형성된다. 절연막(222)의 표면은 레지스트 에치 백 RIE 기법으로 평탄화된다. 계속해서, 이 기판은 450℃의 질소 분위기의 퍼니스 내로 도입되어 15분 동안 어닐링된다. 결과로서, CFx및 프리 플루오르는 절연막(222) 외부로 확산된다.
다음에, 제11(b)도에 도시된 바와 같이, 비아 홀은 제2금속 상호 접속부를 제3금속 상호 접속부로 접속시키기 위해 개구되어 있다. 텅스텐은 WF6및 SiH4가스를 사용하여 비아 홀 내에 선택적으로 증착되어 플러그(226)을 형성한다. 제1배선 하층과 유사하게, 제3배선 하층(220a)용 Ti 및 TiN은 스퍼터링법으로 50 nm 및 70 nm의 막 두께로 연속적으로 증착된다. 메인 배선층(220b)용 Al-Cu-Si 합금은 스퍼터링법으로 이 배선 하층(220a) 상에 1,200 nm 두께로 증착되어 적층 구조의 금속 배선층을 형성한다.
계속해서, 적층 구조의 금속 배선층은 리소그래픽 및 RIE 기법으로 처리되어, 제3금속 상호 접속부(220)을 형성한다. 획득된 구조는 450℃의 어닐링 단계에서 5분 동안 어닐링된다.
제2절연막(224)는 400℃의 저압 플라즈마에서 TEOS 및 산소(O2) 가스를 사용하여 400 nm의 두께로 증착된다. 리드 배선 또는 본딩 배선을 접속시키기 위한 개구는 리소그래픽 및 RIE 기법으로 형성된다. 결과로서, 3층 금속 상호 접속부는 제10도에 도시된 바와 같이 얻어진다(리드 배선 접속용 개구는 도시되어 있지 않음). 이 때, 제10도에서 라인 12B-12B'를 따라 절취한 부분의 각 구성 소자의 농도 분포는 제12도의 제1실시예와 동일 결과를 표시한다. 이 방식으로 형성된 표면 금속 상호 접속부는 제1실시예와 유사하게 본딩 테스트를 행한다. 이것은 본딩으로 인한 패드 박리 결함이 없음을 확인한다.
[실시예 4]
제4실시예는 제13도를 참조하여 후술하겠다. 본 실시예는 하나 이상의 금속 상호 접속부가 제2실시예의 제2금속 상호 접속부 상에 적층되는 경우를 설명한다. 즉, 제2절연막(215)와 유사한 제3절연막(222)는 제2금속 상호 접속부(217) 상에 형성되고, 제4절연막(223)은 또 이들 상에 적층된다. 텅스텐으로 이루어지는 플러그(226)은 제2금속 상호 접속부의 선정된 부분에 형성된다. 상부에는 제3금속 상호 접속부(220)이 제2금속 상호 접속부와 유사하게 형성된다. 또, 제2절연층(224)는 최종 구조물을 피복한다.
다중 금속 상호 접속부는 제14(a)도 및 제14(b)도에 도시된 바와 같이 제조된다. 먼저, 제2실시예에서와 동일한 절차는 제2금속 상호 접속부(217)에 부응하여 형성하도록 행해진다. 제14도에서 라인 8A-8A'을 따른 각 구성 소자의 농도 분포는 제8도와 동일하다. 그 다음 제2절연막(215)용과 동일한 단계에서 플루오르가 도프된 제3절연막(222)는 2,500 nm로 형성된다. 이 절연막(222)의 표면은 레지스트 에치 백 RIE 기법으로 평탄화된다. 계속해서, 이 기판은 450℃의 질소 분위기의 퍼니스 내로 도입되어 15분동안 어닐링된다. 결과적으로, CFx및 프리 플루오르는 절연막(222) 외부로 확산된다.
다음에, 비아 홀은 제2금속 상호 접속부를 제3금속 상호 접속부에 접속시키기 위해 개구되어 있다. 텅스텐은 WF6및 SiH4를 사용하여 비아 홀 내에 선택적으로 도프되어 플러그(226)을 형성한다. 제1배선 하층과 유사하게, 제3배선 하층(220a)용 Ti 및 TiN은 스퍼터링법으로 50 nm 및 70 nm의 막 두께로 연속적으로 증착된다. 메인 배선층(220b)용 Al-Cu-Si 합금은 스퍼터링법으로 이 배선 하층(220a) 상에 1,200 nm의 두께로 증착되어 적층 구조의 금속 배선층을 형성한다.
계속해서, 적층 구조의 금속 배선층은 리소그래픽 및 RIE 기법으로 처리되어 제3금속 상호 접속부(220)을 형성한다. 획득된 구조는 450℃의 어닐링 단계에서 5분동안 어닐링된다.
제2절연막(224)는 400℃의 저압 플라즈마에서 TEOS 및 산소(O2) 가스를 사용하여 400 nm의 두께로 증착된다. 리드 배선 또는 본딩 배선을 접속시키는 개구는 리소그래픽 및 RIE 기법으로 형성된다. 결과로서, 3층 금속 상호 접속부는 제13도에 도시된 바와 같이 얻어진다(리드 배선 접속용 개구는 도시되지 않음). 이 때, 제13도에서 라인 15B-15B'을 따라 절취한 부분의 각 구성 요소의 농도 분포는 제15도의 제2실시예와 동일 결과를 도시한다. 이 방식으로 형성된 표면 금속 상호 접속은 제2실시예와 유사하게 본딩 테스트를 행한다. 이것은 본딩으로 인한 패드 박리 결함이 없음을 확인한다.
다중 상호 접속부용 형성 방법은 상기 실시예에 한정되지 않고, 다양하게 변경될 수 있다. 예를 들면, 이것은 제1실시예의 방법으로 3층 상호 접속부의 제1과 제2층 사이의 절연층을 제조할 수 있고, 제2실시예의 방법으로 제2와 제3층 사이에 절연층을 제조할 수 있다.
상술한 바와 같이, 하층으로서 Si-F를 포함하는 절연막 상에 형성된 티타늄계 금속을 사용하는 적층 상호 접속부의 밀착 강도는 하층에 포함된 플루오르 농도에 주의함으로써 향상된다. 하층과 절연막 사이의 밀착 메카니즘의 분석은 다음 사실을 나타낸다. 제3도에서 원 16으로 표시된 금속 배선 하층과 절연막 사이의 경계가 확대될 때, 수 nm 두께의 반응층(230)이 제16도의 현미경 사진에서 도시된 바와 같이 이들 사이에 끼워진다. 반응층(230)은 절연막(215)에 포함된 SiO2가 TixSiyOz의 반응 제품을 형성하도록 하층의 Ti와 반응하도록 구성된다. 플루오르 제거 처리가 행해지지 않는 본 발명의 제1실시예에서 얻어진 반응층의 구성 소자 및 종래에 획득된 반응층의 구성 소자는 EDX(Energy Dispersed X-ray spectrometer)로 분석됨으로써, 표 1에 표시된 다음 결과를 얻는다.
Si에 대한 Ti의 비율 및에 대한 Ti의 비율은 표 1로부터 계산되어 그 결과는 표 2에 도시되어 있다.
표 2에서는 제1실시예에서 획득된 반응층에서 Si에 대한 Ti의 비율이 0.2 이하로(Ti/Si 0.2) 매우 적고,에 대한 Ti의 비율도 0.2 이하로(Ti/O 0.2) 매우 적다. 한편, 양 비율은 종래의 반응층에서 0.8 이상 매우 높아 플루오르 제거 프로세스가 행해지지 않는다.
본딩 강도와 반응층의 두께와의 관계의 설명이 제17도에 도시된 다음 결과를 나타낸다. 본딩 상태가 우수한 3g 이상의 강도는 3.5 nm 이하의 두께로 반응층에서 얻어진다. 7.5 g의 본딩 강도에 대응하는 반응층의 구성 소자의 비율은 EDX로 분석되고, 제18도에 도시되어 있다. 반응층의 Ti량은 Si 및를 참조하여 100% 이하임을 알 수 있다. 1.5 g의 본딩 강도에 대응하는 반응층의 구성 소자의 비율은 EDX로 분석되어 그 결과는 제19도에 도시되어 있다. 반응층의 Ti량은 일부를 제외하고 Si 및량을 크게 초과함을 알 수 있다. 제18도 및 제19도에서, 각 가로 좌표는 정확한 거리를 표시하는 것이 아니고 측정점의 개략 위치 관계를 표시한다. 반응층(230)의 두께는 제18도에서 2 내지 3 nm이고, 제19도에서 4 내지 6 nm이다.
제20도는 Ti/Si 및 Ti/O 값을 계산함으로써 플루오르 제거 프로세스가 행해지지 않는 본 발명과 종래 기술 사이의 비교를 도시한 것이다. 막 두께 방향으로 적어도 반응층의 중심 상에는 본 발명에서의 소자의 2개의 비율이 1.0 이하이고, 종래 기술에서는 1.0 이상이다. 즉, Si 및에 대한 Ti의 비율이 낮은 반응층의 밀착 강도가 종래 기술의 밀착 강도보다 우수하다는 특징적인 관계가 명백해진다. 이 메카니즘이 아직 증명되지 않았지만, Ti층으로 F의 확산은 이 현상에 크게 관련된다. 상기 발견으로부터, 하층의 밀착 강도의 증가는 반응층으로 F의 확산을 방지함으로써 실현될 수 있다. F 확산의 방지를 달성하기 위해, 다음 실시예는 제1 내지 제4실시예와 다른 관점에서 제안된다.
[실시예 5]
제21도는 본 발명의 제5실시예에 따른 반도체 디바이스의 금속 상호 접속부를 도시하는 단면도이다. 제21도를 참조하면, 제1절연막(SiO2: 212)는 Si 기판(211) 상에 형성되고, 제1금속 상호 접속부(213)은 제1절연막(212)의 표면 상에 부분적으로 형성된다. 이 금속 상호 접속부(213)은 티타늄계 금속 하층(213a) 및 예를 들어 Al-Cu-Si 합금인 금속 배선층(213b)로 구성된 적층 구조의 상호 접속부이다. 제2절연막(215)는 제1절연막(212)의 나머지 영역에 형성된다. 절연막(215)는 Si-F 결합을 포함하는 SiO2막이다. 본 실시예의 특징은 제1플루오르 확산 억제막(231)이 이 절연막(215)상에 형성된다는 것이다. 플루오르 확산 억제막(231)은 절연막 또는 도전막일 수 있다. 절연막인 경우에, SiN막, SiH4계 가스로 형성된 SiH4-SiO2막, SiN막 형성시 산소가 도프된 SiON막 등이 사용될 수 있다. 도전막의 경우에, 폴리실리콘막, W-, Ti-, Co- 또는 Ni계 금속 실리사이드막, Al- 또는 Cu계 금속막 또는 이들 막의 다중 구조가 사용될 수 있다.
플루오르 확산 억제막(231)은 배선 접속(본딩 패드)를 결합시키기 위해 상호 접속 영역으로서 작용하는 부분에 선택적으로 배치되도록 처리된다. 그 후, 제3절연막(218)은 플루오르 확산 억제막(231) 및 제2절연막(215) 상에, 예를 들어 SiO2로 형성된다. 예를 들어, 비아 컨덕터로서 텅스텐(W)로 이루어지는 플러그(216)은 금속 상호 접속부(213) 상에 형성된다. 전극은 제2절연막(215) 및 제3절연막(218)을 통해 제3절연막의 표면에서 추출된다.
제2금속 상호 접속부(217)은 절연막(218)상에 형성되고, 제2금속 상호 접속부(217)의 부분은 플러그(216)에 접속된다. 이 금속 상호 접속부(217)은 티타늄계 금속 하층(217a) 및, 예를 들어 Al-Cu-Si 합금인 메인 배선층(217)은 제4절연막(패시베이션막 : 219)로 피복되어, 표면 금속 상호 접속부를 형성한다.
상기 반도체 디바이스는 다음 방법으로 제조된다. 제4(a)도 및 제4(b)도에 도시된 제1실시예와 동일한 절차에 따라, 제1절연막(212), 제1금속 상호 접속부(213) 및 제2절연막(215)는 기판(211) 상에 형성된다.
그 다음, 제22(a)도에 도시된 바와 같이, 예를 들어 플루오르 확산 억제막(231)로서 SiN막은 저압 플라즈마 CVD법으로 Si-F 결합을 포함하는 제2절연막(215) 상에 200 nm의 두께로 증착된다. 계속해서, SiN막은 형성되는 배선 접속을 결합시키기 위해 패드 부분의 영역에만 SiN막을 남기도록 리소그래픽 기법 및 CDE 또는 RIE 기법으로 에칭된다. 동일 절차는 SiH4-SiO2막, SiON막, 폴리실리콘막 또는 플루오르 확산 억제막(231)로서의 금속 막을 사용하여 행해진다. 각 막은 본딩 패드의 영역에 선택적으로 배치되도록 리소그래픽 기법으로 에칭된다. 제3절연막(218)은 저압 플라즈마에서 TEOS 및 산소(O2) 가스를 사용하여 300 nm의 두께로 증착된다.
다음에, 제22(b)도에 도시된 바와 같이, 비아 홀은 제1금속 상호 접속부를 제2금속 상호 접속부에 접속시키기 위해 개구되어 있다. 텅스텐은 WF6및 SiH4가스를 사용하여 비아 홀 내에 선택적으로 증착되어 플러그(216)을 형성한다. 제1배선 하층과 유사하게, 제2금속 하층(217a)용 Ti 및 TiN은 스퍼터링법으로 50 nm 및 70 nm의 막 두께로 연속적으로 증착된다. 메인 배선층(217b)용 Al-Cu-Si 합금은 스퍼터링법으로 이 배선 하층(217a) 상에 1,200 nm 두께로 증착되어 적층 구조의 금속 배선층을 형성한다. 계속해서, 적층 구조의 이 금속 배선층은 리소그래픽 및 RIE 기법으로 처리되어 제2금속 상호 접속부(217)을 형성한다. 획득된 구조는 450℃의 어닐링 단계에서 5분 동안 어닐링된다.
제4절연막(219)는 450℃의 저압 플라즈마에서 TEOS 및 산소(O2) 가스를 사용하여 400 nm 두께로 증착된다. 본딩 패드(232)용 개구는 리소그래픽 및 RIE 기법으로 형성된다. 결과적으로, 표면 금속 상호 접속부는 제21도에 도시된 바와 같이 얻어진다.
이 방식으로 획득된 제2금속 상호 접속부(217)과 제3절연막(218) 사이의 인터페이스 근처가 분석된다. 결과적으로, 제16도에 도시된 바와 같은 반응층(230)의 형성이 확인된다. 반응층의 두께는 제22(b)도에서 점선 C-C'를 따라 절취한 부분에서 2.6 nm이고, 점선 D-D'를 따라 절취된 부분에서는 4.1 nm이다. 반응층의 구성소자의 비율은 EDX로 분석된다. Ti/Si 및 Ti/O의 구성 비율은, 라인 C-C'을 따른 막 두께 방향에서 반응층의 중심에서는 약 0.3 정도로 낮고, 라인 D-D'에 따른 반응층에서는 1보다 더 크다. 즉, Ti의 함유량은 Ti와 SiO2사이의 밀착 특성이 향상되는 영역(본딩 패드 영역)에서 작은 것을 알 수 있다. 제16도에서 Ti 하층(217a) 및 반응층(230)에서의 플루오르 농도는 1 × 1020atoms/cm3이하로 조사된다.
이러한 농도 분포를 갖고 있는 반도체 디바이스는 초음파 본딩 테스트로 행해진다. 직경이 25㎛인 금속 배선은 IC칩 상의 제2금속 상호 접속부(217)과 동일한 배치를 갖고 있는 본딩 패드(50 × 80 ㎛)과 IC가 선정된 초음파 출력 및 선정된 로드로 장착되는 패키징 부분의 단자 사이에 결합된다. 인장 테스트는 100개의 본딩 배선에서 처리되어 본딩 패드와 절연막(218) 사이의 인터페이스에서 발생된 박리 결함의 존재를 검사한다. 결과로서, 박리 결함이 존재하지 않는다. 결과적으로, 금속 배선 하층(217a)와 절연막(218) 사이의 특성은 Ti/Si 및 Ti/O의 구성 비율이 1.0 이하인 기법을 사용하여 증가될 수 있다.
[실시예 6]
제23도는 본 발명의 제6실시예에 따른 반도체 디바이스의 금속 상호 접속부를 도시하는 단면도이다. 제23도를 참조하여, 제1절연막(SiO2: 212)는 실리콘 기판(211) 상에 형성되고, 제1금속 상호 접속부(213)은 제1절연막(212)의 표면 상에 부분적으로 형성된다. 금속 상호 접속부(213)은 티타늄계 금속 하층(213a) 및 예를 들어 Al-Cu-Si 합금인 메인 배선층(213b)로 구성된 적층 구조의 상호 접속부이다. 제2절연막(215)는 제1절연막(212)의 나머지 영역에 형성된다. 이 절연막(215)는 Si-F 결합을 포함하는 SiO2막이다. 본 실시예의 특징은 이 절연막(215)를 부분적으로 제거하는 것이다. Ti와 SiO2사이의 밀착 특성이 향상되는 배선 접속부를 결합시키는 상호 접속부로서 작용하는 부분에서 절연막(215)의 일부 또는 전체는 리소그래픽 기법, CDE 또는 RIE 기법 등으로 선택적으로 제거된다. 예를 들면, 절연막(215)가 800 nm의 정상 두께를 갖고 있을 때는 본딩 패드(232)하의 영역에서 600 nm의 두께만큼 제거된다. 이것이 절연막(215)의 모든 두께를 얇게 하더라도, 다른 2개의 층 상에 형성된 상호 접속부 사이의 캐패시턴스는 증가되어 고속 동작을 열화시킨다. 이러한 이유로, 본딩 패드(232)에서만 절연막(215)을 얇게 할 수 있다. 본딩 패드에서의 절연막의 두께는 양호하게 100 내지 600 nm, 더 양호하게는 200 내지 500 nm일 수 있다.
상술한 디바이스는 다음 방법으로 제조된다. 제4(a)도 및 제4(b)도에 도시된 제1실시예와 동일 절차에 따라, 제1절연막(212), 제1금속 상호 접속부(213) 및 제2절연막(215)가 기판(211)상에 형성된다. 본 실시예에서, 제2절연막(215)의 두께는 800 nm로 설정됨을 알 수 있다.
그 다음, 제24(a)도에 도시된 바와 같이, 본딩 패드가 형성되는 영역 부분의 절연막(215)는 리소그래픽 기법, CDE 또는 RIE 기법 등에 따라 600 nm의 두께만큼 선택적으로 제거된다. 계속해서, 제3절연막(218)은 저압 플라즈마에서 TEOS 및 산소(O2) 가스를 사용하여 300 nm로 증착된다.
다음에, 제24(b)도에 도시된 바와 같이, 비아 홀은 제1금속 상호 접속부를 제2금속 상호 접속부에 접속시키기 위해 개구되어 있다. 텅스텐은 WF6및 SiH4가스를 사용하여 비아 홀 내에 선택적으로 증착되어 플러그(216)을 형성한다. 제1배선 하층과 유사하게, 제2금속 하층용 Ti 및 TiN은 스퍼터링법으로 50 nm 및 70 nm의 막 두께로 연속해서 증착된다. 메인 배선층(217b)용 Al-Cu-Si 합금은 스퍼터링법으로 이 배선 하층(217a) 상에 1,200 nm의 두께로 증착되어 다중 구조의 금속 배선층을 형성한다. 계속해서, 적층 구조의 금속 배선층은 리소그래픽 및 RIE 기법으로 처리되어 제2금속 상호 접속부(217)을 형성한다. 획득된 구조는 450℃로 어닐링단계에서 5분 동안 어닐링된다.
제4절연막(219)는 400℃의 저압 플라즈마에서 TEOS 및 산소(O2) 가스를 사용하여 400 nm의 두께로 증착된다. 본딩 패드(232)용 개구는 리소그래픽 및 RIE 기법으로 형성된다. 결과로서, 표면 금속 상호 접속부는 제23도에 도시된 바와 같이 얻어진다.
이 방식으로 획득된 제2금속 상호 접속부(217)과 제3절연막(218) 사이의 인터페이스 근처가 분석된다. 결과로서, 제16도에 도시된 바와 같은 반응층(230)의 형성이 확인된다. 반응층의 두께는 제23도에서 체인 라인 E-E'을 따라 절취된 부분에서 2.7 nm이고, 체인 라인 F-F'을 따라 절취한 부분에서 4.0 nm이다. 반응층의 구성 소자의 비율은 EDX로 분석된다. Ti/Si 및 Ti/O 구성 비율은, 라인 E-E'에 따른 반응층에서는 약 0.3 정도로 낮고, 라인 F-F'에 따른 반응층에서는 1보다 더 크다. 즉, Ti의 함유량은 Ti와 SiO2사이의 밀착 특성이 증가되는 영역에서 작게 된다.
이러한 농도 분포를 갖고 있는 반도체 디바이스는 초음파 본딩 테스트를 행해진다. 직경이 25 ㎛인 금속 배선은 IC 칩 상의 제2금속 상호 접속부(217)과 동일한 배치를 갖고 있는 본딩 패드(50 × 80 ㎛)와 IC가 선정된 초음파 출력 및 선정된 로드로 장착된 패키징 부분의 단자 사이에 결합된다. 인장 테스트는 100개의 본딩 배선에 처리되어 본딩 패드와 절연막(218) 사이의 인터페이스에서 발생된 박리 결함의 존재를 체크한다. 결과로서, 박리 결함은 존재하지 않는다. 결과적으로, 금속 배선 하층(217a)와 절연막(218) 사이의 밀착 특성은 Si-F 결합을 포함하는 절연막(215)의 두께를 감소시킴으로써 증가될 수 있음을 알 수 있다. 이것은 확산 소스인 플루오르 함유량이 박막내에서 본래 작기 때문이다.
본 발명은 상술한 실시예에 한정되는 것은 아니다. 3개 이상의 층을 갖고 있는 다중 상호 접속부에서, 제5 또는 제6실시예의 방법은 표면층에만 사용되고, 제1 내지 제4실시예 또는 종래 기술의 방법은 나머지 하부층용으로 사용된다. 제5 및 제6실시예의 제조방법에서, Si-F 래디컬을 포함하지 않는 절연막(218)은 Si-F 결합을 포함하는 절연막(215)와 금속 상호 접속부(217) 사이에 삽입되지만, 이 절연막(218)은 생략될 수 있다. 금속 상호 접속부(217)로의 플루오르 확산을 믿을만하게 억제하기 위해서는 Si-F 결합을 포함하지 않는 절연막(218)을 삽입하는 것이 바람직하다는 것을 알 수 있다.
상술한 실시예에서, 실리콘 기판은 본 발명을 위한 기판용으로 사용된다. 그러나, 기판은 실리콘 기판에 제한되지 않는다. 일반적으로 반도체 디바이스용으로 사용된 임의의 기판 물질은 본 발명으로 사용될 수 있다.
상술한 바와 같이 본 발명에 따르면, 다음 프로세스는 Si-F 결합을 포함하는 절연막 상에 행해진다. 즉, (1) 어닐링 또는 플라즈마 처리는 본딩 에너지가 불안정한 프리 플루오르 및 플루오르 결합을 제거하기 위해 행해진다; (2) 플루오르 확산 억제막은 절연막 상에 형성된다; 및 (3) 절연막의 두께는 감소된다. 그 후, Ti를 포함하는 금속 상호 접속부는 이 절연막 상에 형성된다. 절연막과 Ti계 금속 배선층 사이의 밀착 특성은 Ti와 절연막 사이의 인터페이스에서의 플루오르 농도를 1 × 1020atoms/cm3이하로 설정하거나, 인터페이스 형성된 반응층에서 Si 및 O에 대한 Ti의 비율을 1.0 이하로 설정함으로써 증가된다. 그러므로, 박리가 Ti와 절연막 사이에 발생되지 않는 신뢰성이 높은 반도체 디바이스가 실현될 수 있다.
발명의 상세한 설명의 항에서 없는 구체적인 실시 상태 또는 실시예는 어디까지나 본 발명의 기술 내용을 명백하게 하는 것으로, 그와 같은 구체 예에서만 한정하여 협의로 해석되어야 하는 것은 아니고, 본 발명의 정신과 다음에 기재하는 특허 청구 사항의 범위 내에서 여러 가지로 변경하여 실시할 수 있는 것이다.

Claims (20)

  1. 기판; 상기 기판 상에 형성되고 실리콘-플루오르 결합(silicon-fluorine bonds)을 포함하는 절연막; 및 상기 절연막 상에 형성되고, 상기 절연막으로부터 확산되며 1 × 1020atoms/cm3이하의 플루오르 농도를 갖고 있는 플루오르를 포함하는 티타늄계 금속 배선층을 포함하는 것을 특징으로 하는 반도체 디바이스.
  2. 제1항에 있어서, 상기 절연막의 플루오르 농도는 막 두께 방향으로 거의 균일한 것을 특징으로 하는 반도체 디바이스.
  3. 제1항에 있어서, 상기 절연막의 플루오르 농도는 막 두께 방향으로 상기 티타늄계 금속 배선층으로부터 멀리 떨어진 거리에 따라 더 높게 되는 것을 특징으로 하는 반도체 디바이스.
  4. 제1항에 있어서, 상기 절연막은 상기 절연막의 플루오르 농도가 1 × 1021atoms/cm3이상인 영역을 갖고 있는 것을 특징으로 하는 반도체 디바이스.
  5. 제1항에 있어서, 상기 절연막은 단일층막으로 이루어지는 것을 특징으로 하는 반도체 디바이스.
  6. 제1항에 있어서, 상기 절연막은 적층막으로 이루어지는 것을 특징으로 하는 반도체 디바이스.
  7. 제1항에 있어서, 상기 티타늄계 금속 배선층은 티타늄 질화물을 포함하는 것을 특징으로 하는 반도체 디바이스.
  8. 기판; 상기 기판 상에 형성되고 실리콘-플루오르 결합을 포함하는 절연막; 상기 절연막 상에 형성된 티타늄계 금속 배선층; 및 상기 절연막과 상기 티타늄계 금속 배선층 사이에 형성되고 적어도 티타늄, 실리콘 및 산소를 포함하는 반응층을 포함하고, 상기 반응층은 막 두께 방향으로 적어도 상기 반응층의 중심 부분에 실리콘 농도 및 산소 농도에 대한 티타늄 농도의 비율이 각각 1 이하인 영역을 갖고 있는 것을 특징으로 하는 반도체 디바이스.
  9. 제8항에 있어서, 상기 금속 배선층 상에 형성된 본딩 패드를 더 포함하고, 실리콘 농도 및 산소 농도에 대한 티타늄 농도의 비율이 1 이하인 상기 반응층의 상기 영역이 상기 본딩 패드 아래에 형성되는 것을 특징으로 하는 반도체 디바이스.
  10. 제8항에 있어서, 실리콘 농도 및 산소 농도에 대한 티타늄 농도의 비율이 1 이하인 상기 반응층의 상기 영역에서의 플루오르 농도, 및 티타늄계 금속 배선층의 플루오르 농도는 1 × 1020atoms/cm3이하인 것을 특징으로 하는 반도체 디바이스.
  11. 제8항에 있어서, 실리콘 농도 및 산소 농도에 대한 티타늄 농도의 비율이 1 이하인 상기 반응층의 상기 영역의 평균 막 두께는 3.5 nm 이하인 것을 특징으로 하는 반도체 디바이스.
  12. 제8항에 있어서, 실리콘 농도 및 산소 농도에 대한 티타늄 농도의 비율이 1 이하인 상기 반응층의 상기 영역의 바로 아래에 형성된 플루오르 확산 억제막을 더 포함하는 것을 특징으로 하는 반도체 디바이스.
  13. 제12항에 있어서, 상기 플루오르 확산 억제막은 실리콘, 실리콘 질화물, 실리콘 산화물, 금속 및 이들 물질의 적층 부재로 이루어진 그룹으로부터 선택된 임의의 한 물질로 구성되는 것을 특징으로 하는 반도체 디바이스.
  14. 제8항에 있어서, 실리콘 농도 및 산소 농도에 대한 티타늄 농도의 비율이 1 이하인 상기 반응층의 상기 영역 바로 아래에 형성된 상기 절연막의 막 두께는 상기 영역이외의 상기 반응층 바로 아래에 형성된 상기 절연막의 막 두께보다 더 작은 것을 특징으로 하는 반도체 디바이스.
  15. 제1 및 제2영역을 갖고 있는 기판; 상기 기판 상에 형성되고 실리콘-플루오르 결합을 포함하며, 상기 제1영역 상에 제1두께를 갖고 있고 상기 제2영역 상에 상기 제1두께보다 더 큰 제2께를 갖고 있는 제1절연막; 상기 제1절연막 상에 형성된 티타늄계 금속 배선층; 및 적어도 상기 배선층 상에 형성되고, 상기 배선층 상의 배선 결합을 위해 상기 제1영역 상에 개구를 갖고 있는 제2절연막을 포함하는 것을 특징으로 하는 반도체 디바이스.
  16. 기판 상이 실리콘-플루오르 결합을 포함하는 절연막을 형성하는 단계; 프리 플루오르 및 플루오르 화합물을 상기 절연막 외부로 확산시키기 위해 상기 절연막의 어닐링을 행하는 단계; 및 상기 절연막 상에 티타늄계 금속 배선층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  17. 제16항에 있어서, 상기 어닐링 단계는 400℃ 이상의 비활성 가스 분위기에서 행해지는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  18. 제16항에 있어서, 상기 어닐링 단계는 적외선 램프를 사용하여 가열시킴으로써 행해지는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  19. 제16항에 있어서, 상기 어닐링 단계는 저압 프라즈마 방전으로 행해지는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  20. 제16항에 있어서, 실리콘-플루오르 결합을 포함하는 상기 절연막을 형성하는 단계 후 실리콘-플루오르 결합이 없는 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
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Families Citing this family (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3015717B2 (ja) * 1994-09-14 2000-03-06 三洋電機株式会社 半導体装置の製造方法および半導体装置
US20010048147A1 (en) * 1995-09-14 2001-12-06 Hideki Mizuhara Semiconductor devices passivation film
US6268657B1 (en) * 1995-09-14 2001-07-31 Sanyo Electric Co., Ltd. Semiconductor devices and an insulating layer with an impurity
JPH09129727A (ja) * 1995-10-30 1997-05-16 Nec Corp 半導体装置及びその製造方法
JPH09172072A (ja) * 1995-12-18 1997-06-30 Nec Corp 半導体装置及びその製造方法
US6825132B1 (en) 1996-02-29 2004-11-30 Sanyo Electric Co., Ltd. Manufacturing method of semiconductor device including an insulation film on a conductive layer
JP2917897B2 (ja) * 1996-03-29 1999-07-12 日本電気株式会社 半導体装置の製造方法
US5763010A (en) * 1996-05-08 1998-06-09 Applied Materials, Inc. Thermal post-deposition treatment of halogen-doped films to improve film stability and reduce halogen migration to interconnect layers
US6157083A (en) * 1996-06-03 2000-12-05 Nec Corporation Fluorine doping concentrations in a multi-structure semiconductor device
KR100383498B1 (ko) 1996-08-30 2003-08-19 산요 덴키 가부시키가이샤 반도체 장치 제조방법
US6288438B1 (en) 1996-09-06 2001-09-11 Sanyo Electric Co., Ltd. Semiconductor device including insulation film and fabrication method thereof
JP3305211B2 (ja) 1996-09-10 2002-07-22 松下電器産業株式会社 半導体装置及びその製造方法
JP3015767B2 (ja) * 1996-12-25 2000-03-06 三洋電機株式会社 半導体装置の製造方法及び半導体装置
US6025270A (en) * 1997-02-03 2000-02-15 Taiwan Semiconductor Manufacturing Company, Ltd. Planarization process using tailored etchback and CMP
JP3019021B2 (ja) * 1997-03-31 2000-03-13 日本電気株式会社 半導体装置及びその製造方法
US6104092A (en) * 1997-04-02 2000-08-15 Nec Corporation Semiconductor device having amorphous carbon fluoride film of low dielectric constant as interlayer insulation material
JP3109449B2 (ja) * 1997-04-25 2000-11-13 日本電気株式会社 多層配線構造の形成方法
JP3287392B2 (ja) * 1997-08-22 2002-06-04 日本電気株式会社 半導体装置およびその製造方法
US6828230B2 (en) 1997-09-12 2004-12-07 Micron Technology, Inc. Integrated circuit having conductive paths of different heights formed from the same layer structure and method for forming the same
US6690084B1 (en) 1997-09-26 2004-02-10 Sanyo Electric Co., Ltd. Semiconductor device including insulation film and fabrication method thereof
US5923970A (en) * 1997-11-20 1999-07-13 Advanced Technology Materials, Inc. Method of fabricating a ferrolelectric capacitor with a graded barrier layer structure
US6133628A (en) * 1997-12-18 2000-10-17 Advanced Micro Devices, Inc. Metal layer interconnects with improved performance characteristics
JPH11186382A (ja) * 1997-12-19 1999-07-09 Mitsubishi Electric Corp 半導体装置及びその製造方法
EP0933814A1 (en) * 1998-01-28 1999-08-04 Interuniversitair Micro-Elektronica Centrum Vzw A metallization structure on a fluorine-containing dielectric and a method for fabrication thereof
US6448655B1 (en) * 1998-04-28 2002-09-10 International Business Machines Corporation Stabilization of fluorine-containing low-k dielectrics in a metal/insulator wiring structure by ultraviolet irradiation
US6794283B2 (en) 1998-05-29 2004-09-21 Sanyo Electric Co., Ltd. Semiconductor device and fabrication method thereof
KR100278657B1 (ko) * 1998-06-24 2001-02-01 윤종용 반도체장치의금속배선구조및그제조방법
JP3450713B2 (ja) * 1998-07-21 2003-09-29 富士通カンタムデバイス株式会社 半導体装置およびその製造方法、マイクロストリップ線路の製造方法
US6300672B1 (en) * 1998-07-22 2001-10-09 Siemens Aktiengesellschaft Silicon oxynitride cap for fluorinated silicate glass film in intermetal dielectric semiconductor fabrication
US5994778A (en) * 1998-09-18 1999-11-30 Advanced Micro Devices, Inc. Surface treatment of low-k SiOF to prevent metal interaction
JP4361625B2 (ja) * 1998-10-05 2009-11-11 東京エレクトロン株式会社 半導体装置及びその製造方法
JP3230667B2 (ja) * 1998-11-17 2001-11-19 日本電気株式会社 半導体装置の配線構造
US6444593B1 (en) 1998-12-02 2002-09-03 Advanced Micro Devices, Inc. Surface treatment of low-K SiOF to prevent metal interaction
US6965165B2 (en) 1998-12-21 2005-11-15 Mou-Shiung Lin Top layers of metal for high performance IC's
US6444295B1 (en) 1998-12-29 2002-09-03 Industrial Technology Research Institute Method for improving integrated circuits bonding firmness
US6166427A (en) * 1999-01-15 2000-12-26 Advanced Micro Devices, Inc. Integration of low-K SiOF as inter-layer dielectric for AL-gapfill application
TW444252B (en) * 1999-03-19 2001-07-01 Toshiba Corp Semiconductor apparatus and its fabricating method
US7071557B2 (en) * 1999-09-01 2006-07-04 Micron Technology, Inc. Metallization structures for semiconductor device interconnects, methods for making same, and semiconductor devices including same
US6372291B1 (en) * 1999-12-23 2002-04-16 Applied Materials, Inc. In situ deposition and integration of silicon nitride in a high density plasma reactor
JP3425582B2 (ja) * 2000-04-14 2003-07-14 Ｎｅｃエレクトロニクス株式会社 半導体装置及びその製造方法
JP3574383B2 (ja) * 2000-07-31 2004-10-06 富士通株式会社 半導体装置及びその製造方法
US6917110B2 (en) * 2001-12-07 2005-07-12 Sanyo Electric Co., Ltd. Semiconductor device comprising an interconnect structure with a modified low dielectric insulation layer
US7109092B2 (en) * 2003-05-19 2006-09-19 Ziptronix, Inc. Method of room temperature covalent bonding
JP4534062B2 (ja) 2005-04-19 2010-09-01 ルネサスエレクトロニクス株式会社 半導体装置
JP2008060532A (ja) * 2006-08-04 2008-03-13 Seiko Epson Corp 半導体装置
JP5953974B2 (ja) * 2011-09-15 2016-07-20 富士通セミコンダクター株式会社 半導体装置及び半導体装置の製造方法
US10153175B2 (en) * 2015-02-13 2018-12-11 Taiwan Semiconductor Manufacturing Company, Ltd. Metal oxide layered structure and methods of forming the same

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5612557A (en) * 1986-10-27 1997-03-18 Seiko Epson Corporation Semiconductor device having an inter-layer insulating film disposed between two wiring layers
JPH05226480A (ja) * 1991-12-04 1993-09-03 Nec Corp 半導体装置の製造方法
JP3179212B2 (ja) * 1992-10-27 2001-06-25 日本電気株式会社 半導体装置の製造方法
KR0131439B1 (ko) * 1992-11-24 1998-04-14 나카무라 타메아키 반도체장치 및 그 제조방법

Also Published As

Publication number Publication date
US5874779A (en) 1999-02-23
EP0949677A1 (en) 1999-10-13
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EP0949677B1 (en) 2004-06-30
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US6046502A (en) 2000-04-04
DE69534636D1 (de) 2005-12-29
US5753975A (en) 1998-05-19
TW350135B (en) 1999-01-11
DE69534636T2 (de) 2006-08-10
EP0700087A3 (en) 1997-01-08
JP3535280B2 (ja) 2004-06-07
CN1132935A (zh) 1996-10-09
DE69525795D1 (de) 2002-04-18

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