KR0171941B1 - 백 바이어스 전위 발생회로 - Google Patents

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Abstract

본 발명은 반도체 기억장치의 백 바이어스 전위 발생회로에 관한 것으로, 데이터 입/출력 핀의 전위를 감지하는 전위 감지수단으로 부터의 출력신호와 기판전위의 상태에 따라 펌핑회로의 동작을 제어하는 펌핑회로 제어수단을 구비하여 데이터 출력버퍼에서 발생하는 네가티브 노이즈에 의하여 칩이 오동작되는 것을 방지하였다.

Description

백 바이어스 전위 발생회로
제1도는 종래의 백 바이어스 전위 발생 회로도.
제2도는 종래의 데이터 출력버퍼 및 데이터 입력버퍼의 구성도.
제3도는 본 발명에 따른 백 바이어스 전위 발생회로의 블록도.
제4도는 제3도에 도시된 전위 감지기의 회로도.
제5도는 제3도에 도시된 Vbb펌프 제어기의 회로도.
제6도는 제5도에 도시된 Vbb펌프 제어회로의 동작 타이밍도.
제7도는 제3도에 도시된 링 오실레이터의 회로도.
제8도는 제3도에 도시된 Vbb펌프의 회로도.
* 도면의 주요부분에 대한 부호의 설명
11 : Vbb 전위레벨 검출기 12 : 링 오실레이터
13 : Vbb 전위 펌핑회로 14 : 풀-업 드라이버 구동회로
15 : 풀-다운 드라이버 구동회로 16 : 입/출력 패드
17 : 데이터 입력 버퍼 21 : 전위 감지기
22 : Vbb 펌프 제어기 23 : 링 오실레이터
24 : Vbb 전위 펌핑회로 30 : 시간지연회로
본 발명은 반도체 기억장치의 백 바이어스 전위 발생회로에 관한 것으로, 특히 입/출력 핀에서 발생하는 네가티브 노이즈(negative nosie)에 의하여 칩이 오동작되는 것을 방지한 백 바이어스 전위 발생회로에 관한 것이다.
본 발명은 P-타입(type) 기판(Substrate)에 인가되는 백 바이어스 전위 발생회로에 관한 것으로, 기억장치가 아닌 경우에도 P-sub 기판을 사용하는 모든 반도체 기억장치에 적용이 가능하다.
반도체 기억장치상의 일반회로의 분리 등을 목적으로 웰(well)이나 기판에 인가되어 웰 또는 기판과 일반회로의 접합면을 역바이어스(Reverse-Bias)상태로 유지시킴으로써, 일반회로가 오동작하는 것을 방지하는 것이 백 바이어스(VBB)전위 발생회로의 역할이다.
제1도는 종래의 백 바이어스 전위 발생 회로도로서, 백 바이어스전위를 감지한 신호를 출력하는 백 바이어스 전위레벨 검출기(11)와, 상기 백 바이어스 전위레벨 검출기(11)의 출력에 의해 제어되어 일정한 주기의 펄스 신호를 출력하는 링 오실레이터(12)와, 상기 링 오실레이터(12)로 부터의 펄스 신호에 의하여 동작되어 백 바이어스 전압노드(VBB)에 전하를 공급하는 백 바이어스 전위 펑펌회로(13)로 구성되어 있다.
상기 회로의 동작을 간단히 설명하면, 백 바이어스 전압노드(VBB)의 전위레벨을 감지한 상기 백 바이어스 전위레벨 검출기(11)의 출력상태에 따라 링 오실레이터(12)가 일정한 구동되어 펄스 신호를 발생하게 되고, 이 출력된 펄스 신호에 의해 상기 역 바이어스 전위 펌핑회로(13)가 동작하여 상기 백 바이어스 전압노드(VBB)로부터의 전하를 뽑아 전위를 낮추게 된다.
제2도는 종래기술에 다른 문제점을 설명하기 위한 데이터 출력버퍼 및 데이터 입력버퍼의 구성도를 나타낸 것으로, 데이터 출력버퍼의 출력단(N3) 및 데이터 입력버퍼의 입력단(N4)사이에 한 개의 입출력 패드(이하 I/O PAD라 함)(16)가 구성되어 있다.
상기 I/O PAD(16)에 (-)전위가 인가된다고 가정하면(즉, 라이트(write)동작인 경우), 풀-업 및 풀-다운 드라이버 구동회로(14,15)의 출력노드(N1,N2)는 모두 접지전압(Vss)레벨을 가지게 되므로, 풀-업 드라이버(MN1) 및 풀-다운 드라이버(MN2)는 모두 턴-오프 상태가 된다. 이런 상태에서 상기 I/O PAD(16)에 -2V전위가 인가될 경우 상기 풀-업 드라이버(MN1)의 게이트-소오스간에 걸리는 전압(Vgs)은 +2V가 되고, 상기 풀-다운 드라이버(MN2)의 Vgs전위 또한 +2V가 된다. 따라서 상기 풀-업 드라이버(MN1)를 통하여 흐르는 전류(IU)는 전원전압(Vdd)에서 상기 I/O PAD(16)로 흐르고, 상기 풀-다운 드라이버(MN2) 를 통하여 흐르는 전류(Id)는 접지전압(Vss)에서 상기 I/O PAD(16)로 흐르게 되어 외부 드라이버를 통해 밖으로 흘러나가게 된다. 이때, 상기 풀-업 드라이버(MN1)의 드레인-소오스간 전압(VDS)의 전위차는 VDD-V(I/O)이고, 상기 풀-다운 드라이버(MN2)의 드레인-소오스간 전압(VDS)의 전위차는 VSS-V(I/O)이므로, 상기 풀-업 드라이버(MN1)를 통하여 흐르는 전류(IU)가 상기 폴-다운 드라이버(MN2)를 통하여 흐르는 전류(Id)보다 크다. 따라서 기판으로 주입되는 전하의 양이 증가하게 된다. 이는 상기 I/O PAD(16)의 개수가 많을수록 기판으로의 전하 주입이 비례적으로 증가되어 백 바이어스 전위레벨의 증가를 가져오게 되고, 이로인해 래치-업 등의 원인으로 칩의 오동작을 초래하게 된다.
따라서 본 발명의 목적은 입/출력 핀에서 발생하는 네가티브 노이즈에 의하여 칩이 오동작되는 것을 방지한 백 바이어스 전위 발생회로를 제공함에 있다.
상기 목적을 달성하기 위하여, 본 발명의 백 바이어스 전위 발생회로에서는 입/출력 핀으로 부터의 전위를 감지한 신호를 출력하는 전위감지수단과,
상기 전위감지수단으로 부터의 출력신호와 기판전위에 의해 전하펌핑동작을 제어하기 위한 펌핑 제어수단과,
상기 백 바이어스 펌프 제어수단으로 부터의 출력신호에 의해 일정한 펄스 신호를 발생하는 링 오실레이터와,
상기 링 오실레이터로 부터의 펄스 신호에 의해 상기 입/출력 핀으로 전하를 펌핑해 주는 백 바이어스 전위펌핑수단을 구비하였다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더 상세히 설명하기로 한다.
제3도는 본 발명에 따른 백 바이어스 전위 발생회로의 블록도로서, 입/출력 핀으로 부터의 전위를 감지한 신호를 출력하는 전위 감지기(21)와,
상기 전위 감지기(21)로 부터의 출력신호에 의해 전하펌핑동작을 제어하기 위한 펌프 제어기(22)와, 상기 펌프 제어기(22)로 부터의 출력신호에 의해 일정한 펄스 신호를 발생하는 링 오실레이터(23)와,
상기 링 오실레이터(23)로 부터의 펄스 신호에 의해 상기 입/출력핀으로 전하를 펌핑해주는 백 바이어스 전위 펌핑 회로(24)를 구비하였다.
제4도는 제3도에 도시된 전위 감지기의 회로도로서, 전원전압(Vdd) 및 노드(N5) 사이에 접속되며 게이트가 입/출력 핀에 연결된 PMOS트랜지스터(MP1)와, 상기 노드(N5) 및 접지전압(Vss)사이에 접속되며 게이트에 제어신호(WRAS)가 인가되는 NMOS트랜지스터(MN3)와, 전원전압 및 노드(N6)사이에 접속되며 게이트가 상기 노드(N6)에 연결된 PMOS 트랜지스터(MP2)와, 전원전압 및 노드(N7)사이에 접속되며 게이트가 상기 노드(N6)에 연결된 PMOS트랜지스터(MP3)와, 상기 노드(N6) 및 노드(N8)사이에 접속되며 게이트가 상기 노드(N5) 에 연결된 NMOS트랜지스터(MN4)와, 상기 노드(N7) 및 노드(N8)사이에 접속되며 게이트에 기준전압(Vref)이 인가되는 NMOS트랜지스터(MN5)와, 상기 노드(N8) 및 접지전압 사이에 접속되며 게이트가 상기 노드(N5)에 연결된 NMOS트랜지스터(MN6)를 구비한다. 그리고 전원전압 및 노드(N9)사이에 접속되며 게이트가 상기 노드(N7)에 연결된 PMOS트랜지스터(MP4)와, 상기 노드(N9) 및 접지전압 사이에 접속되며 게이트가 상기 노드(N5)에 연결된 NMOS트랜지스터(MN7)와, 상기 노드(N9) 및 노드(N10)사이에 접속된 인버터(G1)를 구비한다. 상기 제어신호(WRAS)는 라이트 사이클(write cycle)동안 로직하여 상태를 갖는 클럭을 나타낸 것으로, 리드(read)사이클에서는 로직로우가 되어 상기 NMOS트랜지스터(MN3)를 턴-오프시킴으로써 전류소모를 차단시켰다.
그 동작을 살펴보면, 입/출력 핀의 전위가 낮아지면 상기 노드(N5)의 전위가 상승하고, 상기 노드(N7)는 상기 PMOS트랜지스터(MP2,MP3)로 구성된 커런트 미러의 동작에 의해 전위가 높아지게 된다. 따라서 상기 PMOS트랜지스터(MP4)의 드라이버 능력이 감소되어 상기 노드(N9)의 전위는 낮아지므로, 노드(N10)으로 출력되는 출력신호(DETi)는 '하이'값을 가지게 된다.
상기와 같은 입/출력 핀의 전위 감지기(제4a도)는 입/출력 핀의 개수 만큼 필요하게 된다.
제4b도는 제4a도의 전위 감지기의 출력신호를 합하는 장치로, 전원전압 및 노드(N11)사이에 접속되며 게이트에 제어신호(WRAS)가 인가되는 PMOS트랜지스터(MP5)와, 상기 노드(N11) 및 접지전압 사이에 접속되며 게이트에 상기 전위 감지기의 출력신호(Deti)가 인가되는 NMOS트랜지스터(MNN)를 구비한다.
상기 제어신호(WRAS)가 '로우'인 동안에는 상기 노드(N11)로 출력되는 출력신호(/det_or)는 '하이' 값을 갖다가, 상기 전위 감지기의 출력신호(Det0~Detn)중 어느 한 개라도 '하이'값을 가지면 상기 출력신호(/det_or)는 '로우'로 변하게 된다.
제5도는 제3도에 도시된 VBB펌프 제어기의 회로도로서, 상기 전위감지기의 출력신호(/det_or)를 입력하는 노드(N11)와, 상기 노드(N11) 및 노드(N12)사이에 직렬접속된 인버터(G2 내지 G5)와, 상기 노드(N11,N12)를 입력으로 하여 NAND연산한 값을 노드(N13)로 출력하는 NAND게이트(G6)를 구비한다. 그리고 전원전압 및 노드(N14)사이에 접속되며 게이트에 제어신호(WRAS)의 반전신호가 인가되는 PMOS트랜지스터(MP6)와, 상기 노드(N14) 및 접지전압 사이에 직렬접속되며 각각의 게이트에 기판전위(Vbb)가 공통으로 인가되는 PMOS트랜지스터(MP7 내지 MP9)와, 전원전압 및 노드(N15)사이에 접속되며 게이트가 상기 노드(N15)에 연결된 PMOS트랜지스터(MP10)와, 상기 노드(N15) 및 노드(N16)사이에 접속되며 게이트가 상기 노드(N14)에 연결된 PMOS트랜지스터(MP11)와, 상기 노드(N16) 및 노드(N17)사이에 접속되며 게이트가 상기 노드(N14)에 연결된 NMOS트랜지스터(MN10)와, 상기 노드(N17) 및 접지전압 사이에 접속되며 게이트가 상기 노드(N17)에 연결된 NMOS트랜지스터(MN11)를 구비한다. 또한 상기 노드(N16) 및 노드(N18)사이에 접속된 인버터(G9)와, 상기 노드(N13) 및 노드(N18)를 입력으로 하여 NOR연산한 값을 노드(N19)로 출력하는 NOR게이트(G7)를 구비한다.
그 동작을 살펴보면, 제어신호(WRAS)가 하이로 인에이블되면 상기 PMOS트랜지스터(MP6)가 턴-온되어 상기 노드(N14)로 전원전위를 공급한다. 상기 노드(N14)의 전위는 상기 PMOS트랜지스터(MP7 내지 MP9)의 게이트로 인가되는 기판전위(Vbb)의 전위레벨에 의해 그 전위가 결정된다. 만일, 상기 기판전위(Vbb)가 임계값보다 높으면 상기 노드(N14)는 '하이'값을 가지므로, 상기 NMOS트랜지스터(MN10,MN11)가 구동되어 상기 노드(N16) 의 전위를 로우, 노드(N18)의 전위를 하이로 만든다. 여기서 제6도에 도시된 동작 타이밍도를 참조하여 살펴보면, 상기 노드(N19)로부터 출력되는 출력신호(/OSCE)는 상기 노드(N11)로 입력되는 전위 감지기의 출력신호(/DET_or)가 로우로 인에이블되거나, 또는 상기 노드(N18)의 신호가 하이로 인에이블된 상태이면 로우로 인에이블을 유지한다. 상기 인버터(G2 내지 G5)로 구성된 시간지연회로(30)는 상기 입력신호(det_or)의 디스에이블 시간을 연장시키기 위한 것으로써, 제6도의 타이밍도에 도시된 △t의 영역에 해당한다.
제7도는 제3도에 도시된 링 오실레이터의 회로도로서, 상기 Vbb펌핑회로(24)를 동작시키기 위한 종래에서 사용되고 있는 링 오실레이터를 도시한 것이다.
상기 Vbb펌프 제어기(22)로 부터의 출력신호(/osce)가 로우로 인에이블되는 동안 상기 링 오실레이터의 출력신호(BB,/BB)는 서로 다른 극성으로 토글되어 상기 Vbb전위 펌핑회로(24)를 구동시키게 된다.
제8도는 제3도에 도시된 Vdd펌핑회로의 회로도로서, 종래에서 사용되고 있는 Vbb펌핑 회로도이다.
상기 Vbb펌핑 회로의 동작을 살펴보면 상기 링 오실레이터의 출력신호(BB)가 하이에서 로우로 되고, 출력신호(/BB)가 로우에서 하이로 되면, NMOS트랜지스터(MN12)는 턴-온되고, NMOS트랜지스터(MN13) 및 PMOS트랜지스터(MP16)은 턴-오프되게 된다. 따라서 노드(N20)의 전위는 상기 출력신호(BB)가 하이에서 로우로 됨에 따라 접지전위에서 (-)큰 전위로 낮아지며, 상기 NMOS트랜지스터(MN12)를 통해 기판전위(Vbb)가 상기 노드(N20)으로 디스차지된다. 상기 출력신호(BB)가 로우에서 하이로 되고, 상기 출력신호(/BB)가 하이에서 로우로 될 경우는 상기와 그 동작이 반대이다.
이상에서 설명한 바와 같이, 본 발명의 백 바이어스 전위 발생회로를 반도체 기억장치의 내부에 구현하게 되면 데이터 입/출력 핀에 (-)전위가 인가되는 경우에도 칩이 안정되게 동작하여 신뢰성을 향상시킬 수 있다.

Claims (3)

  1. 반도체 기억장치의 백 바이어스 전위 발생회로에 있어서, 입 출력 핀으로 부터의 전위를 감지한 신호를 출력하는 전위감지수단과, 상기 전위감지수단으로 부터의 출력신호와 기판전위에 의해 전하펌핑동작으로 제어하기 위한 펌핑 제어수단과, 상기 펌핑 제어수단으로 부터의 출력신호에 의해 일정한 펄스 신호를 발생하는 링 오실레이터와, 상기 링 오실레이터로 부터의 펄스 신호에 의해 상기 입/출력 핀으로 전하를 펌핑해 주는 백 바이어스 전위펌핑수단을 구비한 것을 특징으로 하는 백 바이어스 전위 발생회로.
  2. 제1항에 있어서, 상기 전위감지수단은, 전원전압(Vdd) 및 노드(N5)사이에 접속되며 게이트가 입/출력 핀에 연결된 PMOS트랜지스터(MP1)와, 상기 노드(N5) 및 접지전압(Vss)사이에 접속되며 게이트에 제어신호(WRAS)가 인가되는 NMOS트랜지스터(MN3)와, 전원전압 및 노드(N6)사이에 접속되며 게이트가 상기 노드(N6)에 연결된 PMOS트랜지스터(MP2)와, 전원전압 및 노드(N7) 사이에 접속되며 게이트가 상기 노드(N6)에 연결된 PMOS트랜지스터(MP3)와, 상기 노드(N6) 및 노드(N8)사이에 접속되며 게이트가 상기 노드(N5)에 연결된 NMOS트랜지스터(MN4)와, 상기 노드(N7) 및 노드(N8)사이에 접속되며 게이트에 기준전압(Vref)이 인가되는 NMOS트랜지스터(MN5)와, 상기 노드(N8) 및 접지전압 사이에 접속되며 게이트가 상기 노드(N5)에 연결된 NMOS트랜지스터(MN6)와, 전원전압 및 노드(N9)사이에 접속되며 게이트가 상기 노드(N7)에 연결된 PMOS트랜지스터(MP4)와, 상기 노드(N9) 및 접지전압 사이에 접속되며 게이트가 상기 노드(N5)에 연결된 NMOS트랜지스터(MN7)와, 상기 노드(N9) 및 노드(N10)사이에 접속된 인버터(G1)와, 전원전압 및 노드(N11)사이에 접속되며 게이트에 제어신호(WRAS)가 인가되는 PMOS트랜지스터(MP5)와, 상기 노드(N11) 및 접지전압 사이에 접속되며 게이트에 상기 전위 감지기의 출력신호(Deti)가 인가되는 NMOS트랜지스터(MNN)로 구성된 것을 특징으로 하는 백 바이어스 전위 발생회로.
  3. 제1항에 있어서, 상기 펌핑 제어 수단은, 상기 전위 감지수단의 출력신호(/det_or)를 입력하는 노드(N11)와, 상기 노드(N11) 및 노드(N12)사이에 직렬접속된 인버터(G2 내지 G5)와, 상기 노드(N11,N12)를 입력으로 하여 NAND연산한 값을 노드(N13)로 출력하는 NAND게이트(G6)와, 전원전압 및 노드(N14)사이에 접속되며 게이트에 제어신호(WRAS)의 반전신호가 인가되는 PMOS트랜지스터(MP6)와, 상기 노드(N14) 및 접지전압 사이에 직렬접속되며 각각의 게이트에 기판전위(Vbb)가 공통으로 인가되는 PMOS트랜지스터(MP7 내지 MP9)와, 전원전압 및 노드(N15)사이에 접속되며 게이트가 상기 노드(N15)에 연결된 PMOS트랜지스터(MP10)와, 상기 노드(N15) 및 노드(N16)사이에 접속되며 게이트가 상기 노드(N14)에 연결된 PMOS트랜지스터(MP11)와, 상기 노드(N16) 및 노드(N17) 사이에 접속되며 게이트가 상기 노드(N14)에 연결된 NMOS트랜지스터(MN10)와, 상기 노드(N17) 및 접지전압 사이에 접속되며 게이트가 상기 노드(N17)에 연결된 NMOS트랜지스터(MN11)와, 상기 노드(N16) 및 노드(N18)사이에 접속된 인버터(G9)와,상기 노드(N13) 및 노드(N18)를 입력으로 하여 NOR연산한 값을 노드(N19)로 출력하는 NOR게이트(G7)로 구성된 것을 특징으로 하는 백 바이어스 전위 발생회로.
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