KR0126102B1 - 반도체 소자의 금속막간 절연 방법 - Google Patents

반도체 소자의 금속막간 절연 방법

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Abstract

본 발명은 반도체 소자의 금속막간 절연 방법에 있어서, 반도체기판 또는 전도막 상에 절연막을 형성한 다음 상기 절연막의 소정부위를 식각하여 콘택홀을 형성한 후 콘택플러그를 형성하는 단계; 절연막 상부의 소정의 배선부위를 통상적인 마스크/식각 방식을 사용하여 예정된 폭과 깊이로 금속 배선홈을 형성하는 단계; 전체 구조 상부에 금속막을 형성한 다음 넓은 금속 배선홈에 매립된 금속막 상부에만 선택적으로 감광막을 형성시킨 후 식각을 실시함으로써 상기 금속 배선홈(6,7)에 매몰된 금속막을 형성하는 단계; 전체 구조 상부에 단일막으로 이루어진 금속막간 절연막을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 금속막간 절연 방법에 관한 것으로, 후속 금속막간 절연막 형성공정을 평탄화 공정없이 단층 절연막 증착공정만으로 평탄화를 실현함으로써 공정이 용이할 뿐만아니라 소자의 수율 및 신뢰성을 향상시키는 효과를 갖는다.

Description

반도체 소자의 금속막간 절연 방법
제1A도 내지 제1H도는 본 발명의 일실시예에 따른 금속막간 절연막 평탄화 공정 단면도.
*도면의 주요부분에 대한 부호의 설명*
1 : 실리콘기판 또는 전도막2,12 : 절연막
3 : 콘택홀4 : 콘택플러그
5,10 : 감광막6,7 : 금속 배선홈
8,11 : Al합금막9 : 단차부분
본 발명은 반도체 소자의 금속막간 절연 방법에 관한 것이다.
일반적으로, 반도체 소자의 집적도가 증가함에 따라 금속막 다층 배선기술의 중요성이 높아지고 있으며, 특히 금속배선막간 절연막의 평탄화기술은 소자의 신뢰성 향상에 있어서 중요한 문제가 되어 왔다.
종래에는 금속막간 절연막으로 플라즈마 산화막, SOG(Spin On Glass)막, 대기압화학기상증착(Atmosphere Pressure Chemical Vapor Deposition; APCVD)법에 의한 O3-TEOS(tetraorthosilicateglass)막의 조합이 사용되어 왔으나, 반도체 소자의 집적도 증가에 따라 금속배선막간 간격이 좁아지고 단차비가 증가하므로 단차 피복성이 나쁜 플라즈마 산화막을 사용할 경우 동공 발생을 억제하기 어려우며, SOG막은 수분흡수 특성으로 인한 소자의 신뢰성이 문제화되고, 또한 O3-TEOS막으로 평탄화를 실현하기 위해서는 금속막의 단차비가 낮아야 하며 완전한 평탄화를 이루기 위해서는 O3-TEOS막을 두껍게 증착한 후 전면식각을 실시해야 하는 문제점이 따랐다.
상기 문제점을 해결하기 위하여 안출된 본 발명은 하지 절연막 상에 금속 배선홈을 형성함으로써 후속 금속막간 절연막 형성공정을 평탄화 공정없이 단층 절연막 증착 공정만으로 평탄화를 실현시키기 위한 반도체 소자의 금속막간 절연 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은 반도체 소자의 금속막간 절연 방법에 있어서, 반도체기판 또는 전도막 상에 절연막을 형성한 다음 상기 절연막의 소정부위를 식각하여 콘택홀을 형성한 후 콘택플러그를 형성하는 단계; 절연막 상부의 소정의 배선부위를 통상적인 마스크/식각 방식을 사용하여 예정된 폭과 깊이로 금속 배선홈을 형성하는 단계; 전체 구조 상부에 금속막을 형성한 다음 넓은 금속 배선홈에 매립된 금속막 상부에만 선택적으로 감광막을 형성시킨 후 식각을 실시함으로써 상기 금속 배선홈에 매몰된 금속막을 형성하는 단계; 전체 구조 상부에 단일막으로 이루어진 금속막간 절연막을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 일실시예를 상세히 설명하면 다음과 같다.
제1A도 내지 제1H도는 본 발명의 일실시예에 따른 평탄화 공정 단면도로서, 먼저 제1A도에 도시된 바와 같이 실리콘기판 또는 전도막(1) 상에 절연막(2)을 형성한 다음 상기 절연막(2)의 소정부위를 식각하여 콘택홀(3)을 형성한다. 이때, 절연막(2)의 두께가 매몰될 금속막의 두께만큼 더 두껍기 때문에 콘택홀(3)의 단차비가 높다.
따라서, 제1B도에 도시된 바와 같이 선택적 텅스텐 또는 전면 텅스텐 증착후 전면식각하는 방식 등 화학기상증착법을 사용하여 금속 콘택플러그를 형성한다.
이어서, 제1C도 내지 제1D도는 매몰된 콘택홀을 지나며 절연막(2) 상부의 소정의 배선부위를 통상적인 마스크/식각 방식을 사용하여 예정된 폭과 깊이로 금속 배선홈(6,7)을 형성하는 과정을 나타낸 단면도로서, 건식식각 방법으로 수직한 금속 배선홈(6,7)을 형성하여야 하고 금속 배선홈(6)의 바닥면이 평평하게 되도록 식각공정을 진행하는 것이 바람직하다.
이어서, 제1E도는 기판온도 약 450℃ 내지 600℃에서 Al합금 스퍼터링을 실시함으로써 금속 배선홈(6,7)의 금속 매립을 달성한 단면도로서, 금속 배선홈의 폭이 약 0.6㎛ 이하로 좁은 경우는 금속 매립이 되어 평탄화되며 금속 배선홈의 폭이 약 0.6㎛ 이상으로 넓으면 단차부분(9)의 두께가 최소화 된다.
이어서, 제1F도에 도시된 바와 같이 넓은 금속 배선홈(7)에 매립된 Al합금막(8) 상부에만 선택적으로 감광막(10)을 형성시킨 후 건식식각을 실시함으로써 제1G도와 같이 매몰된 Al합금막(11)을 형성한다.
끝으로, 제1H도에 도시된 바와 같이 전체 구조 상부에 금속막간 절연막(12)을 형성한다. 이때, 금속 배선은 매몰된 상태에서 거의 평탄화가 이루어져 있기 때문에 상기 금속막간 절연막(12)은 SOG막 또는 O3-TEOS막 등을 사용할 필요없이 플라즈마 산화막 단일막만으로 형성할 수 있다.
상기와 같이 이루어지는 본 발명은 후속 금속막간 절연막 형성공정을 평탄화 공정없이 단층 절연막 증착공정만으로 평탄화를 실현함으로써 공정이 용이할 뿐만 아니라 소자의 수율 및 신뢰성을 향상시키는 효과를 갖는다.

Claims (1)

  1. 반도체 소자의 금속막간 절연 방법에 있어서, 반도체기판 또는 전도막(1) 상에 절연막(2)을 형성한 다음 상기 절연막(2)의 소정부위를 식각하여 콘택홀(3)을 형성한 후 콘택플러그(4)를 형성하는 단계; 절연막(2) 상부의 소정의 배선부위를 통상적인 마스크/식각 방식을 사용하여 예정된 폭과 깊이로 금속 배선홈(6,7)을 형성하는 단계; 전체 구조 상부에 금속막(8)을 형성한 다음 넓은 금속 배선홈(7)에 매립된 금속막(8) 상부에만 선택적으로 감광막(10)을 형성시킨 후 식각을 실시함으로써 상기 금속 배선홈(6,7)에 매몰된 금속막(11)을 형성하는 단계; 전체 구조 상부에 단일막으로 이루어진 금속막간 절연막(12)을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 금속막간 절연 방법.
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