KR0167603B1 - Method for fabricating mosfet - Google Patents
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Abstract
본 발명은 스페이서 절연층 형성방법에 관한 것으로, 스페이서 절연층에 의해 양기되는 모서리 부분에서의 응력을 이완시킴과 동시에 소스/드레인 이온주입시 형성되는 비정질층 형상을 반달형으로하여 에피택셜 성장된 실리콘층 형성시 결함을 제거하는 스페이서 절연층 형성방법에 관한 것이다.The present invention relates to a method for forming a spacer insulating layer, wherein the silicon layer epitaxially grown by relaxing the stress at the corner portion lifted by the spacer insulating layer and at the same time forming the amorphous layer formed during the source / drain ion implantation into a half moon shape. A method of forming a spacer insulating layer for removing defects during formation.
Description
제1a도 및 제1b도는 종래기술에 따른 모스 트랜지스터 제조 공정도.1A and 1B are MOS transistor manufacturing process diagrams according to the prior art.
제2a도 및 제2b도는 본 발명의 일 실시예에 따른 모스 트랜지스터 제조 공정도.2A and 2B are MOS transistor manufacturing process diagrams according to an embodiment of the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
1 : 실리콘 기판 21: 게이트 전극1 silicon substrate 21 gate electrode
22 : 산화막 23 : 게이트 측벽 스페이서22 oxide film 23 gate sidewall spacer
24 : 소오스/드레인 영역 25 : 포토레지스트 패턴24 source / drain region 25 photoresist pattern
본 발명은 반도체 제조 분야에 관한 것으로, 특히 반도체 장치를 구성하는 기본 소자인 모스 트랜지스터 제조방법에 관한 것이다.TECHNICAL FIELD The present invention relates to the field of semiconductor manufacturing, and more particularly, to a method of manufacturing a MOS transistor, which is a basic element constituting a semiconductor device.
첨부된 도면 제1a도 및 제1b도는 종래기술에 따른 모스 트랜지스터 제조 공정을 도시한 것으로, 이를 참조하여 종래의 모스 트랜지스터 제조 공정을 개략적으로 살펴보면 다음과 같다.1A and 1B of the accompanying drawings illustrate a MOS transistor manufacturing process according to the prior art. Referring to this, a conventional MOS transistor manufacturing process will be described below.
먼저, 제1a도를 참조하면, 게이트 산화막(2) 및 게이트 전극(11)이 형성된 실리콘 기판(a) 전체구조 상부에 1500 내지 2000Å 두께의 산화막(12)을 증착한다.First, referring to FIG. 1A, an oxide film 12 having a thickness of 1500 to 2000 Å is deposited on the entire structure of the silicon substrate a on which the gate oxide film 2 and the gate electrode 11 are formed.
다음으로, 제1b도에 도시된 바와 같이 산화막(12)을 전면(Blanket) 건식 식각하여 게이트 전극(11) 측벽 부분에 게이트 측벽 스페이서(13)을 형성한 다음, 게이트 전극(11) 및 게이트 측벽 스페이서(13)를 이온주입 마스크로 사용하여 소오스/드레인 이온주입을 실시함으로써 소오스/드레인 영역(14)을 형성한다.Next, as illustrated in FIG. 1B, the oxide film 12 is dry-etched to form a gate sidewall spacer 13 on the sidewall portion of the gate electrode 11, and then the gate electrode 11 and the gate sidewall. The source / drain regions 14 are formed by using the spacer 13 as an ion implantation mask to perform source / drain ion implantation.
그러나, 이러한 종래기술에 따라 형성된 모스 트랜지스터의 게이트 측벽 스페이서(13)와 실리콘 기판(1) 간의 열팽창 계수 차이에 의해 응력(stress)이 발생하는데, 이와 같은 응력은 게이트 전극 스페이서(11)의 두께와 모서리 부분에서의 경사도(slope)에 따라 변화하게 된다. 즉, 경사도가 클수록 응력 집중도가 증가하여 모서리 부위에 큰 응력을 집중시킨다. 또한 이는 소오스/드레인 이온주입시 사영비정(Projected Range) 분포에 의해 형성되는 비정질층이 항아리 형상으로 후속 열처리에 의해 비정질층이 에피택셜-실리콘(Epitaxial-Si)층으로 성장될 때 모서리 부분에서 전위(dislocation) 등의 격자 결합이 발생하여 누설전류가 증가되는 문제점을 안고 있다.However, stress is generated due to the difference in coefficient of thermal expansion between the gate sidewall spacer 13 and the silicon substrate 1 of the MOS transistor formed according to the prior art, and such stress is related to the thickness of the gate electrode spacer 11. It changes according to the slope at the corners. In other words, as the inclination increases, the stress concentration increases, thereby concentrating a large stress on the edge portion. In addition, this is because when the amorphous layer formed by the projected range distribution during source / drain ion implantation grows into a jar shape and the amorphous layer is grown into an epitaxial-Si layer by subsequent heat treatment, the dislocation at the corner portion is displaced. There is a problem in that leakage current increases due to lattice coupling such as dislocation.
상기와 같은 종래 기술의 문제점을 해결하기 위하여 본 발명은 게이트 전극 스페이서에 의해 야기되는 모서리 부분에서의 응력 집중 현상을 완화시키며, 에피택셜-실리콘층 형성을 위한 후속 열처리시 격자 결함 발생을 방지하는 모스 트랜지스터 제조방법을 제공하는데 그 목적이 있다.In order to solve the above problems of the prior art, the present invention mitigates the stress concentration at the corners caused by the gate electrode spacer, and prevents the occurrence of lattice defects during the subsequent heat treatment to form the epitaxial-silicon layer. It is an object of the present invention to provide a transistor manufacturing method.
상기 목적을 달성하기 위하여 본 발명의 모스 트랜지스터 제조방법은, 게이트 전극이 형성된 반도체 기판 전체구조 상부에 절연막을 형성하는 제1단계; 상기 게이트 전극에 오버랩되는 영역을 제외한 상기 절연막에 불순물 이온주입을 실시하되, 상기 절연막의 표면으로부터 일부 깊이까지만 이온주입 영역이 형성되도록 하는 제2단계; 상기 제2단계의 상기 이온주입 영역의 식각 선택비를 증가시키는 건식 식각제를 사용하여 상기 절연막을 전면 식각하여 그 저부로 갈수록 완만한 프러파일을 가지는 게이트 측벽 스페이서를 형성하는 제3단계; 및 상기 게이트 전극 및 상기 게이트 측벽 스페이서를 이온주입 마스크로 이용하여 소오스/드레인 이온주입을 실시하는 제4단계를 포함한다.In order to achieve the above object, the MOS transistor manufacturing method of the present invention comprises: a first step of forming an insulating film on the semiconductor substrate overall structure having the gate electrode formed thereon; A second step of implanting impurity ions into the insulating film except for a region overlapping the gate electrode, wherein an ion implantation region is formed only to a partial depth from the surface of the insulating film; A third step of forming a gate sidewall spacer having a gentle profile toward the bottom by etching the entire surface of the insulating layer using a dry etching agent that increases the etching selectivity of the ion implantation region in the second step; And a fourth step of performing source / drain ion implantation using the gate electrode and the gate sidewall spacer as an ion implantation mask.
즉, 본 발명은 게이트 측벽 스페이서 형성을 위한 절연막 증착후 게이트 전극에 오버랩 되는 영역을 차폐한 상태에서 절연막의 일부 깊이까지 이온주입을 실시함으로써 완만한 경사도를 나타내는 S자형의 게이트 측벽 스페이서를 구비한 모스 트랜지스터를 구현한다. 이는 이온주입되지 않은 영역보다 이온주입된 영역에서 절연막의 식각 속도가 증가하는 원리를 적용한 것으로, 하기의 일 실시예에 상술한 바와 같이 인(P)을 사용한 2단계 이온주입을 실시할 수 있다.That is, according to the present invention, MOS is provided with an S-shaped gate sidewall spacer showing a gentle slope by ion implantation to a part depth of the insulating layer while shielding an area overlapping the gate electrode after deposition of the insulating layer for forming the gate sidewall spacer. Implement a transistor. This applies to the principle that the etching rate of the insulating film is increased in the ion-implanted region rather than the non-ion-implanted region. As described above in the following embodiment, two-step ion implantation using phosphorus (P) may be performed.
이하, 첨부된 도면을 참조하여 본 발명의 일 실시예를 소개한다.Hereinafter, with reference to the accompanying drawings will be introduced an embodiment of the present invention.
첨부된 제2a도 및 제2b도는 본 발명의 일 실시예에 따른 모스 트랜지스터 제조 공정도로서, 이하 그 공정을 설명한다.2A and 2B are MOS transistor manufacturing process diagrams according to an embodiment of the present invention, and the process will be described below.
우선, 제2a도에 도시된 바와 같이 먼저, 제2a도에 도시된 바와 같이 게이트 산화막(2) 및 게이트 전극(21)이 형성된 실리콘 기판(1) 전체구조 상부에 게이트 측벽 스페이서 형성을 위한 산화막(22)을 1500Å내지 2000Å 두께로 증착하고, 그 상부에 게이트 전극(21)에 오버랩되도록 포토레지스트 패턴(25)을 형성한다. 계속하여, 포토레지스트 패턴(25)을 이온주입 마스크로 이용하여 게이트 전극(21)을 제외한 영역의 산화막(22)에 인(P)을 이온주입한다. 이때, 이온주입은 2단계로 수행되는데, 제1 이온주입은 산화막(22) 표면으로부터 두께의 1/3 정도의 깊이까지, 제2 이온주입은 1/2 정도의 깊이까지 이온주입 영역이 형성되도록하여, 후속 전면 식각 공정시 산화막(22) 저부로 갈수록 이온주입의 영향을 받지 않도록하여 식각 속도가 감소되도록 한다.First, as shown in FIG. 2A, first, as shown in FIG. 2A, an oxide film for forming gate sidewall spacers on the entire structure of the silicon substrate 1 having the gate oxide film 2 and the gate electrode 21 formed thereon ( 22) is deposited to a thickness of 1500 kPa to 2000 kPa, and the photoresist pattern 25 is formed so as to overlap the gate electrode 21 thereon. Subsequently, phosphorus (P) is ion implanted into the oxide film 22 in the region excluding the gate electrode 21 using the photoresist pattern 25 as an ion implantation mask. At this time, the ion implantation is performed in two steps, so that the ion implantation region is formed from the surface of the oxide film 22 to a depth of about 1/3 of the thickness and the second ion implantation to a depth of about 1/2 of the depth. As a result, the etching speed is decreased by the ion implantation toward the bottom of the oxide layer 22 during the subsequent entire etching process.
다음으로, 제2b도에 도시된 바와 같이 포토레지스트 패턴(25)을 제거한 다음, 산화막(22)을 통상적인 산화막 식각제인 불소계 가스를 사용하여 전면 식각함으로써 게이트 전극(21) 측벽 상부로부터 하부로 갈수록 완만한 경사도를 나타내는 S자 형의 게이트 측벽 스페이서(23)를 형성한다. 일반적으로, 인(P)이 도핑된 산화막은 도핑되지 않은 산화막에 비해 빠른 식각 속도를 나타낸다. 계속하여, 게이트 전극 및 게이트 측벽 스페이서(23)를 이온주입 마스크로 이용하여 소오스/드레인 이온주입을 실시함으로써 반달형의 완만한 프러파일(profile)을 가지는 소오스/드레인 영역(24)을 형성한다.Next, as shown in FIG. 2B, the photoresist pattern 25 is removed, and then the oxide film 22 is etched entirely using a fluorine-based gas, which is a conventional oxide film etchant, from the top to the bottom of the sidewall of the gate electrode 21. An S-shaped gate sidewall spacer 23 exhibiting a gentle inclination is formed. In general, an oxide film doped with phosphorus (P) exhibits a faster etching rate than an oxide layer doped with phosphorus (P). Subsequently, source / drain ion implantation is performed using the gate electrode and the gate sidewall spacer 23 as an ion implantation mask to form a source / drain region 24 having a half-moon-shaped gentle profile.
상기와 같이 이루어지는 본 발명은 접합 영역과 만나는 게이트 측벽 스페이서의 꼬리 부분의 경사를 완만하게 형성함으로써 게이트 측벽 스페이서에 의해 야기되는 스트레스를 완화시키며, 이를 통해 접합 영역의 프러파일을 완만한 반달형으로 형성함으로써 후속 열처리 공정에서 에피택셜-실리콘층을 성장시킬 때 야기되는 격자 결함을 방지하여 누설전류를 크게 감소시킴으로써 반도체 장치의 신뢰도 및 동작 특성을 개선하는 효과가 있다.According to the present invention as described above, the stress caused by the gate sidewall spacer is alleviated by gently forming the slope of the tail portion of the gate sidewall spacer that meets the junction region, thereby forming the profile of the junction region into a gentle half moon shape. There is an effect of improving the reliability and operating characteristics of the semiconductor device by greatly reducing the leakage current by preventing the lattice defect caused when the epitaxial-silicon layer is grown in the subsequent heat treatment process.
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| KR1019940030959A KR0167603B1 (en) | 1994-11-23 | 1994-11-23 | Method for fabricating mosfet |
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| KR1019940030959A KR0167603B1 (en) | 1994-11-23 | 1994-11-23 | Method for fabricating mosfet |
Publications (2)
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| KR0167603B1 true KR0167603B1 (en) | 1999-02-01 |
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| KR1019940030959A KR0167603B1 (en) | 1994-11-23 | 1994-11-23 | Method for fabricating mosfet |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100712486B1 (en) * | 2000-09-09 | 2007-04-30 | 삼성전자주식회사 | Control method of etching selectivity using ion implantation |
-
1994
- 1994-11-23 KR KR1019940030959A patent/KR0167603B1/en not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100712486B1 (en) * | 2000-09-09 | 2007-04-30 | 삼성전자주식회사 | Control method of etching selectivity using ion implantation |
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| KR960019610A (en) | 1996-06-17 |
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