KR0166826B1 - 반도체 소자의 층간 절연막 형성방법 - Google Patents

Abstract

본 발명은 반도체 소자에 관한 것으로, 특히 초집적화 미세 패턴에서 소자의 평탄화 특성을 높이는데 적당하도록 한 반도체 소자의 층간 절연막 형성방법에 관한 것이다.

상기와 같은 본 발명의 반도체 소자의 층간 절연막 형성방법은 반도체 기판상에 층간 절연을 위한 ILD층을 형성하고 소정영역에 콘택홀을 형성하는 공정과, 상기 콘택홀을 포함하는 전면에 금속층을 형성하고 패터닝하여 하부 금속배선층을 형성하는 공정과, 전면에 제1산화막층, 질화막층, 제2산화막층을 차례대로 형성하는 공정과, 상기 제2산화막층상에 SOG층을 도포하고 에치백하여 평탄화하는 과정과, 상기 평탄화 공정으로 노출된 질화막을 제거하고 제3산화막층을 형성한 후, 소정부분에 콘택홀을 형성하는 공정으로 이루어진다.

Description

반도체 소자의 층간 절연막 형성방법

제1도 (a)(b)는 종래의 반도체 소자의 공정단면도

제2도 (a)(b)(c)는 본 발명의 반도체 소자의 공정단면도

* 도면의 주요부분에 대한 부호의 설명

20 : 반도체 기판 21 : 필드 산화막

22 : 게이트 23 : ILD층

24 : 하부 금속배선층 25 : 제1산화막

26 : 질화막층 27 : 제2산화막층

28 : SOG층 29 : 제3산화막층

30 : 비아 콘택홀

본 발명은 반도체 소자에 관한 것으로, 특히 초집적화 미세 패턴에서 소자의 평탄화 특성을 높이는데 적당하도록 한 반도체 소자의 층간 절연막 형성방법에 관한 것이다.

일반적으로 다층배선 기술은 집적회로에서의 배선을 다층화 하여, 기판내에 배치된 각 소자간의 조합에 자유도를 주어, 고밀도의 디바이스를 형성시키기 위한 기술이다.

이하, 첨부된 도면을 참고하여 종래의 반도체 소자의 층간 절연막 형성공정에 대하여 설명하면 다음과 같다.

제1도 (a)(b)는 종래의 반도체 소자의 공정단면도이다.

먼저, 제1도 (a)에서와 같이, 소자격리 영역에 필드 산화막(3)이 형성되고, 활성영역에 게이트(1) 등의 소자가 형성된 반도체 기판상에 층간절연을 위해 ILD층(2)을 형성한다.

그리고 금속배선층 콘택홀을 형성하고, 전면에 금속층을 형성한 후, 하부 금속배선(4)을 패터닝 한다.

이어, 하부 금속배선(4) 및 소자의 특성을 보호하기 위하여 상기 하부 금속배선(4)이 형성된 ILD층(2)상에 Si를 다량 함유한 제1플라그마 산화막(5), 스텝 커버리지(Step Coverage) 향상을 위한 TEOS를 이용한 제2플라그마 산화막(6)을 차례로 형성한다.

그리고 제2플라그마 산화막(6)상에 배선사이의 평탄로 향상을 위해 SOG층(7)을 형성한다.

이어, 제1도(b)에서와 같이, 상기 SOG층(7)을 에치백(Etch Back)하여 평탄화 시킨후에 층간 절연을 위해 제3플라즈마 산화막(8)을 형성하고 상, 하부 배선이 콘택되어질 부분의 제3플라즈마 산화막(8), 제2플라즈마 산화막(6), 제1플라즈마 산화막(5)을 차례대로 식각하여 상, 하부 배선 연결용 콘택홀을 형성한다.

상기와 같은 종래 기술의 층간 절연막에 있어서, SOG층(7)은 배선 사이의 평탄도를 향상시켜 상부 금속배선의 패턴형성을 용이하게 하기 위한 것이다.

SOG층(7)은 절연막 두께의 감소 및 상, 하부 금속배선의 접촉부위에 잔존하는 SOG에 의한 배선 신뢰도의 저하 방지를 위해 에치백 공정으로 평탄화를 이룬다.

그리고 SOG층(7)의 에치백 공정에서 소자의 신뢰도 저하요인의 발생을 막기 위해 제1플라즈마 산화막(5)은 Si를 많이 함유한 산화막을 사용한다.

그러나 상기와 같은 종래의 다층배선에서의 층간 절연막 형성에는 다음과 같은 문제점이 있었다.

SOG층의 에치백 공정에 의한 평탄화시에 하부 금속배선의 단차가 큰 부분에서 상대적으로 SOG가 얇게 남게 되므로, 하부의 층간 절연막의 과다식각 문제가 발생하게 된다(하부의 층간 절연막으로 산화막을 하용하여 식각조건을 제어하기가 어렵다).

상기와 같은 층간 절연막의 과다식각은 하부 금속배선을 단락시키게 되므로 소자의 특성을 저하시키게 된다.

본 발명은 상기와 같은 종래의 층간 절연막 형성방법의 문제점을 해결하기 위하여 안출한 것으로, 초집적화 미세 패턴에서 소자의 평탄화 특성을 높이는데 적당하도록 한 반도체 소자의 층간 절연막 형성방법을 제공하는데 그 목적이 있다.

상기의 목적을 달성하기 위한 본 발명의 반도체 소자의 층간 절연막 형성방법은 반도체 기판상에 층간 절연을 위한 ILD층을 형성하고 소정영역에 콘택홀을 형성하는 공정과, 상기 콘택홀을 포함하는 전면에 금속층을 형성하고 패터닝하여 하부 금속배선층을 형성하는 공정과, 전면에 제1산화막층, 질화막층, 제2산화막층을 차례대로 형성하는 공정과, 상기 제2산화막층상에 SOG층을 도포하고 에치백하여 평탄화하는 공정과, 상기 평탄화 공정으로 노출된 질화막을 제거하고 제3산화막층을 형성한 후, 소정부분에 콘택홀을 형성하는 공정을 포함하여 이루어짐을 특징으로 한다.

이하, 첨부된 도면을 참고하여 본 발명의 반도체 소자의 층간 절연막 형성방법에 대하여 상세히 설명하면 다음과 같다.

제2도 (a)(b)(c)는 본 발명의 반도체 소자의 공정단면도이다.

본 발명은 제1, 2 산화막층 사이에 식각 선택비가 낮은 질화막을 형성한 것으로, 먼저, 제2도(a)에서와 같이, 소자격리 영역에 필드 산화막(21)이 형성되고, 활성 영역에 게이트(22) 등의 소자가 형성된 반도체 기판(20)상에 층간 절연을 위해 ILD층(23)을 형성한다.

그리고 상기 ILD층(23)의 소정영역을 제거하여 콘택홀을 형성한다.

이어, 상기 콘택홀을 포함하는 전면에 금속층을 형성하고, 소정영역에만 남도록 패터잉하여 하부 금속배선층(24)을 형성한다.

그리고 상기 하부 금속배선층(24)이 형성된 전면에 SiH₄, N₂를 이용하여 PECVD(Plasma Enhanced Chemical Vapor Deposition) 공정으로 500Å∼3000Å 두께로 제1산화막층(25)을 형성한다.

이어, 상기 제1산화막층(25)상에 TiN 또는 SiN₃N₄를 이용하여 PECVD 공정으로 100Å∼2000Å 두께로 질화막층(26)을 형성한다.

그리고 상기 질화막층(26)상에 TEOS(Ttra-Ethyl-Ortho-Silicate)를 사용하여 PECVD 공정으로 500Å∼3000Å 두께로 제2산화막층(27)을 형성하고, 전면에 상기 질화막층(26)과 식각 선택비가 10 : 1 이상이 되는 SOG층(28)을 형성하고 제2도(b)에서와 같이, 에치백(Etch Back) 한다.

이때, 상기 SOG층(28)의 에치백 공정에서 하부의 제2산화막층(27)과의 식각 선택비는 0.4∼0.8 : 1이 되도록 진행한다.

이어, 제2도(c)에서와 같이, SOG층(28)에 에치백 되어 노출된 질화막층(26)을 제거하고, 전면에 SiH₄또는 TEOS를 이용하여 PECVD 공정으로 1000Å∼7000Å 두께로 제3산화막층(29)을 형성한다.

그리고 하부 금속배선층(24)과 상부 금속배선층(도면에 도시되지 않음)을 콘택시킬 부분에 비아 콘택홀(30)을 형성한다.

상기와 같은 본 발명의 반도체 소자의 층간 절연막 형성방법은 제2산화막층(27)이 SOG층(28)의 에치백 공정시에 식각 선택비가 높으므로, 절연막의 평탄도가 향상된다.

그리고 SOG층(28)이 얇게 형성되는 부분에는 질화막층(26)에 의해 제1산화막층(25)이 전혀 손상을 받지 않으므로 하부의 금속배선에 소자의 신뢰성을 저하시킬만한 영향을 주지 않게 된다.

상기와 같은 본 발명의 반도체 소자의 층간 절연막 형성방법은 에치백 공정시에 엔드 포인트(End Point) 설정(질화막)에 의한 식각이 가능하므로 식각조건의 선택이 효율적으로 이루어진다.

그러므로 IMD층(제1, 2산화막층)의 두께를 최소화 할 수 있어. 스텝 커버리지를 개선하는 효과가 있다.

Claims (7)

1. 반도체 기판상에 층간 절연을 위한 ILD층을 형성하고 소정영역에 콘택홀을 형성하는 공정과, 상기 콘택홀을 포함하는 전면에 금속층을 형성하고 패터닝하여 하부 금속배선층을 형성하는 공정과, 전면에 제1산화막층, 질화막층, 제2산화막층을 차례대로 형성하는 공정과, 상기 제2산화막층상에 SOG층을 도포하고 에치백하여 평탄화하는 공정과, 상기 평탄화 공정으로 노출된 질화막을 제거하고 제3산화막층을 형성한 후, 소정부분에 콘택홀을 형성하는 공정을 포함하여 이루어짐을 특징으로 하는 반도체 소자의 층간 절연막 형성방법.
2. 제1항에 있어서, 제1산화막층은 SiH₄, N₂O를 이용하여 PECVD 공정으로 500Å∼3000Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 층간 절연막 형성방법.
3. 제1항에 있어서, 제2산화막층은 TEOS를 사용하여 PECVD 공정으로 500Å∼3000Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 층간 절연막 형성방법.
4. 제1항에 있어서, SOG층에 에치백 공정은 하부의 제2산화막층과의 식각 선택비가 0.4∼0.8 : 1(제2산화막층 : SOG층)이 되도록 진행하는 것을 특징으로 하는 반도체 소자의 층간 절연막 형성방법.
5. 제1항에 있어서, 질화막은 TiN, SiN₃N₄를 이용하여 PECVD 공정으로 100Å∼2000Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 층간 절연막 형성방법.
6. 제1항 또는 제5항에 있어서, 질화막층과 SOG층의 식각 선택비는 10 : 1 이상이 되도록 하는 것을 특징으로 하는 반도체 소자의 층간 절연막 형성방법.
7. 제1항에 있어서, 제3산화막층은 SiH₄또는 TEOS를 이용하여 PECVD 공정으로 1000Å∼7000Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 층간 절연막 형성방법.