KR0166506B1 - 반도체 소자의 제조방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 소오스, 드레인 및 채널영역으로 구비되는 활성영역을 반도체 기판에 구비하지 않고, 게이트 전극의 상부에 다결정 실리콘 패턴으로 구비함으로써, 소자분리막으로 사용되는 절연막에는 버즈비크가 거의 없고, 단차가 거의 발생되지 않는다. 그로 인하여 후속 공정이 용이한 효과가 있다. 또한, 상기 다결정 실리콘 패턴 상부에 절연층을 형성한 후, 제1콘택홀을 형성하고 노출된 다결정 실리콘 패턴에 이온주입공정으로 소오스 및 게이트 전극과의 간격유지 및 소자분리막과의 간격유지가 필요없이 공정 여유도가 증가하는 기술이다.

Description

반도체 소자의 제조 방법
제1도 및 제2도는 종래의 기술로 형성된 디램의 구조를 나타낸 단면도.
제3a도 및 제3f도는 본 발명의 실시예에 따른 반도체 소자를 형성하는 단계를 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 소자분리막 2,34 : 게이트 산화막
3,32 : 게이트 전극 4,38 : 드레인 영역
5,42 : 소오스 영역 6,31 : 제1절연막
7,37 : 제1콘택홀 8,39 : 비트라인
9,33 : 제2절연막 10,41 : 제2콘택홀
20,50 : 실리콘 기판 35 : 다결정 실리콘
36 : 제3절연막 40 : 제4절연막
본 발명은 반도체 소자의 제조 방법에 관한 것으로 특히, 게이트 전극의 상부에 소오스, 드레인 및 채널영역을 형성하여 소자 분리막을 이상적으로 형성하고 콘택홀의 공정 여유도를 크게 하는 반도체 소자의 제조 방법에 관한 것이다.
최근에 디램을 비롯한 반도체 소자의 집적도가 증가함에 따라 상하의 배선구조, 소자분리막 및 콘택홀 등의 크기가 감소함에 따라 각 요소들을 형성하기 위한 공정조건이 복잡해지고 장치의 기능이 감소를 가져와 고집적화에 제한을 주는 요인이 되었고 이를 억제하기 위한 여러 가지 방법들도 복잡한 공정조건으로 수율향상에 어려움이 있다.
특히, LOCOS나 PBL(Poly Buffered LOCOS) 방식의 소자분리막은 초기에는 단순한 공정과 충분한 소자분리 효과로 큰 성과를 얻었으나, 소자가 고집적화됨에 따라 내제되어 있던 활성영역을 감소시키는 버즈비크(Bird's Beak)와 단차발생 그리고 좁은 분리영역(Field Area)에서 막의 두께가 얇아지는 현상(Field Thinning Effect) 등이 소자의 기능감소와 고집적화에 제한을 주는 요인이 되었고 이를 억제하기 위한 여러 가지 방법들도 복잡한 공정조건으로 수율향상에 어려움이 있다.
한편 상하의 배선구조를 연결시키는 콘택홀은 배선구조 및 소자분리막과의 일정한 간격을 요구하고 또, 콘택홀 자체의 크기를 어느 정도 이상을 요구한다. 더욱이, 장치 제작시의 공정 여유도를 고려하게 되면 보다 더 큰 간격과 크기가 필요함으로 종래의 기술로는 소자의 고집적화가 어려워진다. 따라서 충분한 공정 여유도를 가지면서 공정이 단순한 콘택홀 형성방법이 요구된다.
종래의 반도체 소자의 제조방법에 대하여 설명하면 다음과 같다.
제1도는 종래의 반도체 소자의 디램 구조를 도시한 단면도로서, 실리콘 기판(20)상에 LOCOS나 PBL 방식으로 성장한 소자분리막(1)을 형성하고, 게이트 산화막(2)을 성장시키고, 게이트 전극(3)을 형성한 후 소오스 영역(5)과 드레인 영역(4)을 형성하고, 제1절연막(6)을 증착하고, 상기 드레인 영역(4)이 노출되는 비트라인 콘택용 제1콘택홀(7)을 형성하고, 제1콘택홀(7)에 도전층이 채워진 비트라인(8)을 형성하고, 제2절연막(9)을 증착하고, 소오스 영역(5)이 노출되는 저장전극 콘택용 제2콘택홀(10)을 형성한 것이다.
참고로 상기 제2콘택홀(10)에 채워져서 형성되는 저장전극과 그 상부에 유전체막, 플레이트 전극을 후속공정에서 형성할 수 있다.
제2도는 제1도에 도시된 반도체 소자의 디램 구조에서 상기 제2콘택홀을 중심으로 수직방향이 단면도를 도시한 것이다.
그러나, 상기와 같은 LOCOS나 PBL 방식으로 성장한 소자분리막은 버즈비크의 발생으로 마스크상의 활성영역(a)이 제1도에서는 a'로, 제2도에서는 a로 감소되고 제2도에서는 소자분리영역(b)에서의 소자분리막(1)의 두께는 제1도에서의 소자분리막(1)의 두께보다 작아지는 현상이 발생하여 소자 격리 기능을 감소시키며 또, 소자분리막에 의한 단차의 발생은 후속공정에 악영향을 주는 문제점이 발생한다. 또, 종래의 디램구조에서 드레인 영역(4)에 비트라인(8)을 콘택하기 위한 제1콘택홀(7)은 게이트 전극(3)과의 간격유지 및 콘택홀의 자체 크기와 콘택홀과 소자분리막과의 간격유지를 위한 공정 여유도가 추가되어 소자의 고집적화에 더욱 큰 제한요인이 되는 또 다른 문제점이 발생한다.
결국, 상기와 같은 반도체 소자의 디램구조는 소자가 고집적화됨에 따라 공정 여유도가 급격히 감소하여 수율이 나빠지는 문제점이 발생하여 수율의 향상을 기대하기 어렵게 되며 이러한 문제점을 해소하는 여러 가지 새로운 방법도 공정이 복잡해짐에 따라 제조단가의 상승을 일으키게 된다.
따라서, 본 발명의 목적은 상기 문제점을 해결하기 위한 것으로, 게이트 전극 상부면에 다결정 실리콘 패턴을 형성하고, 그 상부에 콘택홀을 형성한 후 이온주입공정으로 노출된 다결정 실리콘 패턴에 선택적으로 소오스, 드레인을 형성하는 반도체 소자 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명의 반도체 소자의 제조 방법은 반도체 기판상에 제1절연막을 형성하고, 게이트 전극 마스크를 이용하여 게이트 전극을 형성하는 단계와, 상기 게이트 전극의 측면에 제2절연막을 형성하는 단계와, 상기 게이트 전극의 상부에 게이트 산화막을 형성하는 단계와, 전체 구조의 상부에 제1타입의 불순물이 도프된 제1다결정 실리콘을 증착한 후 소자분리 마스크를 이용하여 예정된 활성영역에 제1다결정 실리콘 패턴을 형성하는 단계와, 전체 구조의 상부에 제3절연막을 증착하고, 제1콘택홀 마스크를 이용한 식각 공정으로 상기 제1다결정 실리콘 패턴의 일측단부가 노출되는 제1콘택홀을 형성하는 단계와, 제2타입의 불순물을 이온주입하여 노출된 제1다결정 실리콘 패턴을 드레인으로 형성하는 단계와, 상기 드레인에 콘택되는 제1도전배선을 형성하는 단계와, 전체 구조 상부에 제4절연막을 증착하고, 제2콘택홀 마스크를 이용한 식각공정으로 다결정 실리콘 패턴의 타측단부가 도출된 제2콘택홀을 형성하는 단계와, 제2타입의 불순물을 이온주입하여 노출된 제1다결정 실리콘 패턴을 소오스로 형성하는 단계와, 상기 소오스에 콘택되는 제2도전배선을 형성하는 단계를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
제3a도 내지 제3f도는 본 발명의 제1실시예에 따라 반도체 소자를 제조하는 제조 공정도이다.
제3a도는 실리콘 기판(50)상에 제1절연막(31)을 형성하고, 다결정 실리콘막을 증착하고, 게이트 마스크를 이용한 식각공정으로 다결정 실리콘막을 상기 제1절연막(31)이 들어날 때까지 식각하여 게이트 전극(32)을 형성하고, 제2절연막(33)을 증착하여 평탄화시킨 상태를 도시한 단면도이다.
제3b도는 전체 구조 상부에 상기 제2절연막(33)을 게이트 전극(32)의 상부가 들어날 때까지 식각하고, 게이트 전극(32)의 상부에 게이트 산화막(34)을 형성하고, 전체 구조 상부에 N MOSFET(P MOSFET)의 경우 P형(N형)의 불순물이 도핑된 다결정 실리콘(35)을 증착한 상태를 나타낸 단면도이다.
제3c도는 전체 구조 상부에 소자분리 마스크를 이용하여 상기 다결정 실리콘(35)을 식각하여 게이트 산화막(34) 및 제2절연막(33)이 들어날 때까지 식각하여 소오스와 드레인 그리고 채널 영역이 형성될 활성영역에만 다결정 실리콘 패턴(35')을 남기고, 전체 구조의 상부에 제3절연막(36)을 형성한 상태를 나타낸 단면도이다. 상기와 같은 활성영역에 다결정 실리콘 패턴(35')을 남기면 자연적으로 소자분리 영역에는 버즈비크가 없고 단차가 거의 없는 상태가 된다.
제3d도는 제1콘택홀 마스크를 이용한 식각 공정으로 제3절연막(36)을 다결정 실리콘 패턴(35')이 들어날 때까지 식각하여 드레인 영역(37)의 제1콘택홀(38)을 형성하고, 노출된 다결정 실리콘 패턴(35')에 NMOSFET(PMOSFET)의 경우 N 형(P 형)의 불순물을 이온주입하여 드레인 영역(38)을 형성한 상태를 나타낸 단면도이다.
이때 상기 제1콘택홀(37)은 게이트 전극(32)과 간격유지가 필요없어 공정 여유도가 크게 증가한다.
제3e도에 전체 구조의 상부에 다결정 실리콘을 증착하고, 비트라인 마스크를 이용하여 제3절연막(36)이 들어날 때까지 식각하여 상기 제1콘택홀(37) 상부에 다결정 실리콘이 채워진 비트라인(39)을 형성한 후에 전체 상부에 제4절연막(40)을 증착한 상태를 나타낸 단면도이다.
제3f도는 제2콘택홀 마스크를 이용하여 제4절연막(40)과 제3절연막(36)을 식각하되, 다결정 실리콘 패턴(35')이 들어날 때까지 식각하여 제2콘택홀(41)을 형성한 후에 노출된 다결정 실리콘 패턴(35')에 N MOSFET(P MOSFET)의 경우 N형(P형)의 불순물을 이온주입하여 소오스 영역(42)을 형성한 상태를 나타낸 단면도이다.
참고로 상기 제2콘택홀(41)에 채워져서 형성되는 저장전극과 그 상부에 유전체막, 플레이트 전극을 후속공정에서 형성할 수 있다.
상술한 바와 같이 본 발명의 반도체 소자 및 그 제조 방법에 의하면 소오스, 드레인 및 채널영역으로 구비되는 활성영역을 반도체 기판에 구비하지 않고, 게이트 전극의 상부에 다결정 실리콘 패턴으로 구비함으로써, 소자분리막으로 사용되는 절연막에는 버즈비크가 거의 없고, 단차가 거의 발생되지 않는다. 그로 인하여 후속 공정이 용이한 효과가 있다. 또한, 상기 다결정 실리콘 패턴 상부에 절연층을 형성한 후, 제1콘택홀을 형성하고 노출된 다결정 실리콘 패턴에 이온주입공정으로 소오스 및 게이트 전극과의 간격유지 및 소자분리막과의 간격유지가 필요없이 공정 여유도가 증가하는 효과가 있다.

Claims (5)

  1. 반도체 기판상에 제1절연막을 형성하고, 게이트 전극 마스크를 이용하여 게이트 전극을 형성하는 단계와, 상기 게이트 전극의 측면에 제2절연막을 형성하는 단계와, 상기 게이트 전극의 상부에 게이트 산화막을 형성하는 단계와, 전체 구조의 상부에 제1타입의 불순물이 도프된 제1다결정 실리콘을 증착한 후 소자분리 마스크를 이용하여 예정된 활성영역에 제1다결정 실리콘 패턴을 형성하는 단계와, 전체 구조의 상부에 제3절연막을 증착하고, 제1콘택홀 마스크를 이용한 식각 공정으로 상기 제1다결정 실리콘 패턴의 일측단부가 노출되는 제1콘택홀을 형성하는 단계와, 제2타입의 불순물을 이온주입하여 노출된 제1다결정 실리콘 패턴을 드레인으로 형성하는 단계와, 상기 드레인에 콘택되는 제1도전배선을 형성하는 단계와, 전체 구조 상부에 제4절연막을 증착하고, 제2콘택홀 마스크를 이용한 식각공정으로 다결정 실리콘 패턴의 타측단부가 도출된 제2콘택홀을 형성하는 단계와, 제2타입의 불순물을 이온주입하여 노출된 제1다결정 실리콘 패턴을 소오스로 형성하는 단계와, 상기 소오스에 콘택되는 제2도전배선을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  2. 제1항에 있어서, 상기 제1도전형배선은 비트라인으로 형성하고 상기 제2도전형배선은 저장전극으로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제1항에 있어서, 상기 제2절연막의 높이를 상기 게이트 절연막의 높이와 비슷하게 하여 평탄화 되도록 하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제1항에 있어서, 상기 제2절연막은 게이트 전극을 포함하는 전체 구조 상부에 제2절연막을 증착하고 에치백 공정으로 상기 게이트 전극이 노출되기까지 제2절연막을 식각하여 평탄화 되도록 하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제1항에 있어서, 상기 제1콘택홀 또는 제2콘택홀을 형성할 때 콘택홀과 게이트 전극과의 절연을 위해 별도의 간격을 고려하지 않고 예정된 게이트 전극의 측면에 콘택홀의 측면이 위치하도록 하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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