KR0164497B1 - 반도체장치의 자기정렬 컨택 형성방법 - Google Patents

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Abstract

본 발명은 기가 비트 이상 급 디램의 매립 컨택의 형성에 있어서 높은 신뢰도로 자기 정렬 컨택을 형성할 수 있도록 하기 위한 것으로; 기판 상에 소정의 폭으로 형성되는 도전층(10)과, 이 도전층의 상부에 절연물질로 형성되는 캡핑 층과, 도전층(10)의 양측면에 절연물질로 형성되는 스페이서(40)와, 도전층과 상기 캡핑 층 및 상기 스페이서를 덮는 층간절연막(50)을 포함하는 반도체장치에서; 상기 캡핑 층으로서, 상기 도전층 위에 차례로 제 1 의 절연층과, 상기 층간절연막에 비해 매우 작은 식각선택비를 갖는 제 2 절연층(폴리실리콘 층)을 형성하여, 상기 층간절연막을 플라즈마 식각함으로써, 이 식각공정에서 스페이서(40)의 손실이 발생되지 않아 소자의 성능이 개선된다.

Description

반도체장치의 자기정렬 컨택 형성방법
제1도는 종래의 기술에 따른 자기정렬 컨택 형성방법을 설명하기 위한 도면.
제2도는 본 발명에 따른 자기정렬 컨택 형성방법을 설명하기 위한 도면.
본 발명은 반도체장치의 제조방법에 관한 것으로, 더 구체적으로 초고집적 디램(DRAM) 장치에 자기정렬 컨택(self-aligned contact)을 형성하는 방법에 관한 것이다.
반도체장치의 고집적화가 급진전됨에 따라 배선의 피치 크기(pitch size) 또한 대폭적으로 감소되었는데, 특히, 디램 장치에서, 비트라인들 사이의 간격은 더욱 작아지게 되었다. 이로 인해, 커패시터의 스토리지 전극의 형성을 위한 매립 컨택(buried contact)의 형성에 있어서, 정렬여유(align margin)가 점점 부족하게 되었다.
초고집적 디램의 컨택 형성방법으로서는 패드 폴리실리콘(pad poly-silicon)을 이용한 컨택 형성기술과, 0.25㎛ 이하 크기의 설계치수(design rule)를 갖는 DRAM 구조에서 포토마스크 상의 정렬여유를 확보하기 위해 비트라인의 상부 및 측면의 절연층으로 SiN을 이용한 자기정렬 컨택 형성기술이 있다.
먼저, 패드 폴리실리콘을 사용하는 전자의 방법은 매립 컨택의 형성시 정렬여유를 증가시키고 패드 폴리실리콘의 높이만큼 식각부담을 줄여주는 장점이 있다. 그러나, 이 기술의 경우, 임계 디멘젼(critical dimension)의 정의시, 패드 폴리실리콘 패턴의 측벽에서 생성되는 폴리머(polymer)에 대한 제어가 곤란하여 임계 디멘젼의 조절이 어렵다.
다음, 비트라인의 상부 및 측면에 각각 캡핑 층(capping layer) 및 스페이서(spacer)로서 SiN을 사용하는 후자의 방법은 매립 컨택의 형성시 식각되어지는 층간 절연층인 산화막에 대한 질화막의 높은 선택비(selectivity)를 이용하여 정렬 여유를 증가시키는 방법으로, 배선의 피치 크기가 점점 감소하는 고집적 반도체장치의 매립 컨택을 자기정렬로 형성하는 기술이다. 도면을 참조하면서 이 기술에 따른 컨택 형성방법에 대해 구체적으로 설명하면 다음과 같다.
비트라인 형성공정에서 자기정렬 컨택을 형성하기 위해서는, 제1도를 참조하여, 먼저, SiN으로 이루어진 캡핑 층(1)을 마스크로서 이용하여 텅스텐(W) 층을 식각함으로써 비트라인(2)을 형성하고, 비트라인(2)의 측벽에 SiN으로 스페이서(3)를 형성한 다음, 매립 컨택의 형성을 위해 층간절연막인 산화막(4)을 식각할 때 상기 스페이서를 보호층(passivation layer)으로 사용한다.
이 기술을 기가 비트(giga bit)급 디램의 고종횡비(high aspect ratio)를 갖는 매립 컨택 형성공정에 적용하기 위해서는, 산화막 대 질화막(SiN 막)의 선택비가 제1도에서 b로 표시된 깊이 만큼의 식각량에 대해 충분히 견딜수 있는 정도로 즉, 적어도 25:1 내지 30:1 정도로 유지될 것이 요구된다.
하지만, 플라즈마 소오스(plasma source)로서 C2F6, C3F8, C4F8, C2HF5등과 같은 CxFy 계의 개스를 사용하는 현재의 배선 설비에서는 산화막:질화막=15:1 정도 이상의 선택비를 얻을 수가 없으므로, 제1도에서 참조번호 5로 표시된 바와 같이 SiN 캡핑 층 및 스페이서(1,3)의 손실 부분이 발생되어 후속공정에서 형성되는 커패시터의 하부전극과 비트선과의 단락의 발생과, 누설전류의 발생 가능성이 높다. 따라서, 현재 사용중인 설비의 한계로 인하여, 고종횡비를 갖는 매몰컨택의 형성시, 이 공정의 실현은 곤란한 것으로 판단된다.
본 발명의 목적은 기가 비트 이상 급 디램의 매립 컨택의 형성에 있어서 높은 신뢰도로 자기정렬 컨택을 형성할 수 있는 방법을 제공하는 것이다.
반도체기판상에 형성되는 제 1 절연층과, 이 절연층상에 소정의 폭으로 형성되는 도전층과, 이 도전층의 상부에 절연물질로 형성되는 캡핑 층과, 상기 도전층의 양측면에 상기 절연물질로 형성되는 스페이서와, 상기 도전층과 상기 캡핑 층 및 상기 스페이서를 덮는 층간절연막을 포함하는 반도체장치에서 매립 컨택을 자기정렬로 형성하는 본 발명의 방법은, 상기 캡핑 층으로서, 상기 도전층 위에 상기 층간절연막 및 상기 제 1 절연층에 대해 고선택비를 갖는 제 2 절연층을 형성하는 공정과, 상기 도전층의 상기 양측면에 상기 스페이서를 형성하고 상기 층간절연막을 덮는 공정과, 상기 캡핑 층과 상기 스페이서를 마스크로서 사용하여 컨택 영역으로서 정의된 영역의 상기 층간절연막을 플라즈마 식각하는 공정을 포함하는 데 그특징이 있다.
이 특징에 따른 본 발명의 바람직한 실시예에 있어서, 상기 도전층은 텅스텐(W)으로 구성되고 그리고 상기 제 2 절연층은 비정질 실리콘으로 구성된다.
본 발명의 다른 특징은, 상기 캡핑 층으로서, 상기 도전층 위에 적어도 상기 층간절연막 및 상기 제 1 절연층에 대해 1/25 이상의 선택비를 갖는 제 2 절연층을 형성하는 공정과, 상기 도전층의 상기 양측면에 상기 스페이서를 형성하고 상기 층간절연막을 덮는 공정과, 상기 캡핑 층과 상기 스페이서를 마스크로서 사용하여 컨택 영역으로서 정의된 영역의 상기 층간절연막을 식각하는 공정을 포함하는 것이다.
이 특징에 따른 실시예로서, 상기 도전층은 고융점금속 폴리사이드(refractory polycide)로 구성되는 것이 바람직하다.
이 특징에 따른 실시예로서, 상기 제 2 절연층은 산질화막(SiN,SiON)과 비정질실리콘이 적층된 구조로 구성되는 것이 바람직하다. 이때, 상기 산질화막은 상기 도전층의 산화를 억제하기 위해 플라즈마증착법으로 형성되는 것이 바람직하다.
이하 첨부된 제2도를 참조하여 본 발명에 대해 상세히 설명한다.
먼저, 비트라인의 캡핑 층의 형성을 위해, 텅스텐으로 이루어진 도전층(10) 위에, 다음에 이어지는 폴리실리콘 층(이 층은 약 625℃정도의 고온에서 증착이 이루어짐) 형성 공정에서 이 도전층(텅스텐)의 산화를 방지하기 위해, 절연막(20)을 얇게 형성한다. 이때, 이 절연막(이하, '제 1 절연막'이라함)(20)은 SiN 또는 SiON으로 구성되고 그리고 저온나이트라이드를 얻기 위해 플라즈마 증착법으로 형성되는 것이 바람직하다.
이어, 상기 제 1 절연막(20) 위에 또 하나의 절연막(이하, '제 2 절연막'이라함)(30)을 적어도 500Å 이상의 두께로 형성한다. 이 제 2 절연막(30)으로서는, CxFy계의 플라즈마 소오스에서, 산화막 대비 고선택비(30:1 이상)를 갖는 비정질 실리콘(amorphous silicon)이 사용된다.
다음, 제 1 및 제 2 절연막(20,30)으로 이루어지는 캡핑 층의 패턴을 형성한 후 이를 마스크로서 이용하여 도전층(10)을 식각함으로써 비트라인 패턴을 형성한다.
이어, 비트라인 패턴의 측벽에 SiN으로 스페이서(40)를 형성한다.
끝으로, 상기 캡핑 층(20,30) 및 상기 스페이서(40)를 비트라인의 보호층으로서 이용하여, 매립 컨택의 형성을 위해 컨택 영역으로서 정의된 부분의 층간절연막을 식각하는 플라즈마 식각 공정을 수행한다.
한편, 상기 도전층(10)을 고융점금속 폴리사이드(refractory metal polycide)로 형성한 경우라면, 도전층(10)의 산화 가능성이 없으므로 상기 제 1 절연막(20)의 형성없이 상기 도전층(10) 위에 곧 바로 비정질 실리콘층(30)을 형성할 수도 있다.

Claims (5)

  1. 반도체기판상에 형성된 제 1 절연층과, 이 제 1 절연층상에 소정의 폭으로 형성되는 도전층과, 이 도전층의 상부에 절연물질로 형성되는 캡핑 층과, 상기 도전층의 양측면에 상기 절연물질로 형성되는 스페이서와, 상기 도전층과 상기 캡핑 층 및 상기 스페이서를 덮는 층간절연막을 포함하는 반도체장치에서 매립 컨택을 자기정렬로 형성하는 방법에 있어서; 상기 캡핑 층으로서, 상기 도전층 위에 차례로 상기 제 1 의 절연층 및 상기 층간절연막에 대해 고선택비를 갖는 제 2 절연층을 형성하는 공정과, 상기 도전층의 상기 양측면에 상기 스페이서를 형성하고 상기 층간절연막을 덮는 공정과, 상기 캡핑 층과 상기 스페이서를 마스크로서 사용하여 컨택 영역으로서 정의된 영역의 상기 층간절연막 및 상기 제 1 절연층을 플라즈마 식각하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 자기정렬 컨택 형성방법.
  2. 제1항에 있어서, 상기 제 2 절연층은 비정질실리콘으로 구성되거나 산질화막과 비정질실리콘이 적층된 구조로 구성되는 것을 특징으로 하는 반도체장치의 자기정렬 컨택 형성방법.
  3. 제1항 또는 제2항에 있어서, 상기 도전층은 텅스텐(W) 또는 고융점금속 폴리사이드로 구성되는 것을 특징으로 하는 반도체장치의 자기정렬 컨택 형성방법.
  4. 제3항에 있어서, 상기 산질화막은 상기 도전층의 산화를 억제하기 위해 플라즈마증착법으로 형성되는 것을 특징으로 하는 반도체장치의 자기정렬 컨택 형성방법.
  5. 제1항에 있어서, 상기 플라즈마 식각의 소오스로서, C2F6, C3F8, C4F8, C2HF5, 등과 같은 CxFy 계의 개스가 사용되는 것을 특징으로 하는 반도체장치의 자기정렬 컨택 형성방법.
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* Cited by examiner, † Cited by third party
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KR100480583B1 (ko) * 1998-03-20 2005-05-16 삼성전자주식회사 비콘택패턴과자기정렬적방법을이용한반도체장치의콘택형성방법
KR100477839B1 (ko) * 1997-12-23 2005-07-07 주식회사 하이닉스반도체 자기정렬방식의전하저장전극콘택홀형성방법

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