KR0161035B1

KR0161035B1 - 반도체 집적 회로

Info

Publication number: KR0161035B1
Application number: KR1019930013749A
Authority: KR
Inventors: 데츠야 가네코; 다카시 오오사와
Original assignee: 사또오 후미오; 가부시기가이샤 도시바
Priority date: 1992-07-23
Filing date: 1993-07-21
Publication date: 1999-03-20
Also published as: US5528129A; JPH0644775A; KR940003017A; JP3122239B2

Abstract

본 발명은 동작 전원 전압의 범위의 제약, 신뢰성의 저하를 초래하는 일이 없는 반도체 집적 회로를 제공하는 것을 목적으로 한다.

외부 전원 전압(Vcc)을 받아서 이 외부 전원 전압이 미리 정해진 제 1 의 전압(Vsw)이하인 경우에 동작하고, 외부 전원 전압을 그 이상의 전압으로 정상적으로 상승시키는 승압 회로(15)와, 외부 전원 전압이 미리 정해진 제 1 의 전압(Vsw)이상일때는 외부 전원 전압을 강하시키는 강압 회로(14)와, 상기 승압회로(15) 또는 상기 강압 회로(14)의 출력이 내부 전압(Vint)으로서 공급되는 내부 회로(17)를 구비하고 있다.

Description

반도체 집적 회로

제1도는 본 발명에 관한 반도체 집적 회로의 제1 실시예에 관한 블록도.

제2도는 제1도의 실시예 회로의 특성도.

제3도는 제1도의 실시예 회로의 상세한 구성을 도시하는 회로도.

제4도는 제1도의 실시예 회로의 상세한 구성을 도시하는 회로도.

제5도는 제1도의 실시예 회로의 상세한 구성을 도시하는 회로도.

제6도는 제1도의 실시예 회로의 상세한 구성을 도시하는 회로도.

제7도는 제1도의 실시예 회로의 상세한 구성을 도시하는 회로도.

제8도는 본 발명에 관한 반도체 집적 회로의 제2 실시예에 관한 블록도.

제9도는 제8도의 실시예 회로의 특성도.

제10도는 본 발명에 관한 반도체 집적 회로의 제3 실시예에 관한 블록도.

제11도는 제10도의 실시예 회로의 상세한 구성을 도시하는 회로도.

제12도는 제10도의 실시예 회로의 상세한 구성을 도시하는 회로도.

제13도는 본 발명에 관한 반도체 집적 회로의 제4 실시예 회로의 특성도.

제14도는 제4 실시예 회로의 상세한 구성을 도시하는 회로도.

제15도는 제4 실시예 회로의 상세한 구성을 도시하는 회로도.

제16도는 제4 실시예 회로의 상세한 구성을 도시하는 회로도.

* 도면의 주요부분에 대한 부호의 설명

11 : 전압 변환 회로 12, 41 : 기준 전압 발생 회로

13 : 강압 승압 선택 회로 14, 42 : 강압 회로

15, 44 : 승압 회로 16,45: 내부 전압 제한 회로

17, 46 : 내부 회로 18 : 외부/내부 전압 비교 선택 회로

19 : 승압 선택 회로 21, 51 : 전압 변환 회로

22, 26, 31, 33, 52 : 비교 회로 23 : 클록 발생 회로

24 : 버퍼 회로 25 : 차아지 펌프 회로

27, 32 : 인버터 28 : 전압 전환 회로

43 : 강압 전압 제한 회로

본 발명은 내부 전압 발생 회로를 구비한 반도체 집적 회로에 관한 것이다.

현재의 다이나믹형 랜덤 액세스 메모리(DRAM)에 있어서는 외부 전원 전압을 그대로 사용하기보다는 오히려 집적 회로 자체 내에서 전압을 발생시키는 것이 바람직하다. 이것은 집적 회로 내부에서 필요로 하는 전압 레벨이 각기 다를 경우에도 집적 회로에 공급되는 외부 전원 전압을 단일화 할 수 있게 한다. 현재의 DRAM에서는 외부 전원 전압을 단일화하며, 다른데 필요한 전압은 집적 회로 내부에서 직접 발생시키는 방법이 적용되고 있다. 이때, 외부 전원 전압은 집적 회로의 내압(耐壓) 및 사용되는 용도 등에 따라 그 레벨이 결정되지만, 고집적화의 향상, 저소비 전력화, 전지 구동화 등에 대응하여 외부 전원 전압의 저전압화가 불가피하게 되었다.

한편, 집적 회로 내부에서 필요로 하는 전압은 집적 회로에서 사용되는 산화막의 두께, 소비 전력, 메모리셀의 기록 전위, 신뢰성 등을 고려하여 선택되는데, 집적회로가 고집적화 됨과 동시에 전원 전압도 동일하게 저전압화 되는 것을 전제로 하고 있다. 이 외부 전원 전압의 요청과 내부 전원 전압의 요청은 저전압화라고 하는 방향성은 서로 일치하고 있지만, 각각에 요청되는 전압은 반드시 일치하고 있지않다는 것이 현재의 실정이다. 또, 집적 회로의 동작을 넓은 외부 전원 전압 범위에서 보증하기 위해서는 외부 전원 전압의 변동에 대한 의존성이 작은 내부 전압을 발생시키는 것이 바람직하다. 전술한 바와 같이, 내부 전압 발생 회로에서는 외부 전원 전압보다 높은 레벨의 전위를 발생시키기 위해서 차아지 펌프(charge pump) 또는 부트스트랩을 이용하는 것이 있고, 외부 전원 전압보다 낮은 레벨의 전위를 발생시키기 위해서는 내부 전압 발생 회로 내에 차아지 펌프 또는 강압 회로를 이용하는 것이 있다.

외부 전원 전압의 변동에 대한 의존성이 작은 전압을 발생시켜서 넓은 동작 전원 전압 범위에서도 동작의 신뢰성을 향상시키는 것을 목적으로 하여 종래에는 내부 강압 회로가 주로 사용되어 왔다. 그러나, 이 방식에서는 상기와 같은 외부전원 전압의 저전압화에 수반하여 설정할 수 있는 내부 전압의 범위는 현저한 제한을 받는 동시에 특히 외부 전원 전압이 낮은 경우에 집적 회로의 동작 마진이 저하된다.

한편, 승압 회로에 의하여 집적 회로의 통상적인 동작 전원 전압 범위의 전역에 걸쳐 승압하는 방식에 있어서, 외부 전원 전압이 높을 경우에는 박막화된 산화막을 갖는 집적 회로를 파괴하거나 또는 신뢰성의 저하를 야기시킨다. 또 외부 전원 전압의 하이 레벨과 로우 레벨의 관계를 반대로한 경우의 종래 기술에 있어서도 상기한 경우와 같은 관계가 발생한다. 전술한 일례는 특히, DRAM에 관한 경우인데 이 DRAM 이외의 다른 고밀도 반도체 집적 회로에도 적용될 수 있다.

상기와 같이 집적 회로의 동작을 넓은 외부 전원 전압 범위에서 보증하기 위해서는 외부 전원 전압의 변동에 대한 의존성이 작은 내부 전압을 발생시키는 것이 바람직하다. 외부 전원 전압의 하이 레벨(Vcc)보다 낮은 내부 전압을 발생시키는 전압 강하 회로를 사용하여 외부 전원 전압 Vcc의 변동에 대한 의존성이 작은 내부전압을 발생시키는 경우에, Vcc가 낮은 동작 전압 영역이 되면 내부 전압은 불충분한 전압이 되고, 집적 회로의 동작 마진의 저하를 야기시킨다. Vcc 보다 높은 내부전압을 발생시키는 승압 회로를 사용하여 Vcc 변동에 대'한 의존성이 작은 내부 전압을 발생시킬 경우에는, Vcc가 높은 동작 전압 영역이 되면 내부 전압은 과잉 전압이 되어 집적 회로의 파괴 또는 신뢰성의 저하를 야기시킬 염려가 있다.

상기한 문제점은 Vcc에 대한 승압, 강압을 행한 경우에 관한 것으로서, 예컨대, 내부 전압을 N 채널형 전송 트랜지스터 게이트에 인가할 경우에 대응한다. 반대로 예컨대, 내부 전압을 P 채널형 전송 트랜지스터의 게이트에 인가할 경우에는 외부 전원 전압의 하이 레벨인 Vcc와 로우 레벨인 Vss(접지 전위)의 관계가 반대로 된다. 즉, Vss 보다 높은 레벨의 내부 전압을 발생시키는 승압 회로를 사용하여 외부 전원 전압의 변동에 대한 의존성이 작은 내부 전압을 발생시킬 경우에, 외부 전원 전압이 낮은 동작 전압 영역이 되면 내부 전압과 Vcc간의 전위차가 불충분하게 되고, 이는 집적 회로의 동작 마진의 저하를 일으킨다. Vss 보다 낮은 내부전압을 발생시키는 전압 강하 회로를 사용하여 외부 전원 전압의 변동에 대한 의존성이 작은 내부 전압을 발생시킬 경우에, Vcc가 높은 동작 전압 영역이면 내부 전압과 Vcc간의 전위차가 과대해져서 집적 회로의 파괴 또는 신뢰성의 저하를 야기시킬 우려가 있다.

따라서, 어떤 경우에도 내부 전압의 설정 레벨에 대하여 큰 제약이 되고, 동작 전원 전압의 범위의 제약, 신뢰성의 저하를 초래하게 되는 문제점이 있다.

본 발명은 상기와 같은 사정을 고려하여 이루어진 것으로서, 본 발명의 목적은 동작 전원 전압의 범위의 제약. 신뢰성의 저하를 가져오는 일이 없는 반도체 집적 회로를 제공함에 있다.

본 발명의 제1 기술적 사상에 따른 반도체 집적 회로는, 외부 전원 전압을 수신하여 이 외부 전원 전압이 미리 설정된 제1 전압 이하인 경우에 동작하여 상기 외부 전원 전압을 그 이상의 전압으로 정상적으로 상승시키는 승압 수단과, 이 승압수단의 출력 전압이 입력되는 내부 회로를 구비하고, 외부 전원 전압이 미리 설정된 제1전압 이상인 때에는 필요에 따라 외부 전원 전압을 강하시키는 강압 수단이 설치된다.

상기 제1 기술적 사상에 따른 반도체 집적 회로에서는 외부 전원 전압이 제1전압 이하인 경우에 이 외부 전원 전압은 그 이상의 전압으로 상승된다. 또 강압수단이 설치되어 있는 경우에는 외부 전원 전압이 제1 전압 이상인 경우에 이 외부전원 전압은 그 이하의 전압으로 강하된다.

본 발명의 제2 기술적 사상에 따른 반도체 집적 회로는 외부 전원 전압을 수신하여 이 외부 전원 전압을 그 이하의 전압으로 정상적으로 강하시키는 강압 수단과, 상기 강압 수단의 출력 전압을 수신하여 이 전압을 정상적으로 상승시키는 승압수단과, 이 승압 수단의 출력 전압이 입력되는 내부 회로를 구비하고 있다.

상기 제2 기술적 사상에 따른 반도체 집적 회로에서는 외부 전원 전압이 강압 수단에 의하여 작은 전압으로 강하되어 외부 전원 전압의 변동에 대하여 전압의존성이 낮은 전압이 발생되고, 이 강하된 전압은 승압 수단에 의하여 상승된다.

[실시예]

이하, 도면을 참조하여 본 발명의 실시예를 설명한다.

제1도는 본 발명에 따른 반도체 집적 회로의 제1 실시예에 관한 블록도이다. 이 실시예 회로는 외부에서 공급되는 외부 전원 전압 Vcc를 승압 또는 강압하여 소망의 내부 전압을 발생하는 내부 전압 발생 회로를 구비한 반도체 집적 회로이다.

제1도에 있어서, 11은 전압 변환 회로, 12는 기준 전압 발생 회로, 13은 상기 전압 변환 회로(11)의 출력 φ1 및 기준 전압 발생 회로(12)의 출력 φ2가 입력되는 강압·승압 선택 회로이다. 14는 상기 강압·승압 선택 회로(13)의 출력 φ3에 따라 동작이 제어되며 동작시에 외부 전원 전압 Vcc를 정상적으로 승압하여 내부전압 Vint를 출력하는 강압 회로이다. 15는 상기 강압·승압 선택 회로(13)의 출력 φ3에 따라 동작이 제어되며 동작 시에 외부 전원 전압 Vcc를 정상적으로 승압하여 내부 전압 Vint를 출력하는 승압 회로이다. 16은 상기 기준 전압 발생 회로(12)의 출력 φ2 및 내부 전압 Vint가 입력되고 출력 φ4에 의해, 상기 내부 전압 Vint의 값이 거의 일정하게 되도록 상기 강압 회로(14) 및 승압 회로(15)를 제어하는 내부 전압 제한 회로이다. 17은 상기 내부 전압 Vint가 입력되는 내부 회로이다. 18은 상기 전압 변환 회로(11)의 출력 φ1과 상기 강압 회로(14)의 출력 φ5를 이용하여 외부 전원 전압 Vcc와 내부 전압 Vint를 비교한 후,높은 쪽의 전압을 φ8로서 상기 강압·승압 선택 회로(13) 및 강압 회로(14)에 공급하는 외부·내부 전압 비교 선택회로이다.

상기 전압 변환 회로(11)는 외부 전원 전압 Vcc를 보다 낮은 전압으로 변환하는 기능을 갖는다. 예를 들면,저항기를 이용하여 Vcc를 분압하고, 이것을 φ1로 출력한다. 상기 기준 전압 발생 회로(12)는 외부 전원 전압 Vcc 변동에 대한 전압 및 온도 의존성이 작은 전압을 발생하는 회로이다. 상기 기준 전압 발생 회로(12)는 바이폴라 트랜지스터를 이용한 밴드갭·기준 회로 또는 채널 이온 주입을 행하지 않는 MOS 크랜지스터가 이용될 수 있으며, 거의 일정한 전압인 φ2를 출력한다.

또, 상기 전압 변환 회로(11)의 출력 φ1, 상기 기준 전압 발생 회로(12)의 출력 φ2 및 상기 강압·승압 선택 회로(13)를 통하여 강압 회로(14) 및 승압 선택 회로(15)의 동작을 전환할 때의 전환 전압이 설정된다. 이 전환 전압은 어떠한 값으로 설정하여도 무관하나, 집적 회로의 정상 동작 시의 전압으로 설정함으로써 본 발명의 효과가 보다 커질 수 있다. 왜냐하면, 전환 전압을 집적 회로의 정상 동작 시의 전압으로 설정함으로써 내부 전압의 설정 자유도가 커지기 때문이다.

상기 강압·승압 선택 회로(13)는 이후에 상세히 설명하겠지만, φ1과 φ2를 비교하는 비교 회로를 갖고, φl의 전압이 φ2의 전압보다도 높을 경우에 접지 전위에 가까운 φ3의 전압을 출력한다. 이때에는 상기 강압 회로(14)를 동작시킨다. 역으로 φl의 전압이 φ2의 전압보다도 낮은 경우에는 비교 회로에 공급되어 있는 전원 전압에 가까운 φ3의 전압을 출력한다. 이때에는 상기 승압 회로(15)를 동작시킨다.

상기 내부 전압 제한 회로(16)는 내부 전압 Vint를 미리 설정된 레벨로 유지하는 역할을 하며, 내부 전압 Vint를 분압하는 전압 변환 회로와 비교 회로를 갖고, 전압 변환 회로의 출력 레벨과 상기 기준 전압 발생 회로(12)의 출력인 φ2를 비교회로에서 비교하고, 이 비교 회로의 출력에 의하여 상기 강압 회로(14)와 승압 회로(15)의 동작을 제어한다. 따라서, 강압 회로(14)는 내부 전압 제한 회로(16)와 조합되어 피드백형 강압 회로로서 동작하게 된다. 즉, 기준이 되는 신호와 내부 전압에 의거한 신호가 내부 전압 제한 회로(16)의 비교 회로에 의해 비교되고, 이 비교된 출력은 출력단의 MOS 트랜지스터의 게이트에 공급되고, 이 MOS 트랜지스터가 외부 전원 전압 Vcc로부터의 공급 전류를 제어함으로써, 외부 전원 전압 Vcc의 강압이 행해진다. 또, 일반적으로 강압의 방법으로서는 차아지 펌프 회로를 이용하는 방법과 외부 전원 전압으로부터의 공급 전류를 제한하는 방법인 두 가지가 있으나, 본 발명에서는 후자의 방법을 채용하고 있다.

상기 승압 회로(15)는 이후에 상세히 설명하겠으나, 이것은 차아지 펌프형 승압 회로로서 이미 알려진 것이며, 강압·승압 선택 회로(13)의 출력인 φ3과 내부전압 제한 회로(16)의 출력인 φ4에 의해 제어된다. 이 승압 회로(15)내에 있는 클록 발생 회로는 이 클록 발생 회로에서 발생된 클록을 증폭하는 버퍼 회로(24) 및 차아지 펌프 회로(25)로 구성되어 있다. 전압의 승압 방법으로서는 부트스트랠 회로를 이용한 것과 차아지 펌프 회로를 이용한 것이 잘 알려져 있지만, 본 발명에서는 승압 전위를 전권으로서 이용하였으므로 안정된 승압 전위가 얻어지는 차아지 펌프 회로가 바람직하다.

상기 강압 회로(14)의 출력과 승압 회로(15)의 출력인 내부 전압 Vint 는 상기 전압 변환 회로(11), 기준 전압 발생 회로(12), 강압·승압 선택 회로(13), 강압회로(14), 승압 회로(15), 내부 전압 제한 회로(16) 및 외부·내부 전압 비교 선택 회로(18)와 함께 동일 반도체 기판 상에 형성되어 있는 상기 내부 회로(17)에 전원전압으로서 공급된다. 또, 이 내부 회로(17)는 예를 들면 다이나믹형 메모리셀이 다수 형성된 DRAM 회로로 구성되어 있고, 상기 내부 전압 Vint 는 최종적으로 DRAM회로의 워드선으로 공급되도록 되어 있다.

상기 외부·내부 전압 비교 선택 회로(18)는 외분 전원 전압 Vcc와 내부 전압 Vint를 비교하여 보다 높은 전압을 φ8로서 출력하는 것이다. 이후에 상세히 설명하겠으나, 이 외부·내부 전압 비교 선택 회로(18)는 전압 변환 회로(11)의 출력 φ1 및 강압 회로(14) 내의 전압 변환 회로의 출력인 φ5를 비교하는 비교 회로와, 이 비교 회로의 출력이 공급되는 반전 회로와, 이 반전 회로의 출력과 비교 회로의 출력에 의거하여 Vcc와 Vint를 전환 출력하는 전압 전환 회로로 구성되어 있다.

전술한 바와 같은 구성을 갖는 회로에 있어서는, 지금 제2도의 특성도에 표시하는 바와 같이 전압 변환 회로(11), 기준 전압 발생 회로(12) 및 강압·승압 선택회로(13)로부터 설정되는 전환 전압 Vsw의 값이 외부 전원 전압 Vcc 보다 낮을 경우에, 전압 변환 회로(11)의 출력 φl의 전압은 기준 전압 발생 회로(12)의 출력 φ2의 전압보다도 낮아진다. 이때, 강압·승압 선택 회로(13)의 출력 φ3은 이 강압·승압 선택 회로(13) 내의 비교 회로에 공급되어 있는 전원 전압에 가까운 전압으로 되고, 이 출력 φ3이 공급됨으로써, 승압 회로(15)가 동작한다. 이 때문에 제2도에 도시하는 바와 같이 Vsw가 Vcc 보다도 낮은 영역에서는 외부 전원 전압 Vcc 보다도 높은 내부 전압 Vint가 승압 회로(15)에서 얻어지고, 이것이 내부 회로(17)로 공급된다.

한편, 상기 전환 전압 Vsw의 값이 외부 전원 전압 Vcc 보다도 높을 경우, 전압 변환 회로(11)의 출력 φ1의 전압은 기준 전압 발생 회로(12)의 출력 φ2의 전압보다도 높아진다. 이때, 강압·승압 선택 회로(13)의 출력 φ3은 접지 전위에 가까운 전압으로 되고, 이 출력 φ3이 공급됨으로써 강압 회로(14)가 동작한다. 그러므로, 제2도에 도시하는 바와 같이 Vsw가 Vcc 보다도 높은 영역에서는 외부 전원 전압 Vcc 보다도 낮은 내부 전압 Vint가 강압 회로(14)에서 얻어지고, 이것이 내부회로(17)에 공급된다.

다음에 상기 실시예 회로에 있어서의 상세한 구성을 설명한다.

제3도는 상기 실시예 회로에 있어서의 전압 변환 회로(11), 기준 전압 발생회로(12), 강압·승압 선택 회로(13), 강압 회로(14) 및 내부 전압 제안 회로(16) 각각의 상세한 회로 구성을 나타내고 있다.

전압 변환 회로(11)는 상기와 같이 전압 변환 회로(11)의 출력 φ1, 기준 전압 발생 회로(12)의 출력 φ2 및 강압·승압 선택 회로(13)에서 결정되는 전환 전압을 소망의 전압으로 설정하기 위하여, 외부 전원 전압 Vcc를 보다 낮은 전압으로 변환하는 기능을 갖는 것이며, 도시한 바와 같이 Vcc와 접지 전위의 사이에 직렬 접속된 2개의 저항기(Rl, R2)로 구성되고, 그 중간 노드의 전압을 이용함으로써 외부 전원 전압 Vcc를 소망하는 전압으로 변환하고, 이를 φl로서 출력한다.

기준 전압 발생 회로(12)는 상기와 같이 외부 전원 전압 Vcc의 변동에 대한 출력 전압의 의존성이 작고, 또 온도 의존성이 작은 전압을 발생하며, 여기에서는 밴드갭·기준 회로를 이용한 예를 표시한다. 이 회로는 일단이 전압 VCC에 접속된 정전류원 IC, 콜렉터가 상기 정전류원 IC의 다른 단에 접속되어 에미터가 접지 전위에 접속된 바이폴라 트랜지스터(Q1), 상기 정전류원 IC의 다른 단과 상기 트랜지스터(Q1)의 베이스 사이에 접속된 저항기(R3), 콜렉터가 상기 트랜지스터(Q1)의 베이스에 접속되어 에미터가 저항기(R4)를 통하여 접지 위치에 접속된 바이폴라 트랜지스터(Q2), 콜렉터 및 베이스가 상기 트랜지스터(Q2)의 베이스에 접속되어 에미터가 접지 전위에 접속된 바이폴라 트랜지스터(Q3) 및 상기 트랜지스터(Q3)의 콜렉터, 베이스 공통 접속점과 상기 정전류원 IC의 다른 단과의 사이에 삽입된 저항기(R5)로 구성된다.

이 회로는 부(-)의 온도 계수를 갖는 트랜지스터(Q1)의 베이스·에미터간에 발생하는 전압 Vl의 온도 계수가 그 에미터 전류 밀도에 따라서 변화하는 것을 이용한 것이며, 이 전압 Vl에 대하여 저항기(R3)의 양단간에 발생하는 정(+)의 온도계수를 갖는 전압 V2를 가산함으로써 온도 의존성이 없는 안정된 전압이 φ2로서 얻어진다.

강압·승압 선택 회로(13)는 P 채널형 MOS 트랜지스터(PM1, PM2) 및 N채널형 MOS 트랜지스터(NM1, NM2, NM3)로 이루어지며, 전압 변환 회로(11)의 출력 φ1 및 기준 전압 발생 회로(12)의 출력 φ2가 입력되는 CMOS형의 비교 회로로 구성되어 있다. 후술하겠지만, 이 비교 회로에는 전원 전압으로서 Vcc가 아니고 φ8이 공급된다.

강압 회로(14)는 내부 전압 Vint를 얻는 노드와 Vcc와의 사이에 소오스·드레인간이 삽입되어 이 강압 회로(14)의 전환 동작을 제어하기 위한 P 채널형의 MOS 트랜지스터(PM3)와, 소오스.·드레인간이 상기 MOS 트랜지스터(PM3)의 소오스·드레인간에 대하여 직렬로 삽입되어 이 강압 회로(14)의 강압 동작을 제어하기 위한 P 채널형의 MOS 트랜지스터(PM4)로 구성되어 있다. 그리고, MOS 트랜지스터(PM3)의 게이트에는 상기 φ3이 입력되고, 백 게이트에는 φ8이 입력되고, MOS 트랜지스터(PM4)의 게이트에는 φ4가 공급된다. 이 강압 회로(14)에서는 φ4가 낮은 전압일 때에 MOS 트랜지스터(PM4)가 턴온함으로써 강압 동작이 가능하게 되고, 그때, φ3의 전압에 따라서 외부전원 전압 Vcc로부터의 전류치가 제어됨으로써 강압 제어가 행하여진다. 전술한 강압 제어를 행하는 MOS 트랜지스터(PM3)의 백게이트에 φ8을 공급하는 점에 대해서는 후에 설명한다.

내부 전압 제한 회로(16)는 상기와 같이 내부 전압 Vint를 분압하는 전압 변환 회로(21)와 비교 회로(22)로 구성되어 있다. 전압 변환 회로(21)는 내부 전압 Vint를 얻는 노드와 접지 전위와의 사이에 삽입된 2개의 저항기(R6, R7)로 구성되고, 그의 중간 노드에서 φ5가 얻어진다. 다른 편의 비교 회로(22)는 P 채널형 MOS 트랜지스터(PM5, PM6) 및 N 채널형 MOS 트랜지스터(NM4, NM5, NM6)로 이루어지고, 상기 기준 전압 발생 회로(12)의 출력 φ2와 상기 전압 변환 회로(21)의 출력 φ5가 입력되는 CMOS 구성물이며, 그의 출력 φ4는 상기 강압 회로(14) 내의 P 채널형 MOS 트랜지스터(PM4)의 게이트에 입력된다. 여기에서, 전압 변환 회로(21) 내의 2개의 저항기(R6, R7)의 비율은 상기 전압 변환 회로(11) 내의 2개의 저항기(Rl, R2)의 비율과 거의 동등하게 되도록 설정된다. 따라서, 내부 전압 Vint가 소망하는 전압으로 만족하지 않을 경우에는 φ5가 φ2 보다 낮아지고, φ4로서 접지전위에 가까운 전압이 출력되고, 역으로 Vint가 소망의 전압을 초과해 있을 경우에는 φ5가 φ2 보다 높아지고, φ4로서 비교 회로의 전원 전압 φ8에 가까운 전압이 출력된다.

제4도는 상기 실시예에 있어서의 승압 회로(15)의 상세한 구성을 도시하고 있다. 이 승압 회로는 차아지 펌프형 승압 회로로서 이미 알려진 것이며, 그 중에서도 가장 간단한 예가 도시되어 있다. 이 승압 회로는 상기와 같이 클록발생회로(23), 버퍼 회로(24) 및 차아지 펌프 회로(25)로 구성되어 있다.

클록 발생 회로(23)에는 각기 P 채널형 MOS 트랜지스터와 N 채널형 MOS트랜지스터로 이루어진 홀수개, 예를 들면 도시한 바와 같이 5개의 CMOS형 인버터(INV1)∼(INV5)가 설치되어 있고, 각 인버터의 출력은 다음 단의 인버터를 구동하며, 또한 최종 단의 인버터 출력은 피드백 루프를 통해 초단 인버터(INV1)에 귀환되고 있어, 전체적으로 링 발진기를 구성하고 있다. 그리고, 인버터(INV2)의 입력 노드와 전원 전압 Vcc와의 사이에는 게이트에 φ3이 입력되는 P 채널형 MOS 트랜지스터(PM11)의 소오스·드레인간이 삽입되며, 인버터(INV2)의 P 채널형 측의 MOS트랜지스터의 소오스와 전원 전압 Vcc와의 사이에는 게이트에 φ4가 입력되는 P채널형 MOS 트랜지스터(PM12)의 소오스·드레인간이 삽입되며, 인버터(INVI)의 N채널형 측의 MOS 트랜지스터의 소오스와 접지 전위와의 사이에는 게이트에 φ3이 입력되는 N 채널형 MOS 트랜지스터(NM11)의 소오스·드레인간이 삽입되며, 또한 인버터(INV3)의 입력 노드와 접지 전위와의 사이에는 게이트에 φ4가 입력되는 N채널형 MOS 트랜지스터(NM12)의 소오스·드레인간이 삽입되어 있다.

상기 MOS 트랜지스터(PM11, PM12, NM11, NM12)는 클록 발생 회로(23)의 동작을 제어하기 위해 설치된 것이며, MOS 트랜지스터(PM12, NM11)는 발진 그 자체의 정지용의 스위치로서 기능하고, MOS 트랜지스터(PM11, NM12)는 발진의 정지시에 각 인버터에 전위를 부여하기 위한 스위치로서 기능한다. 그리고, MOS 트랜지스터(PM11, NM12)가 반드시 필요한 것은 아니며, 이 2개의 MOS 트랜지스터는 생략해도 무방하다. 또, 이 예에서는 φ3과 φ4를 논리 연산하지 않고 발진기의 제어 신호로서 사용하고 있지만, φ3과 φ4를 논리 연산하여 P 채널형측 및 N 채널형측에 각각 하나씩 동작 제어용 MOS 트랜지스터를 설치하고, 그 게이트에 논리 연산된 신호를 공급하도록 하여도 된다.

버퍼 회로(24)는 상기 클록 발생 회로(23)에서 발생된 클록을 수신하여 차아지 펌프 회로(25)를 구동하는 것이며, 이 경우에는 단순히 인버터를 다단 접속, 예를 들어, 이 예에서는 2개의 인버터(INV11, INT12)를 직렬 접속한 것을 나타내고 있다.

이 버퍼 회로(24)는 이하에 설명될 차아지 펌프 회로(25)에 설치되어 있는 커패시터를 구동하는데 층분한 전류를 공급하며, 복잡한 차아지 펌프 회로의 경우에는 필요한 각종 타이밍 펄스를 파형 정형하는 기능도 포함하고 있다.

차아지 펌프 회로(25)는 상기 버퍼 회로(24)의 출력을 사용하여 외부 전원 전압 Vcc에서 정(+)의 전하를 빨아올림으로써 승압을 하는 것이며, 이 예는 가장 간단한 경우를 나타내고 있다. 즉, 일단에 상기 버퍼 회로(24)의 출력이 입력되는 커패시터(C)와, 애노드가 외부 전원 전압 Vcc에 접속되고 캐소드가 상기 커패시터(C)의 다른단에 접속된 다이오드(Dl)와, 애노드가 상기 커패시터(C)의 다른단에 접속되고, 캐소드가 내부 전압 Vint를 발생하기 위한 노드에 접속된 다이오드(D2)로 구성되어 있다. 이 다이오드(Dl)는 버퍼 회로(24)의 출력이 Vcc 전위에서 접지 전위로 내려 갈 때에 Vcc에서 커패시터(C)에 정(+)의 전하가 흐르게 하고, 버퍼 회로(24)의 출력이 접지 전위에서 Vcc 전위로 상승할 때에는 전하의 흐름을 저지하는 기능을 한다.

마찬가지로, 다이오드(D2)는 버퍼 회로(24)의 출력이 Vcc 전위에서 접지 전위로 내려갈 때 전하의 흐름을 저지하고, 접지 전위에서 Vcc 전위로 상승할 때는 커패시터(C)에 Vint에 정(+)의 전하가 흐르게 하는 기능을 한다. 따라서, 정(+)의 전하는 Vcc에서 Vint로 흐르며, Vint의 전위는 Vcc 이상이 될 수 있다. 여기서, 도시된 차아지 펌프 회로(25)는 가장 단순하고 원리적인 예이며, 차아지 펌프 방식에 의거하여 MOS 트랜지스터를 사용하여 구성한 다른 차아지 펌프 회로를 사용할 수도 있다.

본 실시예 회로에서는 내부 전압 제한 회로(16)의 출력 φ4에 의해 강압 시의 내부 전압 레벨과 승압 시의 내부 전압 레벨의 양쪽의 제어를 할 수 있다. 바꾸어 말하면, 피드백형 강압 회로를 구성하는 내부 전압 제한 회로(16) 내의 비교 회로(22)는 승압 시에 있어서도 내부 전압 레벨을 제어하는 기능을 한다. 따라서, 강압 회로(14)와 승압 회로(15)에 독립된 전압 제한 회로를 각각 설치할 필요가 없고, 단순한 회로 구성으로서 강압과 승압의 내부 전압 레벨을 제어할 수 있다.

그런데, 상기 실시예 회로에 있어서 고려하여야 할 것은 승압 회로(15)를 동작시키는 것에 의해 내부 전압 Vint가 외부 전원 전압 Vcc 보다도 높아졌을 경우에는 Vint에 직접 접속되어 있는 강압 회로(14) 내의 P 채널형 MOS 트랜지스터(PM3)의 백게이트 전위를 Vint로 하며, 또 그 게이트 전위를 Vint와 접지 전위간의 전압으로 하고, 반대로 강압 회로(14)를 동작시킴으로써 Vint가 Vcc 보다도 낮아졌을 경우에는 상기 MOS 트랜지스터(PM3)의 백게이트 전위를 Vcc로 하고, 또 그 게이트 전위를 Vcc와 접지 전위간의 전압으로 설정할 필요가 있다고 하는 점이다.

상기 MOS 트랜지스터(PM3)에 이와 같은 백게이트 전위를 부여하는 것은 그 소오스, 드레인 확산층과 백게이트와의 사이에서 순방향 바이어스 상태로 되는 것을 방지하고, 또 MOS 트랜지스터(PM3)의 게이트에 상기와 같은 전위를 부여하는 것은 φ3과 Vint와 MOS 트랜지스터(PM3)의 문턱 전압 Vth와의 사이에, (φ3+｜Vth｜)Vint 라는 관계가 성립되었을 경우 MOS 트랜지스터(PM3)가 항상 온 상태로 되는 것에 의한 오동작을 방지한다. 이를 위해서는 Vint와 Vcc를 비교하여 높은 쪽의 전위를 선택하는 상기 외부·내부 전압 비교 선택 회로(18)가 필요해진다.

제5도는 상기와 같은 기능을 갖는 외부·내부 전압 비교 선택 회로(18)의 상세한 구성을 나타내고 있다. 이 회로에는 P 채널형 MOS 트랜지스터(PM13, PM14) 및 N 채널형 MOS 트랜지스터(NM13, NM14, NM15)로 이루어지며, 상기 내부 전압 제한 회로(16) 내의 전압 변환 회로(21)의 출력 φ5와 상기 전압 변환 회로(11)의 출력 φ1을 비교하여 φ1이 φ5 보다도 낮을 경우에는 그 출력 φ6이 Vcc 에 가까운 전위로 되고, 반대로 φl이 φ5 보다도 높을 경우에는 그 출력 φ6이 접지 전위에 가까운 전위로 되도록 구성된 비교 회로(26)가 설치되어 있다. 이 비교 회로(26)의 출력 φ6은 P 채널형 MOS 트랜지스터 및 N 채널형 MOS 트랜지스터로 이루어진 CMOS형 인버터(27)에 공급된다. 또, 상기 비교 회로(26)의 출력 φ6은 상기 인버터(27)의 출력 φ7 함께 전압 전환회로(28)에 공급된다.

이 전압 전환 회로(28)는 소오스가 외부 전원 전압 Vcc에 접속되어 게이트에 상기 인버터(27)의 출력 φ7이 공급되는 P 채널형 MOS 트랜지스터(PMl5)와, 소오스가 내부 전압 Vint에 접속되어.게이트에 상기 비교 회로(26)의 출력 φ6이 공급되는 P 채널형 MOS 트랜지스터(PM16)로 구성되어 있다. 그리고, 이 전압 전환 회로(28) 내의 2개의 MOS 트랜지스터(PM15, PM16)의 백게이트 및 드레인은 공통으로 접속되고, 이 공통 노드에서 상기 φ8을 출력하도록 구성되어 있다.

이와 같은 구성의 외부·내부 전압 비교 선택 회로(18)에 있어서, Vcc가 Vint 보다도 높은 경우에 φ6은 Vcc에 가까운 전위로 되어, 전압 전환 회로(28) 내의 P 채널형 MOS 트랜지스터(PM16)는 오프된다. 또, φ7이 대략 접지 전위가 되도록 전압 전환 회로(28) 내의 P 채널형 MOS 트랜지스터(PM15)는 온 상태로 되고, φ8은 Vcc로 된다. 이와 반대로, Vcc가 Vint보다도 낮을 경우에 φ6은 접지 전위에 가까운 전위로 되어, p 채널형 MOS 트랜지스터(PM16)가 온 상태가 되고, p 채널형 MOS 트랜지스터(PM15)가 오프 상태로 되어, φ8은 Vint로 된다. 따라서, 이 회로는 Vint와 Vcc를 비교하여 전압이 높은 쪽을 φ8에 출력하는 기능을 한다. 이 φ8을 이용하여 상기 강압 회로(14) 내의 P 채널형 MOS 트랜지스터(PM3)에 있어서의 상기 문제를 해결하는 데는 MOS 트랜지스터(PM3)의 백게이트에 φ8을 공급하는 동시에, 이 MOS 트랜지스터(PM3)의 게이트 신호인 φ3을 Vcc-접지 전위간의 전압이 아닌 φ8-접지 전위간의 전압으로 하면 된다. 또, φ3을 φ8-접지 전위간의 전압으로 하기 위해서는 제3도에 도시한 바와 같이, φ3을 출력하는 상기 강압·승압 선택 회로(13) 내의 비교 회로에 전원 전압으로서 φ8을 공급하면 된다.

그리고, 상기 제3도에 도시한 강압 회로(14)에 있어서, MOS 트랜지스터(PM3)와 (PM4)의 위치를 바꾸는 일, 즉 MOS 트랜지스터(PM4)의 게이트에 φ3을 공급하고, MOS 트랜지스터(PM3)의 게이트에 φ4를 공급할 수도 있지만, 이 경우에는 MOS 트랜지스터(PM3, PM4)의 양쪽에 대해 상기와 같은 백게이트 및 게이트 전위 대책을 실시하는 것이 필요하다.

제6도는 상기 실시예의 회로에 있어서의 기준 전압 발생 회로(12)의 제3도에서는 도시되지 않은 다른 여러가지 회로 구성을 나타내고 있다. 제6(a)도에 도시한 기준 전압 발생 회로는 직렬 접속된 n개의 다이오드 (D11-1)∼(D11-n)과, 이들 다이오드에 전류를 공급하는 저항기(R11)로 구성되어 있고, φ2의 전압은 다이오드의 순방향 전압 VF의 n배의 전압과 다이오드의 등가온 저항에 의해 규정된다. 제6(b)도에 도시한 기준 전압 발생 회로는 제6(a)도의 다이오드를 P 채널형 MOS 트랜지스터(PM21-1)∼(PM21n)으로 치환한 예이며, 이 경우 φ2의 전압은 P 채널형 MOS 트랜지스터의 문턱 전압의 절대치｜Vth｜의 n배의 전압과 MOS 트랜지스터의 등가온 저항에 의해 규정된다. 제6(c)도에 도시한 기준 전압 발생 회로는 제6(b)도의 저항기(R11)를 P 채널형 MOS 트랜지스터(PM22)로 치환한 예이다. 제6(d)도에 도시한 기준 전압 발생 회로는 제6(c)도의 P 채널형 MOS 트랜지스터를 N 채널형 MOS 트랜지스터 (NM21-1)∼(NM21-n), (NM22)로 치환한 예이다.

그런데, 상기와 같이 강압 회로(14) 내의 P 채널의 MOS 트랜지스터(PM3)의 게이트 전압 범위는 승압·강압' 동작에 따라 변경할 필요가 있는 것을 설명했다.

그리고, 제3도에 도시한 강압·승압 선택 회로(13)에서는 비교 회로의 전원 전압으로서 상기 제5도에 도시한 외부·내부 전압 비교 선택 회로(18)의 출력 φ8을 공급함으로써 이것을 달성하고 있다. 그러나, 비교 회로의 전원 전압으로서는 Vcc를 사용하며, 이 비교 회로의 Vcc-접지 전위간의 전압에서 φ8-접지 전위간의 전압을 얻도록 구성해도 된다. 제7도는 이 방식을 채용한 강압·승압 선택 회로(13)의 다른 구체적 구성을 나타낸 것이며, 상기 P 채널형 MOS 트랜지스터(PMI, PM2) 및 N 채널형 MOS 트랜지스터(NM1, NM2, NM3)로 이루어지고, 전원 전압으로서 Vcc가 공급되는 비교 회로(31)와, 이 비교 회로(31)의 출력을 반전하는 인버터(32)와, p 채널형 MOS 트랜지스터(PM23, PM24) 및 N 채널형 MOS 트랜지스터(NM23, NM24)로 이루어지고 전원 전압으로서 φ8이 공급되며, 상기 비교 회로(31) 및 인버터(32)의 출력이 공급되는 비교 회로(33)로 구성되어 있다.

그런데, 통상적인 동작에 있어서의 전원 전압 범위의 전역에서 승압 회로나 강압 회로의 어느 한쪽을 동작시키는 종래 기술에서는 내부 전압의 설정에 대한 자유도가 작고, 집적 회로 내부의 특성의 요구에 맞춘 내부 전압으로 하기가 곤란했었다. 그러나, 상기 실시예 회로에서는 승압 회로 및 강압 회로의 양쪽을 설치하고, 외부 전원 전압의 값에 따라 어느 한쪽의 회로를 동작시켜 내부 전압을 얻도록 하고 있으므로, 내부 전압의 설정의 자유도가 중대하여, 집적 회로 내부의 특성에 가장 적합한 내부 전압으로 설정할 수 있다.

또, 상기 실시예에서는 내부 회로(17)가 DRAM 회로일 경우에 대해 설명했다. 상기 실시예의 내부 전압 발생 회로는 각종 집적 회로의 내부 전원에 이용 가능하지만, DRAM의 경우에는 워드선의 구동 전원으로서 사용했을 때 그 유효성이 크다. 왜냐하면, 워드선의 전위는 메모리 셀로의 기록 전위를 결정하는 것이며, 외부 전원 전압이 낮을 경우에 있어서도 메모리 셀에 충분한 정보량을 기록하기 위해서는 최소한 외부 전원 전압이 낮은 전압 범위에서는 워드선에 충분한 전위가 주어지지 않으면 안된다. 특히 N 채널형의 셀 전송 트랜지스터를 갖는 경우에는 Vcc가 낮은 전압 영역에서는 Vcc 이상으로 승압한 전위를 워드선에 공급하는 것이 바람직하기 때문이다.

그런데, 상기 실시예 회로에서는 강압 회로와 승압회로의 양쪽을 구비한 경우에 대해 설명했지만 이것은 강압 회로를 포함하지 않은 실시예로 생각할 수 있다.

제8도는 상기와 같이 승압 회로만을 구비하는 본 발명의 제2 실시예에 관한 블록도이다. 이 실시예 회로와 상기 제1도에 도시한 제1 실시예 회로를 비교하면, 강압 회로(14)와 외부·내부 전압 비교 선택 회로(18)가 불필요해져서, 상기 강압·승압 선택 회로(13) 대신에 이것과 같이 구성된 승압 선택 회로(19)가 사용된다. 구체적으로는 이 경우에는 상기 강압 회로 내의 P 채널형 MOS 트랜지스터(PM4)가 제거되고, φ4를 승압 회로(15)에만 공급하며, 또 상기 강압 회로 내에서 P 채널형 MOS 트랜지스터(PM4)에 접속되어 있던 P 채널형 MOS 트랜지스터(PM3)의 노드를 Vcc에 접속한다. 이 제2 실시예 회로에 있어서, Vcc가 소정의 전환 전압 Vsw이상일 때, 승압 회로(15)는 동작을 하지 않기 때문에 Vint는 Vcc가 된다. 한편 Vcc가 전환 전압 Vsw 이하일 때는 승압 회로(15)가 동작하고, Vint는 Vcc 이상의 전압이 된다. 또, 제9도의 특성도에 도시하는 것과 같이 내부 전압 Vint는 언제나 Vcc 이상이 되므로 상기의 외부·내부 전압 비교 선택 회로(18)는 불필요하다.

제10도는 본 발명에 관한 반도체 집적 회로의 제3 실시예에 관한 블럭도이다. 이 실시예 회로는 외부로부터 공급되는 전원 전압 Vcc를 강압하고, 이 강압 출력을 승압하여 소망의 내부 전압을 얻는 내부 전압 발생 회로를 구비한 반도체 집적 회로에 본 발명을 실시한 것이다.

제10도에 있어서 41은 기준 전압 발생 회로, 42는 외부 전원 전압 Vcc를 정상적으로 강압하여 출력 φ10을 얻는 강압 회로, 43은 상기 강압 회로(42)의 출력 φ10 및 상기 기준 전압 발생 회로(41)의 출력 φ11이 공급되고, φ10을 어떤 일정 레벨로 제한하기 위하여 φ12를 강압 회로(12)에 공급하는 강압 전압 제한 회로, 44는 상기 강압 출력 φ10을 정상적으로 승압하는 승압 회로, 45는 상기 승압 회로(44)의 출력 및 상기 기준 전압 발생 회로(41)의 출력 φ11이 공급되고, 승압 출력을 어떤 일정 레벨로 제한하기 위하여 φ9를 승압 회로(134)에 공급하는 내부 전압 제한 회로이고, 46은 상기 승압 회로(44)의 출력이 내부 전압 Vint로서 공급되는 내부 회로이다.

상기 기준 전압 발생 회로(41)는 외부 전원 전압 Vcc 변동에 대한 전압 의존성이 작고, 또 온도 의존성이 작은 전압을 발생하는 회로이고, 예를 들어 바이폴라 트랜지스터를 사용한 밴드갭·기준 회로나 채널 이온 주입을 하지 않은 MOS 트랜지스터를 사용하여 일정치의 전압을 발생하고, 이것을 φ11로 하여 출력한다. 상기 강압 회로(42)는 강압 전압 제한 회로(43)와 조합함으로써 퍼드백형 강압 회로로서 동작하고, Vcc를 강하시켜서 전원 전압 의존성이 작은 출력 φ10을 얻는다. 상기 승압 회로(44)는 클록 발생 회로를 포함하며, 이 클록 발생 회로에서 발생된 클록을 증폭하는 버퍼 회로 및 차아지 펌프 회로로 구성되고, 내부 전압 제한 회로(45)의 제어를 받으면서 φ10의 전압을 보다 높은 전압으로 상숭시키는 것이다. 내부 전압 제한 회로(45)는 내부 전압 Vint를 그것보다도 낮은 전압으로 변환하는 전압 변환 회로와, 이 전압 변환 회로에서 레벨 변환된 전압과 φ11을 비교하는 비교 회로로 구성되고, Vint가 소정의 전압이 되도록 클록 발생 회로의 동작을 제어한다.

승압 회로(44) 내의 클록 발생 회로는 내부 전압 제한 회로(45)의 출력 φ9에 의하여 발진 동작의 제어가 실시된다. 또, 버퍼 회로는 차아지 펌프 회로를 구동하기 위하여 충분히 큰 전류를 공급하는 동시에 필요에 따라서 타이밍 조정을 실행하는 것이다. 또, 차아지 펌프 회로는 버퍼 회로로부터의 클록을 수신하여 φ10의 전압을 상승시켜서 보다 높은 전위의 Vint를 출력한다.

제11도는 상기 실시예 회로에 있어서의 기준 전압 발생 회로(51), 강압 회로(42), 강압 전압 제한 회로(43) 및 내부 전압 제한 회로(45) 각각의 상세한 회로 구성을 도시하고 있다.

기준 전압 발생 회로(41)는 상기 제3도와 동일하게 정전류원(IC), 바이폴라 트랜지스터(Q1∼Q3) 및 저항기(R3∼R5)로 구성되고 있고, 제3도의 설명이 그대로 적용된다. 즉, 이 회로에서는 온도 의존성이 없는 안정된 전압 φ11이 발생된다.

강압 회로(42)는 Vcc와 φ10을 얻는 노드 사이에 소오스·드레인 간이 삽입된 P 채널형의 MOS 트랜지스터(PM3l)로 구성된다.

강압 전압 제한 회로(43)는 상기 제3도의 내부 전압 회로(16)와 동일하게 전압을 분압하는 전압 변환 회로(21)와 비교 회로(22)로 구성된다. 그러나, 이 경우 전압 변환 회로(21)는 내부 전압 Vint를 분압하는 것이 아니라 φ10을 분압한다.

또, 비교 회로(22)는 기준 전압 발생 회로(41)의 출력 φ11과 상기 전압 변환 회로(21)의 출력이 입력되는 CMOS형으로 구성되며 그 출력 φ12는 상기 강압 회로(42)내의 P 채널형 MOS 트랜지스터(PM3l)의 게이트에 공급된다.

내부 전압 제한 회로(45)는 내부 전압 Vint를 분압하는 전압 변환 회로(51)와 비교 회로(52)로 구성되어 있다. 한쪽의 전압 변환 회로(51)는 Vint를 얻는 노드와 접지 전위 사이에 삽입된 2개의 저항기(R2l, R22)로 구성되고, 그 중간 노드에 φ14가 얻어진다. 다른쪽의 비교 회로(52)는 P 채널형 MOS 트랜지스터(PM4l, PM42) 및 N 채널형 MOS 트랜지스터(NM41, NM42, NM43)로 구성되고, 상기 전압 변환 회로(41)의 출력 φ14와 상기 기준 전압 발생 회로(41)의 출력 φ11이 입력되는 CMOS 구성의 것으로 출력 φ9를 얻는다.

제12도는 상기 실시예 회로에 있어서의 승압 회로(44)의 상세한 구성을 도시한다. 이 승압 회로는 상기 제4도에 도시하는 차아지 펌프형 승압 회로와 같이 클록 발생 회로(23), 버퍼 회로(24) 및 차아지 펌프 회로(25)로 구성된다. 그리고 클록발생 회로(23)는 발진 동작을 제어하는 신호가 φ9의 하나가 되는 점을 제외하고 그 설명이 그대로 적용된다. 즉, 이 클록 발생 회로(23)의 경우 5개의 인버터(INV1∼INV5) 이외에 P 채널형 MOS 트랜지스터(PM11)와 N 채널형 MOS 트랜지스터(NM11)가 설치되고, 양 MOS 트랜지스터(PM11, NM11)의 게이트에는 φ9가 입력된다. 또, 버퍼 회로(24) 및 차아지 펌프 회로(25)에 대해서도 제4도에 도시하는 차아지 펌프형 승압 회로의 설명이 그대로 적용된다. 그러나, 제4도의 차아지 펌프 회로(25)에서는 Vcc로부터 Vint로의 정(+)의 전하의 전송을 실행하고 있던 것에 대하여 이 제12도의 경우에는 감압 회로의 출력인 φ10에서 Vint로 정(+)의 전하의 전송을 실행한다. 또, 동작 원리에 대해서는 제4도의 경우와 동일하다.

본 실시예에서는 외부 전원 전압 Vcc의 값이 상기 제2도의 전환 전압 Vsw 이하의 경우에는 내부 전압 Vint가 Vcc 이상이 되도록 강압 회로(42) 및 승압 회로(44)가 동작하고, 또 Vcc의 값이 Vsw 이상의 경우에는 내부 전압 Vint가 Vcc 이하가 되도록 강압 회로(42) 및 승압 회로(44)가 동작함으로써 내부 전압의 설정의 자유도가 증대하고, 집적 회로 내부의 특성에 가장 적합한 내부 전압으로 설정할 수 있다.

그런데, 상기의 각 실시예 회로에서는 외부 전원 전압의 하이 레벨인 Vcc를 승압, 강압함으로써 내부 전압을 발생시키도록 하고 있으나, 반대로 외부 전원 전압의 로우 레벨인 접지 전위를 승압, 강압하여도 완전 동일한 효과를 얻을 수 있다.

즉, 상기 각 실시예에 있어서 Vcc를 접지 전위로, 접지 전위를 Vcc로 각각 치환하고, 또 P 채널형 MOS 트랜지스터를 N 채널형 MOS 트랜지스터로, N 채널형 MOS 트랜지스터를 P 채널형 MOS 트랜지스터로 각각 치환하여 Vcc로부터의 승압 회로를 접지 전위로부터의 강압 회로로 치환하고, Vcc로부터의 강압 회로를 접지 전위로부터의 승압 회로로 치환하여 구성할 수가 있다. 이 경우의 내부 전압 Vint의 특성은 제13도의(a) 또는 (b)의 도시와 같이 Vint=Vss(접지 전위)가 되는 P 점을 경계로 하여 Vcc가 P 점보다도 낮은 전압의 영역에서는 Vint는 Vss 보다 낮은 전압으로 강압되고, Vcc가 P 점보다도 높은 전압의 영역에서는 Vint는 Vss와 동일하거나 또는 Vss 보다도 높은 전압으로 승압된다.

여기에서, 제13도의 (b)에 도시된 바와 같은 출력 특성을 얻는 본 발명의 제4실시예를 제14도 내지 제16도에 도시한다. 제14도는 상기 제1 실시예 회로의 전압 변환 회로(11), 기준 전압 발생 회로(12), 강압·승압 선택 회로(13), 강압 회로(14)의 내부 전압 제한 회로(16) 각각에 대응하는 회로의 상세한 구성을 도시하고 있고, 상기 제3도와 대응되는 곳에는 그 부호의 말미에「'」(데시)를 붙인다. 동일하게 제15도는 승압 회로(15)에 대응하는 회로의 구성, 제16도는 외부·내부 전압 비교 선택 회로(18)에 대응하는 회로의 상세한 구성을 도시하고 있고, 각각 상기 제4도, 제5도와 대응하는 곳에는 그 부호의 말미에「'」(데시)를 붙인다. 이 실시예 회로는 상기 제3도 내지 제5도의 회로를 상기와 같은 관계에 따라서 쓴 것이므로 그 동작 설명은 생략한다. 또, 상기 제2 내지 제3의 각 실시예에 대해서도 동일하게 하이 레벨과 로우 레벨을 바꿈으로써 외부 전원 전압의 접지 전위를 승압, 강압하도록 변경할 수가 있다.

상기 제4 실시예 회로에 있어서 내부 전압 Vint가 공급되는 내부 회로에 셀전송 트랜지스터로서 P 채널형의 것이 사용되는 DRAM 회로를 사용하는 경우에 그 효과가 크다. 즉, 외부 전원 전압이 낮아도 메모리셀에 충분한 정보량을 기록하기 위해서는 Vcc가 낮은 전압 영역에서는 Vss 이하로 강압한 전위를 워드선에 공급하는 것이 바람직하기 때문이다.

이상의 설명과 같이 본 발명에 따르면 동작 전원 전압의 범위의 제약, 신뢰성의 저하를 초래하지 않는 반도체 집적 회로를 제공할 수 있다.

Claims

외부 전원 전압의 변동에 대한 의존성이 작은 내부 전압을 발생하는 기능을 갖는 반도체 집적 회로에 있어서, 외부 전원 전압과 기준 전압을 비교하여, 상기 외부 전원 전압이 상기 기준 전압과 동일하거나 더 클 경우에 제1 레벨의 신호를 출력하고, 상기 외부 전원 전압이 상기 기준 전압 보다 작을 경우 제2 레벨의 신호를 출력하는 비교수단과, 상기 제1 레벨의 신호 출력에 응답하여 상기 외부 전원 전압을 강압하는 강압 수단과, 상기 제2 레벨의 신호 출력에 응답하여 상기 외부 전원 전압을 승압하는 승압 수단과, 상기 외부 전원 전압이 상기 기준 전압과 동일하거나 더 클 경우에 상기 강압 수단으로부터의 전압 출력이 내부 전압으로서 공급되고, 상기 외부 전원 전압이 상기 기준 전압 보다 작을 경우에 상기 승압 수단으로부터의 전압 출력이 내부 전압으로서 공급되는 내부 회로를 포함하는 젓을 특징으로 하는 반도체 집적 회로.
외부 전원 전압의 변동에 대한 의존성이 작은 내부 전압을 발생하는 기능을 갖는 반도체 집적 회로에 있어서, 외부 전원 전압과 기준 전압을 비교하여, 상기 외부 전원 전압이 상기 기준 전압 보다 작을 경우에 제1 레벨의 신호를 출력하고, 상기 외부 전원 전압이 상기 기준 전압과 동일하거나 더 클 경우 제2 레벨의 신호를 출력하는 비교 수단과, 상기 제1 레벨의 신호 출력에 응답하여 상기 외부 전원 전압을 강압하는 강압 수단과, 상기 제2 레벨의 신호 출력에 응답하여 상기 외부 전원 전압을 승압하는 승압 수단과, 상기 외부 전원 전압이 상기 기준 전압과 동일하거나 더 클 경우에 상기 강압 수단으로부터의 전압 출력이 내부 전압으로서 공급되고, 상기 외부 전원 전압이 상기 기준 전압 보다 작을 경우에 상기 승압 수단으로부터의 전압 출력이 내부 전압으로 공급되는 내부 회로를 포함하는 것을 특징으로 하는 반도체 집적 회로.
외부 전원 전압의 변동에 대한 의존성이 작은 내부 전압을 발생하는 기능을 갖는 반도체 집적 회로에 있어서, 기준 전압을 발생하여 이 기준 전압을 제1 출력으로 출력하는 기준 전압 발생 수단과, 상기 외부 전원 전압을 이 외부 전원 전압 보다 낮은 전압으로 변환하여, 이 변환된 전압을 상기 외부 전원 전압 레벨에 따라 변환되는 레벨을 갖는 제2출력으로서 출력하는 전압 변환 수단과, 상기 제1 및 제2 출력을 수신하고, 상기 제1 출력의 레벨과 상기 제2 출력의 레벨을 비교하여, 상기 제1 출력 레벨이 상기 제2 출력의 레벨을 초과하는지의 여부에 따라 선택되는 레벨을 갖는 제3 출력을 발생하는 강압·승압 선택 수단과, 상기 제3 출력을 수신하고, 상기 외부 전원 전압을 일정하게 강압하여, 상기 제3 출력이 제1 레벨을 가질 경우에, 상기 내부 전압을 출력하는 강압 수단과, 상기 제3 출력을 수신하고, 상기 외부 전원 전압을 일정하게 승압하여, 상기 제3 출력이 제2 레벨을 가질 경우에, 상기 내부 전압을 출력하는 승압 수단과, 상기 제1 출력 및 내부 전압을 수신하고, 상기 승압 수단의 승압량과 상기 강압 수단의 강압량을 제어하기 위한 제4 출력을 발생하는 내부 전압 제한 수단과, 상기 내부 전압을 수신하기 위한 내부 회로를 포함하는 것을 특징으로 하는 반도체 집적 회로.
외부 전원 전압을 수신하여 이 외부 전원 전압을 그 이하의 전압으로 정상적으로 강하시키는 강압 수단과; 상기 강압 수단의 출력 전압이 공급되고, 이 전압을 정상적으로 상승시키는 승압 수단과: 상기 승압 수단의 출력 전압이 공급되는 내부 회로를 구비하고, 상기 승압 수단의 출력 전압은, 상기 외부 전원 전압이 미리 설정된 제1 전압 이하인 경우에 그 외부 전원 전압 이상의 전압으로 되고, 상기 외부 전원 전압이 상기 제1 전압 이상인 경우에는 그 외부 전원 전압 이하의 전압으로 되도록 구성되는 것을 특징으로 하는 반도체 집적 회로.
제1항에 있어서, 상기 승압 수단은, 상기 외부 전원 전압을 수신하여 이 외부 전원 전압으로부터 제2 전압을 발생시키는 제1 전압 발생 회로와: 상기 외부 전원 전압을 수신하여 이 외부 전원 전압의 변화에 대응하여 전압이 변화하는 제3 전압을 발생시키는 제2 전압 발생 회로와; 상기 제2 전압과 제3 전압을 비교하는 제1 전압 비교 회로와; 상기 제1 전압 비교 회로의 출력 신호에 의하여 동작이 제어되고, 상기 외부 전원 전압이 상기 제1 전압 발생 회로, 제2 전압 발생 회로 및 제1 전압 비교 회로에 의하여 결정되는 전환 전압 이하인 경우에 그 외부 전원 전압 이상의 전압을 발생시키는 승압 회로를 구비하는 것을 특징으로 하는 반도체 집적회로.
제1항에 있어서, 상기 강압 수단은, 상기 외부 전원 전압을 수신하여 이 외부 전원 전압으로부터 일정치의 제1전압을 발생시키는 제1 전압 발생 회로와; 상기 외부 전원 전압을 수신하여 이 외부 전원 전압의 변화에 대응하여 전압이 변화하는 제2 전압을 발생시키는 제2 전압 발생 회로와; 상기 제1 전압과 제2 전압을 비교하는 제1 전압 비교 회로와; 상기 제1 전압 비교 회로의 출력 신호에 의하여 동작이 제어되고, 상기 외부 전원 전압이 상기 제1 전압 발생 회로, 제2 전압 발생 회로 및 제1 전압 비교 회로에 의하여 결정되는 전환 전압 이상인 경우에는 그 외부 전원 전압 이하의 전압을 발생시키는 강압 회로를 구비하는 것을 특징으로 하는 반도체 집적회로.
외부 전원 전압을 수신하여 이 외부 전원 전압을 그 이상의 전압으로 정상적으로 상숭시키는 승압 수단과; 상기 승압 수단의 출력 전압이 공급되고, 이 전압을 정상적으로 강하시키는 강압 수단과; 상기 강압 수단의 출력 전압이 공급되는 내부 회로를 구비하고, 상기 강압 수단의 출력 전압은, 상기 외부 전원 전압이 미리 설정된 제1 전압 이하인 경우에 그 외부 전원 전압 이상의 전압으로 되고, 상기 외부 전원 전압이 상기 제1 전압 이상인 경우에는 그 외부 전원 전압 이하의 전압으로 되도록 구성되는 것을 특징으로 하는 반도체 집적 회로.
제1항에 있어서, 상기 승압 수단은 차아지 펌프형의 승압 회로를 구비하는 것을 특징으로 하는 반도체 집적 회로.
제1항에 있어서, 상기 강압 수란은 차아지 펌프형의 강압 회로를 구비하는 것을 특징으로 하는 반도체 집적 회로.