KR0160793B1

KR0160793B1 - 동기식 전송장치의 포인터값 검출회로

Info

Publication number: KR0160793B1
Application number: KR1019930023567A
Authority: KR
Inventors: 이재환
Original assignee: 정장호; 엘지정보통신주식회사
Priority date: 1993-11-08
Filing date: 1993-11-08
Publication date: 1999-02-18
Also published as: KR950016081A

Abstract

본 발명은 동기식 전송장치의 포인터값 검출회로에 관한 것으로, 이는 기존 포인터값 검출을 위해 사용하던 포인터값 저장용 버퍼를 램으로 대처하여 게이트수를 현저하게 격감시킴으로써 ASIC의 설계시 효율을 높여 경제성 및 신뢰성을 향상시키고자 함을 목적으로 한 동기식 전송장치의 포인터값 검출회로에 관한 것이다. 이러한 본 발명의 목적은 수신되는 포인터값의 최대치를 점검하는 포인터값 점검수단과, VT그룹어드레스와 VT채널어드레스에 따라 어드레스를 발생하는 어드레스 발생수단과, 상기 어드레스 발생수단에서 발생된 어드레스 및 기록인에이블 신호에 따라 수신되는 포인터값을 저장하는 포인터값 저장램과, 상기 포인터값 점검수단의 출력에 따라 수신되는 포인터값과, 상기 포인터값 저장램에 저장된 포인터값을 비교하고 그 결과값에 따라 포인터값 동일횟수를 포인터값 동일횟수 저장램에 저장시킴과 아울러 유효포인터 값 검출신호를 출력하는 포인터값 비교수단을 구비함으로써 달성되어 진다.

Description

동기식 전송장치의 포인터값 검출회로

제1도는 종래 동기식 전송장치의 포인터값 검출회로도.

제2도는 본 발명 동기식 전송장치의 포인터값 검출회로도.

제3도는 제2도의 각 부 입출력 타이밍도.

* 도면의 주요부분에 대한 부호의 설명

100 : 포인터값 점검부 101 : 어드레스 발생부

102 : 포인터값 저장램 103 : 포인터값 비교부

104 : 포인터값 동일횟수 저장램

본 발명은 동기식 전송장치의 포인터값 검출회로에 관한 것으로, 특히 기존 포인터값 검출을 위해 사용하던 각각 다수의 버퍼, 포인터값 점검부, 포인터값 비교부 및 유효 포인터값 비교부의 회로를 각각 하나의 포인터값 저장용 램, 포인터값 동일횟수 저장용 램, 포인터값 비교부, 포인터값 점검회로로 대체하여 게이트수를 현저하게 격감시킴으로서 ASIC의 설계시 효율을 높여 경제성 및 신뢰성을 향상시키고자 한 동기식 전송장치의 포인터값 검출회로에 관한 것이다.

일반적으로 동기식 전송장치의 STS-1 프레임내에는 최대 7개의 VT그룹이 매핑(MAPPING)될 수 있으며, 하나의 VT그룹내에서는 VT의 종류에 따라 최대 4개의 VT 1.5, 3개의 VT2, 2개의 VT3, 1개의 VT6이 존재할 수 있다.

따라서 이때에 STS-1 프레임내에 존재하는 포인터는 최대 VT1.T인 경우 28개가 존재하며, 최소 VT6인 경우 7개가 필요하다.

상기와 같이 STS-1 프레임 내에 존재하는 포인터값을 검출하기 위해 종래의 포인터값 검출회로는 첨부된 도면 제1도에 도시된 바와 같이, 수신된 VT포인터값이 최대치를 넘는가를 점검하는 포인터값 점검부(10)와, 수신되는 포인터값을 순차로 저장하는 제1, 제2버퍼(20)(30)와, 상기 수신되는 포인터값과 상기 제1, 제2버퍼(20)(30)에 저장된 포인터값을 각각 비교하고 그 결과값을 출력하는 제1, 제2 포인터값 비교부(40)(50)와, 상기 포인터값 점검부(10) 및 제1, 제2 포인터값 비교부(40)(50)에서 각각 출력된 신호에 따라 유효 포인터값을 판단하는 유효포인터값 비교부(60)로 구성되어 있었다.

이와 같이 구성된 종래 동기식 전송장치의 포인터값 검출회로의 동작을 상세히 설명하면 다음과 같다.

동기식 전송장치의 VT 포인터값은 VT1.5인 경우 0부터 103, VT2인 경우 0부터 139, VT3인 경우 0부터 221, VT6인 경우 0부터 427 사이에 존재한다.

따라서 포인터값 점검부(10)는 수신되는 N번째 포인터값을 점검하여 VT의 종류에 따라 상기와 같은 최대치를 넘는가를 점검하게 되고, 그 결과값을 유효포인터값 비교부(60)에 입력시키게 된다.

아울러 동기시 전송장치의 수신된 포인터값은 스터핑이 없는 경우 동일한 포인터값을 3회 이상 수신하여야 유효한 포인터값으로 인정되기 때문에 수신되는 포인터값은 순차로 제1버퍼(20), 제2버퍼(30)에 저장된다.

이후 수신된 N번째 포인터값과 상기 제1버퍼(20)에 저장된 N-1번째 포인터값은 제1 포인터값 비교부(40)에서 비교되어지고, 그 비교결과값은 유효포인터값 비교부(60)에 입력되어진다.

아울러 수신되는 N번째 포인터값과 상기 제2버퍼(30)에 저장된 N-2번째 포인터값은 제2 포인터값 비교부(50)에서 비교되어지고, 그 비교결과값은 유효포인터값 비교부(60)에 입력되어진다.

상기 유효포인터값 비교부(60)는 상기 포인터값 점검부(10)의 출력값이 최대치를 벗어나지 않는 값일 때 제1 포인터값 비교부(40) 및 제2 포인터값 비교부(50)의 출력값이 일치할 경우, 즉 수신된 N번째 포인터값과 저장된 N-1,N-2번째 포인터값이 일치할 경우 유효포인터값 검출신호를 출력시키게 된다.

그러나 이러한 종래 동기식 전송장치의 포인터값 검출회로는 STS-1 프레임내의 매핑되어 있는 VT구조에 따라 모든 경우를 처리하기 위해서는 28개의 동일한 회로가 존재하여야 하기에 ASIC 설계시 복잡음성을 띄며, 아울러 회로의 복잡화로 경제성 및 신뢰성이 저하되는 문제점이 있었다.

따라서 본 발명의 목적은 기존 포인터값 검출을 위해 사용하던 각각 다수의 버퍼, 포인터값 점검부, 포인터값 비교부 및 유효 포인터값 비교부의 회로를 각각 하나의 포인터값 저장용 램, 포인터값 동일 횟수 저장용 램, 포인터값 비교부, 포인터값 점검회로로 대체하여 게이트 수를 현저하게 격감시킴으로서 ASIC이 설계시 효율을 높여 경제성 및 신뢰성을 향상시키고자 한 동기식 전송장치의 포인터값 검출회로를 제공함에 있다.

이러한 본 발명의 목적을 달성하기 위한 수단은 수신된 포인터값을 저장하는 포인터값 저장램과, 상기 포인터값 저장램에 저장된 포인터값과 수신되는 포인터값을 비교하는 포인터값 비교수단과, 상기 포인터값 비교수단에서 비교결과 포인터값이 동일할 때의 횟수를 저장하는 포인터값 동일횟수 저장램으로 이루어짐으로써 달성되는 것으로, 이하 본 발명을 첨부한 도면에 의거 상세히 설명하면 다음과 같다.

제2도는 본 발명에 적용되는 동기식 전송장치의 포인터값 검출회로도로서, 이에 도시한 바와 같이, 수신되는 포인터값의 최대치를 점검하는 포인터값 점검부(100)와, VT그룹어드레스와 VT채널 어드레스를 가산하여 5비트 단위의 어드레스를 발생하는 어드레스 발생부(101)와, 상기 어드레스 발생부(101)에서 발생된 어드레스(ADDR) 및 인에이블(EN)신호에 따라 수신되는 포인터값을 저장하는 포인터값 저장램(102)과, 상기 포인터값 저장램(102)에 저장된 포인터값과 수신되는 포인터값을 비교하고 그 결과 값을 출력하는 포인터값 비교부(103)와, 상기 포인터값 비교부(103)에서 출력된 포인터값 동일횟수를 저장하는 포인터값 동일횟수 저장램(104)으로 구성하였다.

이와 같이 구성한 본 발명 동기식 전송장치의 포인터값 검출회로이 작용, 효과를 첨부한 도면 제3도를 참조하여 상세히 설명하면 다음과 같다. 먼저 수신되는 N 포인터값은 포인터값 점검부(100)에서 종래와 같이 최대치가 점검되며, 그 결과값은 포인터값 비교부(103)에 입력되어 진다.

아울러 3비트 단위의 VT그룹어드레스(VT Group ADDR)와 2비트 단위의 VT채널 어드레스(VT CH ADDR)는 어드레스발생부(101)에서 가산되어 제3도의 (a)와 같이 5비트 단위의 어드레스(ADDR)로 발생되어져 포인터값 저장램(102) 및 포인터값 동일횟수 저장램(104)에 각각 입력되어지며, 이때 제3도의 (b)와 같은 인에이블신호(EN)도 포인터값 저장램(102) 및 포인터값 동일횟수 저장램(104)에 각각 입력되어진다.

상기 포인터값 저장램(102)은 2⁵×10bit의 용량이며, 상기 제3도의 (b)와 같은 인에이블 신호(EN)가 하이가 되는 구간에서 수신되는 포인터값을 순차로 저장시키게 된다.

한편, 상기 포인터값 점검부(100)에서 포인터값 점검결과가 최대치 이내일 경우 포인터값 비교부(103)는 수신되는 N번째 포인터값과 상기 포인터값 저장램(102)에 저장된 N-1번째 포인터값을 비교하게 된다.

상기 포인터값 비교결과 수신된 N번째 포인터값과 저장된 N-1번째 포인터값이 동일할 경우 포인터값 비교부(103)는 포인터값 동일횟수를 증가시켜 포인터값 동일횟수 저장램(104)에 저장시키게 되고, 아울러 포인터값 동일횟수가 10이면 현재의 유효 포인터값 검출신호를 유지하게 되며, 이와는 달리 수신된 N번째 포인터값과 저장된 N-1번째 포인터값이 다를 경우 포인터값 동일횟수값을 00으로 세팅하여 포인터값 동일횟수 저장램(104)에 기록함과 아울러 유효 포인터값 검출신호를 현재의 역으로 천이시키게 된다.

아울러 입력되는 N번째 포인터값을 포인터값 저장램(102)에 기록시키게 된다.

일예로써, 포인터 DS1으로 구성된 VT그룹 1의 채널1의 포인터값이 00A →00F→00B →00B →00B →…의 순으로 입력되었다고 가정할 때 포인터값 저장램(102) 및 포인터값 동일횟수 저장램(104)에 기록되는 데이터는 제3도의 (c)와 (d)와 같게 되는 것이다.

여기서 유효포인터 검출신호는 포인터값 동일횟수 저장램(104)의 상위비트의 데이터가 된다.

이상에서 상세히 설명한 바와 같이 본 발명은 기존 포인터값 검출을 위해 사용하던 다수개의 포인터값 저장용 버퍼 대신 램을 사용함으로써 게이트수를 현저하게 격감시킬 수 있어 ASIC의 설계시 효율을 높일 수 있어 경제성 및 신뢰성을 향상시킬 수 있는 효과가 있다.

Claims

수신되는 포인터값의 최대치를 점검하는 포인터값 점검수단과, VT그룹어드레스와 VT채널어드레스에 따라 어드레스를 발생하는 어드레스 발생수단과, 상기 어드레스 발생수단에서 발생된 어드레스 및 기록인에이블 신호에 따라 수신되는 포인터값을 저장하는 포인터값 저장램과, 상기 포인터값 점검수단의 출력에 따라 수신되는 포인터값과 상기 포인터값 저장램에 저장된 포인터값을 비교하고 그 결과값에 따라 포인터값 동일횟수를 포인터값 동일횟수 저장램에 저장시킴과 아울러 유효 포인터값 검출신호를 출력하는 포인터값 비교수단으로 구성됨을 특징으로 한 동기식 전송장치의 포인터값 검출회로.
제1항에 있어서, 어드레스 발생수단은 VT그룹어드레스와 VT채널어드레스를 가산하여 5비트 단위의 어드레스를 발생함을 특징으로 한 동기식 전송장치의 포인터값 검출회로.
제1항에 있어서, 포인터값 저장램의 용량은 2⁵× 10비트 임을 특징으로 한 동기식 전송장치의 포인터값 검출회로.
제1항에 있어서, 포인터값 동일횟수 저장램의 용량은 2⁵× 2비트임을 특징으로 한 동기식 전송장치의 포인터값 검출회로.
제1항에 있어서, 포인터값 비교수단은 수신된 포인터값과 저장된 포인터값이 동일할 경우 포인터값 동일횟수를 증가시키고, 다를 경우 포인터 동일횟수값을 00으로 세팅하여 포인터값 동일횟수 저장램에 기록하는 것을 특징으로 한 동기식 전송장치의 포인터값 검출회로.