KR0147926B1 - 싱크로너스 에스램 소자 - Google Patents
싱크로너스 에스램 소자Info
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- KR0147926B1 KR0147926B1 KR1019950004626A KR19950004626A KR0147926B1 KR 0147926 B1 KR0147926 B1 KR 0147926B1 KR 1019950004626 A KR1019950004626 A KR 1019950004626A KR 19950004626 A KR19950004626 A KR 19950004626A KR 0147926 B1 KR0147926 B1 KR 0147926B1
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
Landscapes
- Engineering & Computer Science (AREA)
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Abstract
본 발명은 메모리 소자의 읽기 및 쓰기 동작시 외부 클럭입력을 이용하여 블럭선택 어드레스 입력버퍼를 조정함으로써 블럭선택신호를 통해 워드라인과 비트라인 및 비트바라인을 선택하여 지정하고자 하는 셀의 데이터를 읽기 및 쓰기 동작하는 싱크로너스 에스램 소자에 있어서; 상기 외부 클럭입력을 입력받아 상기 블럭선택신호가 셀을 선택하는 한번의 사이클 동안 일정한 펄스를 갖도록 하는 동기된 펄스를 발생하는 수단을 구비하여 한 사이클 동안의 위드라인이 온되는 시간을 줄이고 다음 사이클에서 지정되는 셀의 데이터가 반대 값을 가질 때 비트라인과 비트바라인이 일정한 프리차지를 갖도록 하는 것을 특징으로 하는 싱크로너스 에스램 소자에 관한 것으로, 칩이 동작하는 동안 워드라인이 온 되는 시간을 줄여서 전류 소모를 줄이고, 비트라인 및 비트바라인의 프리차지를 통해서 동작 속도가 향상되는 효과를 가져온다.
Description
제1도는 종래의 싱크로너스 SRAM의 읽기 모드에서 셀 선택 경로를 나타내는 블럭도.
제2도는 제1도에서의 각 신호 타이밍도.
제3도는 본 발명에 따른 싱크로너스 SRAM의 읽기 모드에서 셀 선택 경로를 나타내는 블럭도.
제4도는 제3도에서의 각 신호 타이밍도.
제5도는 본 발명에 따른 동기된 펄스신호 발생부의 상세 회로도.
제6도는 제5도의 각 신호 타이밍도.
* 도면의 주요부분에 대한 부호의 설명
10 : 클럭버퍼 20 : 블럭선택어드레스입력버퍼
30 : 블럭선택디코더 40 : 워드라인 디코더
50 : 비트라인/비트바라인 디코더 60 : 패스 트랜지스터
70 : 셀 80 : 동기된 펄스신호 발생부
본 발명은 반도체소자에 관한 것으로, 특히 저전력 및 고속동작을 이루는 싱크로너스 SRAM 소자에 관한 것이다.
일반적으로, 메모리(Memory) 소자의 읽기 또는 쓰기 모드(Mode)에서는 소자를 이루는 다수개의 셀(cell)중 어느 한 셀을 지정하여 데이터를 출력 또는 입력하게 된다.
제1도는 종래의 싱크로너스 SRAM의 읽기 모드에서 셀 선택 경로를 나타내는 블럭도로서, 외부에서 클럭버퍼(Clock Buffer,10)에 입력클럭(clki)가 인가되면 클럭버퍼(10)는 동기된 펄스(pulse) 신호(k)를 발생하여 블럭선택 어드레스입력버퍼(20)에서 외부에서 입력된 블럭선택어드레스입력신호(ain)를 조정하여 지정하고자 하는 셀이 속해있는 블럭을 선택하기위한 블럭선택디코더(30)로 출력(Ai)한다. 이때, AiB는 Ai와 반대위상을 갖는 블럭선택 어드레스 입력버퍼의 출력신호이다.
지정된 블럭선택디코더(30)는 블럭선택신호(BS)를 출력하여 워드라인 디코더(40)를 통해 워드라인(wl)을 온(ON)시키고, 비트라인/비트바라인 디코더(50)를 통해 비트라인(bit)과 비트바라인(bitb)을 선택하여 패스 트랜지스터를 온 시킴으로써 지정된 셀(70)의 데이터를 데이터 버스(db,dbb)를 통해 읽게 된다.
제2도는 제1도에 나타난 각 신호의 타이밍도로서, 도면에서 C1, C2, C3는 각 사이클(Cycle)을 나타내며, 다음 사이클에서 동일한 X-어드레스 상이지만 다른 Y-어드레스 상의 셀의 데이터가 반대값을 가질 경우를 예로써 나타내었다.
이때, 워드라인(wl)은 한 사이클동안 계속해서 온되어 있어 전류가 계속 흐르게 되어 전력이 많이 소모되며, 다음 사이클에서 지정되는 셀의 데이터가 반대값을 가질때 비트라인(bit)과 비트바라인(bitbline)이 크로스 교환(cross change)을 이루어야 함으로, 소자의 동작속도가 떨어지게 된다.
또한, 읽기 모드에서 셀을 지정할 경우도 상기와 같은 문제점이 발생하게 된다.
본 발명은 저전력 및 고속동작을 갖는 싱크로너스 에스램 소자를 제공함을 그 목적으로 한다.
상기 목적을 달성하기 위하여 본 발명은 메모리 소자의 읽기 및 쓰기 동작시 외부 클럭입력을 이용하여 블럭선택 어드레스 입력버퍼를 조정함으로써 블럭선택신호를 통해 워드라인과 비트라인 및 비트바라인을 선택하여 지정하고자 하는 셀의 데이터를 읽기 및 쓰기 동작하는 싱크로너스 에스램 소자에 있어서, 상기 외부 클럭입력을 입력받아 상기 블럭선택신호가 셀을 선택하는 한번의 사이클동안 일정한 펄스를 갖도록 하는 동기된 펄스를 발생하는 수단을 구비하여 한 사이클 동안의 워드라인이 온되는 시간을 줄이고 다음 사이클에서 지정되는 셀의 데이터가 반대값을 가질 때 비트라인과 비트바라인이 일정한 프리차지를 갖도록하는 것을 특징으로 한다.
이하, 본 발명을 상세히 설명한다.
제3도는 본 발명에 따른 싱크로너스 SRAM의 읽기 모드에서 셀 선택 경로를 나타내는 블록도이고, 제4도는 제3도의 각 신호 타이밍도로서, 앞서 설명한 제1도와 같은 셀 선택 경로에서 동기된 펄스 신호 발생부(80)를 클럭버퍼(10)와 블럭선선택 어드레스 입력버퍼(20) 사이에 연결하여, 제3도에 도시된 바와같은 외부입력(clki)이 클럭버퍼(10)에 인가되면 출력(k)가 발생하여 동기된 펄스신호발생부(80)의 입력으로 인가하는데, 이때 동기된 펄스 신호 발생부(80)는 클럭버퍼(10) 출력(k)의 상승에지(rising edge)를 선택하여 펄스신호(blkclk)를 발생한다.
상기 펄스신호(blkclk)가 블럭선택어드레스입력버퍼(20)를 조정하여 블럭선택신호(BS)의 펄스 폭을 조절하여 워드라인(wl)이 온되는 시간의 폭을 줄여서 한 사이클동안 계속해서 전류가 흐르게 되는 것을 방지하여 전류 소모를 줄인다.
그리고, 비트라인(bit) 및 비트바라인(bitb)의 신호에서, 다음 사이클에서 지정되는 셀의 데이터가 반대값을 가질 때 도면의 │A-B│에 도시된 것과 같이 일정구간동안 비트라인과 비트바라인의 프리차지(precharge)를 통하여 다음 사이클의 동작에 속도 감소를 초래하지 않게 된다.
이때의 동기된 펄스 신호 발생부(80)의 출력펄스(blkclk)의 펄스폭은 워드라인과 비트라인이 한 사이클 내에서 동작하는데 무리가 없는 최소한의 폭을 가진다.
제5도는 본 발명에 따른 동기된 펄스신호 발생부의 상세도이고, 제6도는 상기 제5도의 각 신호 타이밍도로서, 클럭입력(k)가 인가되면 처음 입력이 로우(low)인 상태에서 노드A는 지연부와 인버터를 포함하는 장치(51)에 의해 클럭입력(k)이 약간 지연된 반대의 위상을 가지기 때문에 제2NMOS 트랜지스터(MN2)는 온되나 제1NMOS 트랜지스터(MN1)는 오프되며, 노드C는 래치부(52)와 지연부(53)에 의해 하이 상태를 가지고, 출력펄스(blkclk)는 로우가 된다.
이후, 클럭입력(k)이 하이로 바뀌면 제1NMOS 트랜지스터(MN1)가 온되어 노드C는 로우가 되면서 출력펄스(blkclk)는 하이가 되어 지연부(53)에 의해 지연된 노드 D는 하이가 되나(제6도의 화살표 a) PMOS트랜지스터(MP1)이 온 되면서 노드 C는 하이가 되고(제6도의 화살표 b) 출력펄스(blkclk)는 로우가 되어 지연부(53)를 거쳐 노드D가 로우(제6도의 화살표 c)가 되어 PMOS 트랜지스터(MP1)는 오프된다.
이때 노드C는 래치부(52)에 의해 하이 상태를 유지하게 된다.
이상, 상기 설명과 같이 이루어지는 본 발명은 칩이 동작하는 동안 워드라인이 온되는 시간을 줄여서 전류 소모를 줄이고, 비트라인 및 비트바라인의 프리차지를 통해서 동작 속도가 향상되는 효과를 가져온다.
Claims (6)
- 메모리 소자의 읽기 및 쓰기 동작시 외부 클럭입력을 이용하여 블럭선택어드레스 입력버퍼를 조정함으로써 블럭선택신호를 통해 워드라인과 비트라인 및 비트바라인을 선택하여 지정하고자 하는 셀의 데이터를 읽기 및 쓰기 동작하는 싱크로너스 에스램 소자에 있어서; 상기 외부 클럭입력을 입력받아 상기 블럭선택신호가 셀을 선택하는 한번의 사이클 동안 일정한 펄스를 갖도록 하는 동기된 펄스를 발생하는 수단을 구비하여 한 사이클 동안의 워드라인이 온되는 시간을 줄이고 다음 사이클에서 지정되는 셀의 데이터가 반대값을 가질 때 비트라인과 비트바라인이 일정한 프리차지를 갖도록하는 것을 특징으로 하는 싱크로너스 에스램 소자.
- 제1항에 있어서, 상기 동기된 펄스를 발생하는 수단은, 제1전원이 공급되는 제1전원단자; 제2전원이 공급되는 제2전원단자; 상기 제1및 제2전원단자 사이의 전류경로 상에 형성된 제1노드; 상기 제1전원단자와 제1노드 사이의 전류경로 상에 형성된 제1 스위칭 수단; 상기 제1노드와 제2전원단자 사이의 전류경로 상에 직렬로 형성되되, 외부 입력신호의 제어를 받는 제2스위칭수단 및 외부입력신호의 지연된 반전신호에의해 제어받는 제3스위칭수단; 상기 제1노드의 안정된 값을 유지하는 래치수단; 상기 제1노드의 반전된 신호를 외부로 출력하는 출력단; 상기 출력단에 연결되어 출력단 신호를 일정시간 지연시킨 후 반전된 신호로 상기 제1스위칭수단을 제어하는 지연수단 및 반전수단을 구비하는 것을 특징으로 하는 싱크로너스 에스램 소자.
- 제2항에 있어서, 상기 제1전원 및 제2전원이 각각 공급전원전압 및 접지전원전압인 것을 특징으로 하는 에스램소자.
- 제3항에 있어서, 상기 제1스위칭수단은 상기 출력단 신호가 일정시간 지연된 후 반전된 신호의 제어를 받는 피모스트랜지스터로 이루어지는 것을 특징으로 하는 싱크로너스 에스램 소자.
- 제4항에 있어서, 상기 제2스위칭수단은 외부입력신호의 제어를 받는 엔모스트랜지스터로 구성된 것을 특징으로 하는 싱크로너스 에스램 소자.
- 제5항에 있어서, 상기 제3스위칭수단은 외부입력신호의 지연된 반전신호에 의해 제어받는 엔모스트랜지스터로 이루어지는 것을 특징으로 하는 싱크로너스 에스램소자.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950004626A KR0147926B1 (ko) | 1995-03-07 | 1995-03-07 | 싱크로너스 에스램 소자 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950004626A KR0147926B1 (ko) | 1995-03-07 | 1995-03-07 | 싱크로너스 에스램 소자 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR960036081A KR960036081A (ko) | 1996-10-28 |
| KR0147926B1 true KR0147926B1 (ko) | 1998-11-02 |
Family
ID=19409355
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950004626A KR0147926B1 (ko) | 1995-03-07 | 1995-03-07 | 싱크로너스 에스램 소자 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0147926B1 (ko) |
-
1995
- 1995-03-07 KR KR1019950004626A patent/KR0147926B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR960036081A (ko) | 1996-10-28 |
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