KR0141949B1 - Manufacturing method of semiconductor device - Google Patents
Manufacturing method of semiconductor deviceInfo
- Publication number
- KR0141949B1 KR0141949B1 KR1019940036434A KR19940036434A KR0141949B1 KR 0141949 B1 KR0141949 B1 KR 0141949B1 KR 1019940036434 A KR1019940036434 A KR 1019940036434A KR 19940036434 A KR19940036434 A KR 19940036434A KR 0141949 B1 KR0141949 B1 KR 0141949B1
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- forming
- etching
- oxide film
- film
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
- H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
Abstract
본 발명은 반도체소자의 제조방법에 관한 것으로, 소스,드레인 및 게이트 전극으로 이루어진 트랜지스터가 형성되어 있는 반도체기판의 전면에 상기 트랜지스터와 상부 구조물을 절연, 평탄하시키기 위한 콘택산화막을 형성하는 공정과, 상기 콘택산화막 위에 도전물질을 도포하여 제1도전층을 형성하는 공정과, 상기 제1도전 층을 상부구조물과 절연시키기 위한 제1캡층 및 제2캡층을 순차적층시키고 동일 마스크를 적용하여 식각하는 공정과, 상기 제1도전층, 제1캡층 및 제2캡층 식각 후 결과물 전면에 보호막과 층간절연막을 순차 적층시키는 공정과, 상기 층간 절연막을 선택적으로 식각하여 하부의 보호막의 소정영역을 노출시키는 공정과, 상기 보호막의 노출된 소정영역을 식각하여 제1도전층, 제1캡층 및 제2캡층의 일측면에 측벽스페이서를 형성하는 공정과, 상기 측벽스페이서를 마스크로 하여 상기 콘택산화막을 식각하여 하부의 소스/드레인 영역을 노출시켜 콘택홀을 형성하는 공정과, 상기 콘택홀 형성 후 결과물 전면에 도전물질을 도포하여 상기 콘택홀을 통해 하부의 반도체기판 또는 게이트 전극과 연결되도록 제2도전층을 형성하는 공정을 포함하여 구성되며, 상기와 같이 상기 캡층 및 비트라인의 측면에는 측벽 스페이서를 형성하여 금속배선층 형성시 자기정렬적으로 형성함으로써 콘택마스크의 정력오차에 영향을 받지 않음과 동시에 절연특성을 개선하여 신뢰성을 향상시킬 수 있다.The present invention relates to a method for manufacturing a semiconductor device, the method comprising: forming a contact oxide film for insulating and planarizing the transistor and the upper structure on the entire surface of the semiconductor substrate on which a transistor comprising a source, a drain, and a gate electrode is formed; Forming a first conductive layer by applying a conductive material on the contact oxide layer, and sequentially etching the first cap layer and the second cap layer to insulate the first conductive layer from the upper structure, and etching by applying the same mask. And sequentially laminating a protective film and an interlayer insulating film on the entire surface of the resultant after etching the first conductive layer, the first cap layer and the second cap layer, and selectively etching the interlayer insulating film to expose a predetermined region of the lower protective film. And etching side surfaces of the passivation layer to form sidewall spacers on one side of the first conductive layer, the first cap layer, and the second cap layer. Forming a contact hole by etching the contact oxide layer using the sidewall spacer as a mask and exposing a lower source / drain region, and applying a conductive material to the entire surface of the resultant after forming the contact hole. And forming a second conductive layer so as to be connected to the lower semiconductor substrate or the gate electrode through the sidewalls. As described above, sidewall spacers are formed on side surfaces of the cap layer and the bit line to self-align the metal wiring layer. By forming it, it is not affected by the static error of the contact mask, and at the same time, it is possible to improve the reliability by improving the insulation characteristics.
Description
제1도는 종래의 기술에 의한 스택형 캐패시터의 레이아웃도.1 is a layout diagram of a stacked capacitor according to the prior art.
제2도는 제1도의 단면(AA')도.2 is a cross-sectional view AA ′ of FIG. 1.
제3도는 제2도를 SEM으로 찍은 사진.3 is a SEM photograph of FIG.
제4도는 본 발명에 의한 제1실시예의 반도체소자의 제조방법을 도시한 단면도.4 is a cross-sectional view showing a method for manufacturing a semiconductor device of a first embodiment according to the present invention.
제5도는 본 발명에 의한 제2실시예의 반도체소자의 제조방법을 도시한 단면도.5 is a cross-sectional view showing a method for manufacturing a semiconductor device of a second embodiment according to the present invention.
제6도는 본 발명에 의한 제3실시예의 반도체소자의 제조방법을 도시한 단면도.6 is a cross-sectional view showing a method for manufacturing a semiconductor device of a third embodiment according to the present invention.
제7도는 본 발명에 의한 제4실시예의 반도체소자의 제조방법을 도시한 단면도.7 is a cross-sectional view showing a method for manufacturing a semiconductor device of a fourth embodiment according to the present invention.
제8도는 본 발명에 의한 제5실시예의 반도체소자의 제조방법을 도시한 단면도.8 is a cross-sectional view showing a method for manufacturing a semiconductor device of a fifth embodiment according to the present invention.
제9도는 본 발명에 의한 제6실시예의 반도체소자의 제조방법을 도시한 단면도.Fig. 9 is a sectional view showing the manufacturing method of the semiconductor device of the sixth embodiment according to the present invention.
제10도는 본 발명에 의한 제7실시예의 반도체소자의 제조방법을 도시한 단면도.Fig. 10 is a sectional view showing the manufacturing method of the semiconductor device of the seventh embodiment according to the present invention.
제11도는 본 발명에 의한 제8실시예의 반도체소자의 제조방법을 도시한 단면도.Fig. 11 is a sectional view showing the manufacturing method of the semiconductor device of Example 8 according to the present invention.
제12도는 본 발명에 의한 제9실시예의 반도체소자의 제조방법을 도시한 단면도.Fig. 12 is a sectional view showing the manufacturing method of the semiconductor device of Example 9 according to the present invention.
제13도는 본 발명에 의한 제10실시예의 반도체소자의 제조방법을 도시한 단면도.FIG. 13 is a cross-sectional view showing a method for manufacturing a semiconductor device of Example 10 according to the present invention. FIG.
제14도는 본 발명에 의한 제11실시예의 반도체소자의 제조방법을 도시한 단면도.Fig. 14 is a sectional view showing the manufacturing method of the semiconductor device of Example 11 according to the present invention.
* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
21 : 콘택산화막 22 : 제1도전층21: contact oxide film 22: first conductive layer
23 : 제1캡층 24 : 제2캡층23: first cap layer 24: second cap layer
25 : 보호막 26 : 층간절연막25: protective film 26: interlayer insulating film
27 : 사진식각마스크 28 : 측벽스페이서27: Photo Etch Mask 28: Sidewall Spacer
29 : 제2도전층 30 : 보조산화막29: second conductive layer 30: auxiliary oxide film
본 발명은 반도체소자의 제조방법에 관한 것으로, 특히 인접된 도전층 사이의 절연특성을 개선함으로써 집적도를 개선하기 위한 반도체소자의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device for improving the degree of integration by improving the insulating properties between adjacent conductive layers.
반도체소자 중 디램(DRAM)은 주로 하나의 셀 선택트랜지스터와 하나의 캐패시터를 기본셀로 하는 메모리 소자로서, 상기 셀 선택 트랜지스터의 게이트는 워드라인에 연결되고 드레인은 비트라인에 연결되며, 소스는 일측이 접지된 상기 캐패시터와 연결되어 상기 캐패시터에 축척된 전하의 유무에 따라 정보의 기억이 이루어지며, 1970년대 개발된 이래 최근에는 256메가 디램의 개발에 이르기까지, 정보의 대용량화와 고속화에 적합하도록 고집적을 위한 연구가 활발히 이루어지고 있다.DRAM is a memory device mainly having one cell select transistor and one capacitor as a basic cell. A gate of the cell select transistor is connected to a word line, a drain is connected to a bit line, and a source is connected to one side. It is connected to the grounded capacitor, and information is stored according to the presence or absence of charge accumulated in the capacitor. Since the development in the 1970s, up to the development of 256 mega DRAM, it is highly integrated for high capacity and speed of information. There is a lot of research being done.
그리고 이러한 연구는 주로 유전체막을 이루는 물질을 개발하거나 또는 캐패시터의 형태를 변형시키는 등 크게 두 가지 방법이 사용되고 있는데, 상기 캐패시터의 형태를 변형시키는 방법으로는 대표적인 예로, 트랜치형(trench type) 캐패시터와 스택형(stack type) 캐패시터를 들 수 있으며, 이를 개략적으로 설명하면 다음과 같다.In this research, two methods are mainly used, such as developing a material for forming a dielectric film or modifying the shape of a capacitor. Representative methods of modifying the shape of the capacitor include a trench type capacitor and a stack. A stack type capacitor may be cited.
먼저 전자의 트랜치형은, 반도체기판 상에 수직방향으로 홈을 형성하고 그 홈의 측면을 유효면적으로 사용함으로써 캐패시턴스를 증가시키는 것으로 작은 셀 면적에 비해 큰 캐패시턴스를 얻을 수 있는데, 어느 정도의 캐패시턴스 증가는 가능하나 상기 홈 면적이 제한적이므로 단순한 트렌치 구조만을 256메가 이상급에 적용하기에는 캐패시턴스가 충분하지 못하다.First, the trench type of electrons increases the capacitance by forming grooves in the vertical direction on the semiconductor substrate and using the side surfaces of the grooves to obtain a large capacitance compared to a small cell area. However, since the groove area is limited, the capacitance is not sufficient to apply only a simple trench structure to a class of 256 megabytes or more.
반면 후자의 스택형의 경우, 제1도에 도시한 바와 같이 트랜지스터의 소스/드레인 영역에 연결되어 쓰거나 읽는 신호를 전달하는 비트라인(BL)이 워드라인(WL)과 교차되어 배열되며, 제2도를 참조하여 그 구조를 살펴보면 반도체기판(1)의 소정영역상에 활성영역과 비활성영역을 정의하기 위해 형성된 필드산화막(20)과, 상기 활성영역에 도전물질을 증착시키고 패터닝(patterning)하여 형성된 게이트 전극(4)과, 상기 게이트 전극(4)을 마스크(mask)로 하여 상기 반도체 기판상에 불순물을 주입시켜 형성된 소스/드레인(source/drain) 영역(2)과, 상기 게이트 전극(4)을 절연시키기 위한 게이트 산화막(5)과, 콘택홀을 통해 상기 소스/드레인 연역과 연결되도록 도전물질을 증착시킨 후 패터닝한 스토리지 전극(storage electrode)(6)와, 상기 스토리지 전극(6) 위에 형성된 유전체막과, 상기 유전체막 위에 도전물질을 증착시켜 형성된 플레이트 전극(plate electrode)(7)와, 상기 플레이트 전극(7) 위에 형성된 콘택산화막(8)과, 상기 콘택산화막(8) 위에 형성된 비트라인(9)과, 상기 비트라인(9)과 금속배선층(12)을 절연시키기 위한 층간절연막(10) 및 금속배선층(12)으로 구성된다.On the other hand, in the latter stack type, as illustrated in FIG. 1, the bit line BL connected to the source / drain region of the transistor and transferring the write or read signal is arranged to cross the word line WL, and the second line is arranged. Referring to the structure of the semiconductor substrate 1, a field oxide film 20 formed to define an active region and an inactive region on a predetermined region, and formed by depositing and patterning a conductive material on the active region A gate electrode 4, a source / drain region 2 formed by implanting impurities onto the semiconductor substrate using the gate electrode 4 as a mask, and the gate electrode 4 A gate oxide film 5 to insulate the insulating layer, a storage electrode 6 formed by depositing a conductive material so as to be connected to the source / drain region through a contact hole, and a patterned pattern on the storage electrode 6 heredity A film, a plate electrode 7 formed by depositing a conductive material on the dielectric film, a contact oxide film 8 formed on the plate electrode 7, and a bit line formed on the contact oxide film 8. 9), an interlayer insulating film 10 and a metal wiring layer 12 for insulating the bit line 9 and the metal wiring layer 12 from each other.
이때 상기 소스/드레인 영역(2)과 비트라인(9)은 상기 콘택 산화막을 식각하여 콘택홀(contact hole)을 형성할 때 상기 비트라인(9)의 단차피복성을 개선하기 위하여 콘택홀의 상무를 하부보다 넓게 가공하는 경사콘택홀을 형성하며, 또한 상기 비트라인(9) 상부의 금속배선층 역시 실리콘 기판 또는 게이트 전극 사이의 콘택홀 형성시 상기와 같이 경사 콘택홀로 형성함으로써 제2도 및 제3도에 도시한 바와 같이 B부분에서 상기 비트라인 사이가 금속배선층을 격리시키기 위한 층간절연막의 두께가 얇게되며, 콘택 마스크의 오정렬이나 집적도가 증가하여 소자가 축소화됨으로 인해 상기 비트라인과 금속배선층 사이의 합선(short)될 가능성이 크므로 소자의 신뢰성이 저하되는 문제점이 있다.In this case, the source / drain region 2 and the bit line 9 may be in contact with the contact hole to improve the step coverage of the bit line 9 when the contact oxide is etched to form a contact hole. The inclined contact hole is formed to be wider than the lower part, and the metal wiring layer on the bit line 9 is also formed as the inclined contact hole as described above when forming the contact hole between the silicon substrate or the gate electrode. As shown in FIG. 2B, a short circuit between the bit lines between the bit lines reduces the thickness of the interlayer insulating film to insulate the metal wiring layers, and the misalignment or the degree of integration of the contact mask increases, resulting in a reduction in the size of the device. There is a problem that the reliability of the device is deteriorated because it is likely to be short.
따라서 본 발명의 제1목적은, 상기와 같은 문제점을 해결하기 위하여 비트라인 상부에는 캡층을 형성하고, 상기 캡층 및 비트라인의 측면에는 측벽 스페이서를 형성하여 금속배선층 형성시 자기정렬적으로 형성함과 동시에 절연특성을 개선할 수 있는 반도체소자의 제조방법을 제공하는 것이다.Accordingly, a first object of the present invention is to form a cap layer on the bit line to solve the above problems, and to form sidewall spacers on the side of the cap layer and the bit line to form self-alignment when forming a metal wiring layer. At the same time, to provide a method for manufacturing a semiconductor device that can improve the insulating properties.
본 발명의 제2목적은 캡층의 측면에 보호막과 동일한 물질로 측벽스페이를 형성한 후 다시 얇은 보호막을 형성함으로써 잔류된 보호막에 의한 응력발생요인을 감소시킬 수 있는 반도체소자의 제조방법을 제공하는 것이다.A second object of the present invention is to provide a method of manufacturing a semiconductor device capable of reducing stress factors caused by the remaining protective film by forming a sidewall spacer on the side of the cap layer of the same material as the protective film and then forming a thin protective film. .
본 발명의 제3목적은 콘택산화막을 2차에 걸쳐 식각함으로써 콘택산화막의 두께가 두꺼울 경우에도 과도식각에 의한 기판의 손상을 최소화할 수 있는 반도체소자의 제조방법을 제공하는 것이다.It is a third object of the present invention to provide a method for manufacturing a semiconductor device capable of minimizing damage to a substrate due to overetching even when the contact oxide is thick by etching the contact oxide over a second time.
본 발명의 제4목적은 이방성식각 및 등방성식각을 연속실시하여 콘택홀과 측벽스페이서를 형성함으로써 제조공정을 줄일 수 있는 반도체소자의 제조방법을 제공하는 것이다.It is a fourth object of the present invention to provide a method for manufacturing a semiconductor device which can reduce the manufacturing process by continuously performing anisotropic and isotropic etching to form contact holes and sidewall spacers.
상기 제1목적을 달성하기 위한 본 발명의 반도체소자의 제조방법은, 소스, 드레인 및 게이트 전극으로 이루어진 트랜지스터가 형성되어 있는 반도체기판의 전면에 상기 트랜지스터와 상부 구조물을 절연, 평탄화시키기 위한 콘택산화막을 형성하는 공정과, 상기 콘택산화막 위에 도전물질을 도포하여 제1도전층을 형성하는 공정과, 상기 제1도전층을 상부구조물과 절연시키기 위한 제1캡층 및 제2캡층을 순차적층시키고 동일 마스크를 적용하여 식각하는 공정과, 상기 제1도전층, 제1캡층 및 제2캡층 식각 후 결과물 전면에 보호막과 층간절연막을 순차 적층시키는 공정과, 상기 층간 절연막을 선택적으로 식각하여 하부의 보호막의 소정영역을 노출시키는 공정과, 상기 보호막의 노출된 소정영역을 식각하여 제1도전층, 제1캡층 및 제2캡층의 일측면에 측벽스페이서를 형성하는 공정과, 상기 측벽스페이서를 마스크로 하여 상기 콘택산화막을 식각하여 하부의 소스/드레인 영역을 노출시켜 콘택홀을 형성하는 공정과, 상기 콘택홀형성 후 결과를 전면에 도전물질을 도포하여 상기 콘택홀을 통해 하부의 반도체기판 또는 게이트 전극과 연결되도록 제2도전층을 형성하는 공정을 포함하여 구성된 것을 특징으로 한다.A method of manufacturing a semiconductor device of the present invention for achieving the first object, the contact oxide film for insulating and planarizing the transistor and the upper structure on the front surface of the semiconductor substrate on which a transistor consisting of a source, a drain and a gate electrode is formed; Forming a layer, forming a first conductive layer by applying a conductive material on the contact oxide layer, and sequentially layering a first cap layer and a second cap layer to insulate the first conductive layer from an upper structure. Applying and etching, sequentially laminating a protective film and an interlayer insulating film on the entire surface of the resultant after the first conductive layer, the first cap layer and the second cap layer are etched, and selectively etching the interlayer insulating film to a predetermined area of the lower protective film. Exposing a predetermined region of the passivation layer to expose the first conductive layer, the first cap layer, and the second cap layer. Forming a wall spacer; forming a contact hole by etching the contact oxide layer using the sidewall spacer as a mask; exposing a lower source / drain region; and forming a contact hole on the entire surface after forming the contact hole. And forming a second conductive layer to be connected to the lower semiconductor substrate or the gate electrode through the contact hole.
상기 제2목적을 달성하기 위한 본 발명의 반도체소자의 제조방법은 소스, 드레인 및 게이트 전극으로 이루어진 트랜지스터가 형성되어 있는 반도체기판의 전면에 상기 트랜지스터와 상부 구조물을 절연, 평탄하시키기 위한 콘택산화막을 형성하는 공정과, 상기 콘택산화막 위에 도전물질을 도포하여 제1도전층을 형성하는 공정과, 상기 제1도전층을 상부구조물과 절연시키기 위한 제1캡층 및 제2캡층을 순차적층시키고 동일 마스크를 적용하여 식각하는 공정과, 상기 식각된 제1도전층, 제1캡층 및 제2캡층의 측면에 측벽스페이서를 형성하는 공정과, 상기 측벽스페이서 형성 후 결과물 전면에 보호막 및 층간절연막을 순차적으로 적층시키는 공정과, 상기 층간절연막 및 보호막을 선택적으로 식각한 후 결과물 전면을 에치백하여 층간절연막을 식각함과 동시에 상기 측벽스페이서를 마스크로하여 콘택산화막을 식각함으로써 콘택홀을 형성하는 공정과, 상기 콘택홀형성 후 결과를 전면에 도전물질을 도포하여 상기 콘택홀을 통해 하부의 반도체기판 또는 게이트 전극과 연결되도록 제2도전층을 형성하는 공정을 포함하여 구성된 것을 특징으로 한다.A method of manufacturing a semiconductor device of the present invention for achieving the second object is to provide a contact oxide film for insulating and planarizing the transistor and the upper structure on the front surface of the semiconductor substrate on which a transistor consisting of a source, a drain and a gate electrode is formed. Forming a layer, forming a first conductive layer by applying a conductive material on the contact oxide layer, and sequentially layering a first cap layer and a second cap layer to insulate the first conductive layer from an upper structure. Applying and etching, forming a sidewall spacer on side surfaces of the etched first conductive layer, the first cap layer and the second cap layer, and sequentially forming a protective film and an interlayer insulating film on the entire surface of the resultant after forming the sidewall spacer. And selectively etching the interlayer insulating film and the protective film, and etching back the entire surface of the resultant to etch the interlayer insulating film. And simultaneously forming a contact hole by etching the contact oxide layer using the sidewall spacer as a mask, and applying a conductive material to the entire surface after forming the contact hole so as to be connected to the lower semiconductor substrate or the gate electrode through the contact hole. It characterized in that it comprises a step of forming a second conductive layer.
상기 제3목적을 달성하기 위한 본 발명의 반도체소자의 제조방법은 소스, 드레인 및 게이트 전극으로 이루어진 트랜지스터가 형성되어 있는 반도체기판의 전면에 상기 트랜지스터와 상부 구조물을 절연, 평탄화시키기 위한 콘택산화막을 형성하는 공정과, 상기 콘택산화막 위에 도전물질을 도포하여 제1도전층을 형성하는 공정과, 상기 제1도전층을 상부구조물과 절연시키기 위한 제1캡층 및 제2캡층을 순차적층시키고 동일 마스크를 적용하여 식각하는 공정과, 상기 제1도전층과, 제1 및 제2캡층의 식각 후 결과물 전면에 층간절연막을 형성하는 공정과, 상기 층간절연막을 선택적으로 식각하여 상기 식각된 제1도전층과, 제1 및 제2캡층의 일측면과 그 사이의 콘택산화막을 노출시키는 공정과, 상기 층간절연막을 소정의 깊이까지 에치백함과 층간절연막, 제1 및 제2캡층의 일측면에 측벽스페이서를 형성하는 공정과, 상기 측벽스페이서를 마스크로 하여 상기 콘택산화막을 이차 식각함으로써 콘택홀을 형성하는 공정과 상기 콘택홀 형성 후 결과물 전면에 도전물질을 도포하여 상기 콘택홀을 통해 하부의 반도체기판 또는 게이트 전극과 연결되도록 제2도전층을 형성하는 공정을 포함하여 구성된 것을 특징으로 한다.A method of manufacturing a semiconductor device of the present invention for achieving the third object is to form a contact oxide film for insulating and planarizing the transistor and the upper structure on the front surface of the semiconductor substrate on which a transistor consisting of a source, a drain and a gate electrode is formed. And forming a first conductive layer by applying a conductive material on the contact oxide layer, and sequentially layering a first cap layer and a second cap layer to insulate the first conductive layer from the upper structure, and applying the same mask. Etching the first conductive layer, forming an interlayer insulating film on the entire surface of the resultant after the first conductive layer and the first and second cap layers are etched, selectively etching the interlayer insulating film, and etching the first conductive layer; Exposing one side surfaces of the first and second cap layers and a contact oxide film therebetween; etching back the interlayer insulating film to a predetermined depth and interlayer insulating Forming a sidewall spacer on one side of the first and second cap layers; forming a contact hole by secondary etching the contact oxide layer using the sidewall spacer as a mask; and forming a contact hole on the entire surface of the resultant after the contact hole is formed. And forming a second conductive layer to be connected to the lower semiconductor substrate or the gate electrode through the contact hole.
상기 제4목적을 달성하기 위한 본 발명의 반도체소자의 제조방법은 소스, 드레인 및 게이트 전극으로 이루어진 트랜지스터가 형성되어 있는 반도체기판의 전면에 상기 트랜지스터와 상부 구조물을 절연, 평탄화시키기 위한 콘택산화막을 형성하는 공정과, 상기 콘택산화막 위에 도전물질을 도포하여 제1도전층을 형성하는 공정과, 상기 제1도전층을 소정 마스크를 적용하여 식각한 후 결과물 전면에 상기 제1도전층을 상부구조물과 절연시키기 위한 층간절연막을 형성하는 공정과, 상기 층간절연막 및 콘택산화막을 일차 식각하는 공저오가, 상기 일차 식각된 층간절연막과 콘택산화막을 상기 식각된 제1도전층이 노출되도록 이차 식각하는 공정과, 상기 식각된 층간절연막과, 제1도전층 및 콘택산화막의 일측면에 측벽스페이서를 형성함과 동시에 콘택홀을 형성하는 공정과, 상기 콘택홀 형성후 결과물 전면에 도전물질을 도포하여 상기 콘택홀을 통해 하부의 반도체기판 또는 게이트 전극과 연결되도록 제2도전층을 형성하는 공정을 포함하여 구성된 것을 특징으로 한다.A method of manufacturing a semiconductor device of the present invention for achieving the fourth object is to form a contact oxide film for insulating and planarizing the transistor and the upper structure on the front surface of the semiconductor substrate on which a transistor consisting of a source, a drain and a gate electrode is formed. Forming a first conductive layer by applying a conductive material on the contact oxide layer, etching the first conductive layer using a predetermined mask, and then insulating the first conductive layer from the upper structure on the entire surface of the resultant. Forming an interlayer dielectric layer for forming the interlayer dielectric layer; and performing a secondary etching process on the first etched interlayer dielectric layer and the contact oxide layer to expose the first etched interlayer dielectric layer and the contact oxide layer. Forming sidewall spacers on one side of the etched interlayer insulating film, the first conductive layer and the contact oxide film, and simultaneously And forming a second conductive layer so as to be connected to the lower semiconductor substrate or the gate electrode through the contact hole by applying a conductive material to the entire surface of the resultant after the formation of the contact hole. do.
이하 첨부도면을 참조하여 본 발명을 좀 더 상세하게 설명하고자 한다.Hereinafter, the present invention will be described in more detail with reference to the accompanying drawings.
제4도는 본 발명의 제1실시예로서, 이를 참조하여 설명하면 다음과 같다.4 is a first embodiment of the present invention, which will be described with reference to the following.
(a)도에서는 소스, 드레인 및 게이트 전극으로 이루어진 트랜지스터가 형성되어 있는 반도체기판 전면에 불순물이 도핑되어 있는 BPSG(Boro-Phospho Silicate Glass)를 단층으로 사용하거나 불순물이 도핑되지 않은 글래스와 함께 적층시켜 열처리함으로써 평탄성을 향상시킨 콘택산화막(21)을 형성하고, 상기 콘택산화막(21) 위에는 비트라인용 제1도전층(22)과, 제1 및 제2캡층(23,24)을 순차적으로 적층시키고, 상기 제2캡층(24) 위에 포토레지스트를 도포한 후 노광 및 현상하여 식각마스크를 형성하고 이를 적용하여 상기 제1도전층(22)과 제1 및 제2캡층(23, 24)를 식각한다.In Figure (a), a dopant-doped BOSG (Boro-Phospho Silicate Glass) is used as a single layer or stacked together with an impurity-doped glass on the entire surface of the semiconductor substrate where a transistor including a source, a drain, and a gate electrode is formed. The heat treatment is performed to form a contact oxide film 21 having improved flatness, and the first conductive layer 22 for bit lines and the first and second cap layers 23 and 24 are sequentially stacked on the contact oxide film 21. After the photoresist is applied on the second cap layer 24, the photoresist is exposed and developed to form an etching mask, and the first conductive layer 22 and the first and second cap layers 23 and 24 are etched by applying the etching mask. .
이때 상기 제1도전층(22)은 다결정실리콘막과 WSi와 W와 같은 고융점 금속실리사이드나 금속물질을 증착시켜 형성하며, 도시하지는 않았으나 상기 제1 및 제2캡층(23, 24)과 함께 식각한 후 제1 및 제2캡층보다 안쪽으로 들어가도록 언더컷(under cut)함으로써 격리특성을 더욱 개선할 수 있으며, 상기 제1캡층(23)은 산화막으로, 제2캡층(24)은 질화물이나 실리콘 또는 폴리이미드와 같은 상기 콘택산화막에 대해 식각선택성이 있는 물질을 이루어지며, 또한 상기 산화막으로 이루어진 제1캡층(23)의 표면을 질화시키거나 시릴화시킨 표면변화층으로도 형성할 수 있다.In this case, the first conductive layer 22 is formed by depositing a polycrystalline silicon film and a high melting point metal silicide such as WSi and W or a metal material, and although not shown, the first conductive layer 22 is etched together with the first and second cap layers 23 and 24. Afterwards, the insulating property may be further improved by undercutting the first and second cap layers inward, and the first cap layer 23 may be an oxide film, and the second cap layer 24 may be formed of nitride or silicon. A material having an etch selectivity with respect to the contact oxide film, such as polyimide, may be formed as a surface change layer in which the surface of the first cap layer 23 formed of the oxide film is nitrided or silylated.
(b)도 및 (c)도에서는 상기 제1도전층(22)과 제1 및 제2캡층(23, 24) 식각 후 결과물 전면에 보호막(25)과 층간절연막(26)을 순차적으로 적층시킨다.In (b) and (c), after the etching of the first conductive layer 22 and the first and second cap layers 23 and 24, the protective layer 25 and the interlayer insulating layer 26 are sequentially stacked on the entire surface of the resultant. .
이때 상기 보호막(25)은 상기 층간절연막에 대해 식각선택성이 있는 물질로서 질화막이나 실리콘막 또는 폴리이미드막 중 어느 하나를 사용하며, 도시하지는 않았으나 NH3, H2등의 가스를 이용하여 급속열처리하거나 SiH4, SiH2Cl2등의 가스를 이용하여 표면을 시릴화 또는 질화시킨 표면변화층을 포함하여 구성할 수도 있으며, 상기 층간절연막은 불순물이 도핑되지 않은 산화막을 사용한다.In this case, the protective film 25 may be any one of a nitride film, a silicon film, and a polyimide film as an etch selectivity with respect to the interlayer insulating film, and although not shown, rapid heat treatment may be performed using a gas such as NH 3 , H 2 , or the like. SiH 4, SiH may be configured by including a surface layer in which changes in the surface silyl using gasification or nitride, such as C 2 l2, the interlayer insulating layer uses an oxide film which impurities are not doped.
(d)도 및 (e)도에서는 상기 층간절연막(26) 위에 포토레지스트를 도포, 노광 및 현상하여 사진식각마스크(27)를 형성하고, 이를 적용하여 상기 층간절연막(26)의 일부를 HF를 이용한 등방성 습식식각법으로 제거하여 상기 보호막(25)의 소정영역을 노출시킨다.In (d) and (e), a photoresist mask 27 is formed by applying, exposing, and developing a photoresist on the interlayer insulating film 26, and applying a portion of the interlayer insulating film 26 to HF. It is removed by an isotropic wet etching method to expose a predetermined region of the protective film 25.
이때 상기 보호막(25)은 상기 층간절연막의 식각에 대해 식각선택성을 가지므로 식각저지층으로 작용한다.In this case, the passivation layer 25 has an etch selectivity with respect to the etching of the interlayer insulating layer, thereby acting as an etch stop layer.
(f)도 및 (g)도에서는 상기 사진식각마스크를 습식 및 건식식각법으로 제거하고, 상기 식각된 층간절연막(26)을 마스크로 하여 상기 보호막(25)의 노출된 부분을 건식식각하여 상기 공정에서 식각된 제1도전층과 제1 및 제2캡층의 일측면에는 보호막으로 이루어진 측벽스페이서(28)를 형성함과 동시에 하부의 콘택산화막(21)을 노출시킨다.In (f) and (g), the photolithography mask is removed by wet and dry etching, and the exposed portions of the protective layer 25 are dry-etched by using the etched interlayer insulating layer 26 as a mask. The sidewall spacer 28 made of a protective film is formed on one side of the first conductive layer and the first and second cap layers etched in the process, and the lower contact oxide film 21 is exposed.
이때 보호막(25)의 식각시 상기 제2캡층(24)을 보호하기 위해 제2캡층에 대해 식각선택성이 있는 식각방법을 사용하여야 하는데, 예를 들어 제2캡층이 실리콘막이고 보호막(25)이 질화막일때는 CH4또는 CHF3등의 가스를 사용하여 이방성건식식각한다.At this time, in order to protect the second cap layer 24 when the protective layer 25 is etched, an etching method having an etching selectivity with respect to the second cap layer should be used. For example, the second cap layer is a silicon layer and the protective layer 25 is In the case of a nitride film, anisotropic dry etching is performed using a gas such as CH 4 or CHF 3 .
(h)도 및 (i)도에서는 상기 식각된 보호막(25) 및 측벽스페이서(28)를 마스크로 하여 상기 층간절연막(26) 및 콘택산화막(21)을 동시에 에치백(etch back)하여 반도체기판 또는 게이트 전극등이 하층 도전층을 선택적으로 노출시켜 콘택홀을 형성한 후 결과물 전면에 도전물질을 증착시켜 금속배선용 제2도전층(29)을 형성함으로써 상기 콘택홀을 통해 반도체기판 또는 게이트 전극과 접촉하도록 한다.In (h) and (i), the interlayer insulating film 26 and the contact oxide film 21 are simultaneously etched back using the etched protective film 25 and the sidewall spacers 28 as masks. Alternatively, a gate electrode or the like selectively exposes a lower conductive layer to form a contact hole, and then deposits a conductive material on the entire surface of the resultant to form a second conductive layer 29 for metal wiring, thereby forming a semiconductor substrate or a gate electrode through the contact hole. Make contact.
제5도는 본 발명의 제2실시예로서, 콘택홀 형성 후 제2캡층을 제거함으로써 산화막과 다른 이종재료에 의한 응력발생을 감소시키는 것으로, (a)도의 콘택산화막(21) 형성으로부터 (f)도의 사진식각마크크 제거공정까지는 제1실시예와 동일하므로 제4도의 (a)도에서 (f)도의 설명을 참조하며, 후속공정은 다음과 같다.5 is a second embodiment of the present invention, in which stress generation caused by the oxide film and other dissimilar materials is reduced by removing the second cap layer after forming the contact hole, and from the formation of the contact oxide film 21 shown in FIG. Since the process of removing the photo-etch mark in FIG. 1 is the same as in the first embodiment, reference is made to the description of FIGS. 4 (a) to 4 (f), and subsequent steps are as follows.
(g)도에서는 상기 보호막(25)을 식각저지층으로 이용하여 상기 층간절연막(26)을 상기 보호막에 대해 식각선택성이 있는 건식식각법으로 에치백하여 상기 보호막(25)의 노출면적을 확대하고, (h)도에서는 상기 보호막(25)을 전면 에치백하여 제2캡층(23)을 노출시킴과 동시에 상기 식각된 제1도전층(22)과, 제1캡층(23)의 측면에 보호막으로된 측벽스페이서(28)를 형성하며, 상기 측벽스페이서(28)를 마스크로 적용하여 상기 콘택산화막(21)을 식각하여 반도체기판 또는 게이트 전극을 노출시킴으로써 콘택홀을 형성한다.In (g), the protective layer 25 is used as an etch stop layer, and the interlayer insulating layer 26 is etched back by a dry etching method with an etching selectivity with respect to the protective layer to enlarge the exposed area of the protective layer 25. In (h), the protective film 25 is etched back to expose the second cap layer 23, and at the same time, the etched first conductive layer 22 and the side surface of the first cap layer 23 are used as a protective film. The sidewall spacer 28 is formed, and the contact oxide layer 21 is etched using the sidewall spacer 28 as a mask to form a contact hole by exposing a semiconductor substrate or a gate electrode.
(i)도에서는 상기 잔여 보호막과, 층간절연막 및 콘택산화막에 대해 선택성이 있는 습식 또는 건식식각법으로 상기 제2캡층을 제거하는데 예를 들어 상기 제2캡층이 실리콘막일 경우 HNO3를 포함하는 습식식각법이나 SF6,Cl2, HBr 등의 가스를 사용하는 건식식각법을 적용한다.In FIG. 1, the second cap layer is removed by a wet or dry etching method that is selective to the remaining passivation layer, the interlayer insulating layer, and the contact oxide layer. For example, when the second cap layer is a silicon layer, the wet layer includes HNO 3 . Etching method or dry etching method using gas such as SF 6, Cl 2 , HBr is applied.
이어서 상기 제2캡층 제거 후 결과물 전면에 도전물질을 증착시켜 금속배선용 제2도전층(29)을 형성함으로써 상기 콘택홀을 통해 반도체기판 또는 게이트 전극과 접촉하도록 한다.Subsequently, after removing the second cap layer, a conductive material is deposited on the entire surface of the resultant to form a second conductive layer 29 for metal wiring so as to contact the semiconductor substrate or the gate electrode through the contact hole.
제6도는 본 발명의 제3실시예로서, 일차로 제1도전층과 제1 및 제2캡층의 측면에 보호막과 동일한 물질로 측벽스페이서를 형성한 후 다시 얇은 보호막을 형성함으로써 잔류된 보호막에 의한 응력발생요인을 감소시키는 것으로, (a)도 및 (b)도는 제1실시예와 동일하므로, 제4도의 (a)도 및 (b)도를 참조하고, 후속공정은 다음과 같다.FIG. 6 is a third embodiment of the present invention. First, the sidewall spacers are formed on the side surfaces of the first conductive layer and the first and second cap layers by the same material as the passivation layer, and then a thin passivation layer is formed. In order to reduce the stress generating factor, (a) and (b) are the same as in the first embodiment, refer to (a) and (b) of FIG. 4, and the following steps are as follows.
(c)도 및 (d)도에서는 상기 콘택산화막(21)을 식각저지막으로 하여 보호막 전면을 에치백함으로써 상기 식각된 제1도전층(22)과 제1 및 제2캡층(23, 24)의 측면에 측벽스페이서(28)를 형성한 후, 결과물 전면에 다시 상기 측벽스페이서(28)를 이루고 있는 보호막보다 얇은 200Å∼1000Å정도의 두께로 상기 층간절연막에 대해 식각선택성이 있는 물질을 증착시켜 보호막(25')을 형성하며, 상기 보호막(25') 위에는 불순물이 도핑되지 않은 산화막으로 층간절연막(26)을 형성한다.In (c) and (d), the first conductive layer 22 and the first and second cap layers 23 and 24 are etched by etching back the entire surface of the protective layer using the contact oxide layer 21 as an etch stop layer. After forming the sidewall spacers 28 on the side of the protective film, a protective film is deposited on the entire surface of the resultant by depositing an etch-selective material with respect to the interlayer insulating film to a thickness of about 200 Å to 1000 얇은 thinner than the protective film forming the side wall spacers 28. (25 '), and the interlayer insulating film 26 is formed of an oxide film doped with impurities on the protective film 25'.
이때 상기 층간절연막(26)은 평탄성을 개선하기 위해 SOG(Spin On Glass)나 O3-TEOS, 또는 BPSG 등의 산화막을 개재시킬 수도 있다.In this case, the interlayer insulating layer 26 may include an oxide film such as spin on glass (SOG), O3-TEOS, or BPSG in order to improve flatness.
(e)도 및 (f)도에서는 상기 층간절연막(26) 위에 사진식각마스크(27)를 형성하고 이를 적용하여 상기 층간절연막(26)을 선택적으로 식각하여 보호막(25')의 소정영역을 노출시킨 후 상기 식각된 층간절연막(26)을 마스크로 하여 상기 보호막(25')의 노출된 부분을 등방성 또는 이방성 식각하여 상기 측벽스페이서(28)와, 측벽스페이서(28) 사이의 콘택산화막(21)을 노출시킨다.In (e) and (f), a photo etching mask 27 is formed on the interlayer insulating layer 26 and applied thereto to selectively etch the interlayer insulating layer 26 to expose a predetermined region of the passivation layer 25 '. After using the etched interlayer insulating layer 26 as a mask, the exposed portions of the passivation layer 25 ′ are isotropically or anisotropically etched to form contact oxide films 21 between the sidewall spacers 28 and the sidewall spacers 28. Expose
(g)도에서는 상기 사진식각마스크를 건식 또는 습식식각으로 제거한다.In (g), the photolithography mask is removed by dry or wet etching.
한편 상기 (f)도 및 (g)도의 공정은 상기 사진식각마스크를 먼저 제거한 후 식각된 상기 층간절연막을 마스크로 하여 상기 보호막(25')을 등방성 또는 이방성 에치백하는 공정으로 대신할 수 있다.On the other hand, the steps of (f) and (g) may be replaced by a process of isotropically or anisotropically etching back the protective layer 25 ′ using the etched interlayer insulating layer as a mask after removing the photolithography mask first.
(h)도 및 (i)도에서는 상기 측벽스페이서(28)를 마스크로 하여 상기 층간절연막(26) 및 콘택산화막(21)을 동시에 에치백(etch back)하여 반도체 기판 또는 게이트 전극등이 하층 도전층을 선택적으로 노출시켜 콘택홀을 형성한 후 결과물 전면에 도전물질을 증착시켜 금속배선용 제2도전층(29)을 형성함으로써 상기 콘택홀을 통해 반도체기판 또는 게이트 전극과 접촉하도록 한다.In (h) and (i), the interlayer insulating film 26 and the contact oxide film 21 are simultaneously etched back using the sidewall spacers 28 as a mask so that a semiconductor substrate, a gate electrode, or the like conducts a lower layer conductive material. After selectively exposing the layer to form a contact hole, a conductive material is deposited on the entire surface of the resultant to form a second conductive layer 29 for metal wiring to contact the semiconductor substrate or the gate electrode through the contact hole.
제7도는 본 발명의 제4실시예로서, 상기 제3실시예에 제1캡층을 제거하는 공정을 추가함으로써, 산화막과 다른 이종재료에 의한 응력발생요인을 더욱 감소시키는 것으로, (a)도 (b)도는 제1실시예와 동일하므로, 제4도의 (a)도 및 (b)도를 참조하고, (c)도로부터 (h)도는 제3 실시예와 동일하므로 제6도의 (c)도에서 (h)도까지의 공정을 참조하며, 후속공정은 다음과 같다.7 is a fourth embodiment of the present invention, by adding a process of removing the first cap layer to the third embodiment, to further reduce stress factors caused by the oxide film and other dissimilar materials, (a) ( b) is the same as the first embodiment, refer to (a) and (b) of FIG. 4, and (c) to (h) are the same as the third embodiment, and thus, (c) of FIG. Refer to the process from (h) to, and the following process is as follows.
(i)도 및 (차)도에서는 상기 노출된 보호막(25')과 측벽스페이서(28)를 에치백하여 상기 제2캡층(24)을 노출시킨 후 상기 보호막과 층간절연막 및 콘택산화막에 대해 선택성이 있는 습식 또는 건식식각법으로 제거하는데, 예를들어 상기 제2캡층(23)이 실리콘막이면 HNO3를 포함하는 습식식각법이나 SF6, Cl2, HBr 등의 가스 또는 CHF3 +O2가스를 이용하는 건식식각법을 적용한다.In FIGS. (i) and (d), the second protective layer 25 'and the sidewall spacers 28 are etched back to expose the second cap layer 24, and then the selectivity of the protective layer, the interlayer insulating layer, and the contact oxide layer is increased. In the wet or dry etching method, for example, if the second cap layer 23 is a silicon film, a wet etching method including HNO 3 or a gas such as SF 6 , Cl 2 , HBr, or CHF 3 + O 2 Dry etching using gas is applied.
이어서 상기 제2캡층 제거 후 결과물 전면에 도전물질을 증착시켜 금속배선용 제2도전층(29)을 형성함으로써 상기 콘택홀을 통해 반도체기판 또는 게이트 전극과 접촉하도록 한다.Subsequently, after removing the second cap layer, a conductive material is deposited on the entire surface of the resultant to form a second conductive layer 29 for metal wiring so as to contact the semiconductor substrate or the gate electrode through the contact hole.
제8도 내지 제11도는 본 발명의 제5 내지 제8실시예로서, 상기 콘택산화막을 2차에 걸쳐 식각함으로써 콘택산화막의 두께가 두꺼울 경우에도 과도식각에 의한 기판의 손상을 최소화할 수 있으며, 각 실시예에 대한 설명은 다음과 같다.8 to 11 illustrate the fifth to eighth embodiments of the present invention, in which the damage of the substrate due to excessive etching may be minimized even when the contact oxide is thick by etching the contact oxide over a second time. Description of each embodiment is as follows.
먼저 제8도는 상기 캡층을 이중구조로 적용하고, 상기 콘택산화막을 소정깊이로 일차 식각한 후 식각된 부분에 측벽스페이서를 형성하며, 이차로 잔여 콘택산화막을 식각하여 콘택홀을 형성하는 것으로, 각 공정은 다음과 같다.First, in FIG. 8, the cap layer is applied in a double structure, firstly etching the contact oxide layer to a predetermined depth, and then forming sidewall spacers on the etched portion, and secondly forming a contact hole by etching the remaining contact oxide layer. The process is as follows.
먼저 (a)도에서는 소스, 드레인 및 게이트 전극으로 이루어진 트랜지스터가 형성되어 있는 반도체 기판 전면에 불순물이 도핑되어 있는 BPSG를 단층으로 사용하거나 불순물이 도핑되지 않은 글래스와 함께 적층시켜 열처리함으로써 평탄성을 향상시킨 콘택산화막(21)을 형성하고, 상기 콘택산화막(21) 위에는 비트라인용 제1도전층(22)과, 제1 및 제2캡층(23, 24)을 순차적으로 적층시키고, 상기 제2캡층(24) 위에 포토레지스트를 도포한 후 노광 및 현상하여 식각마스크를 형성하고 이를 적용하 상기 제1도전층(22)과 제1 및 제2캡층(23, 24)을 식각한다.First, in (a), flatness is improved by using a BPSG doped with impurities on the entire surface of a semiconductor substrate on which a transistor consisting of a source, a drain, and a gate electrode is formed as a single layer, or by laminating and heat-treating the glass together with an impurity-doped glass. The contact oxide layer 21 is formed, and the first conductive layer 22 for bit lines and the first and second cap layers 23 and 24 are sequentially stacked on the contact oxide layer 21, and the second cap layer ( 24) After the photoresist is applied, the photoresist is exposed and developed to form an etching mask, and then the first conductive layer 22 and the first and second cap layers 23 and 24 are etched.
(b)도 및 (c)도에서는 상기 제1도전층(22)과 제1 및 제2캡층(23, 24) 식각 후 결과물 전면에 불순물이 도핑되지 않은 산화막으로 일차로 층간절연막(26)을 형성한 후 평탄성을 개선하기 위해 SOG(Spin On Glass)나 O3-TEOS, BPSG 등의 산화막을 개재하여 이차로 층간절연막(26')을 형성한다.In (b) and (c), after the etching of the first conductive layer 22 and the first and second cap layers 23 and 24, the interlayer insulating layer 26 is first formed of an oxide film that is not doped with impurities on the entire surface of the resultant. After the formation, the interlayer insulating layer 26 'is secondarily formed through an oxide film such as spin on glass (SOG), O 3 -TEOS, or BPSG to improve flatness.
(d)도에서는 상기 층간절연막(26') 위에 포토레지스트를 도포, 노광 및 현상하여 사진식각마스크(27)를 형성하고, 이를 적용하여 상기 층간절연막(26, 26')을 선택적으로 이방성식각한다.In (d), a photoresist mask 27 is formed by applying, exposing, and developing a photoresist on the interlayer insulating layer 26 ', and applying the same to selectively anisotropically etch the interlayer insulating layers 26 and 26'. .
이때 상기 식각은 CF4등의 F이온이 포함된 가스를 이용하며, 상기 제2캡층은 식각선택성이 있으므로 식각저지층으로 작용하게 된다.In this case, the etching is performed using a gas containing F ions such as CF 4 , and the second cap layer acts as an etch stop layer because the second cap layer has an etching selectivity.
(e)도에서는 상기 콘택산화막(21)과 층간절연막(26, 26')을 소정의 깊이로 일차 식각한다.In (e), the contact oxide film 21 and the interlayer insulating films 26 and 26 'are first etched to a predetermined depth.
이때 상기 사진식각마스크는 먼저 제거해도 되며, 상기 콘택산화막의 식각깊이는 층간절연막(26, 26')의 두께보다 얕은 깊이로 하여 일차 콘택산화막 식각을 종료하였을 때 상기 제2캡층(24) 위에 층간절연막(26)이 잔류될 수 있도록 한다.In this case, the photolithography mask may be removed first, and the etch depth of the contact oxide layer may be shallower than the thickness of the interlayer insulating layers 26 and 26 ′, so that when the primary contact oxide layer is etched, the interlayer is formed on the second cap layer 24. The insulating film 26 is allowed to remain.
(f)도에서는 상기 잔류된 층간절연막(26)을 마스크로 적용하여 상기 제2캡층(24)의 일부를 식각한 후 결과물 전면에 질화막이나 폴리이미드막 등의 산화막에 대해 식각선택성이 있는 물질을 500Å∼2000Å 정도의 두께로 도포하여 보호막(25)을 형성한다.In (f), a portion of the second cap layer 24 is etched by applying the remaining interlayer insulating layer 26 as a mask, and then a material having an etch selectivity with respect to an oxide film such as a nitride film or a polyimide film is formed on the entire surface of the resultant. The protective film 25 is formed by coating with a thickness of about 500 kPa to 2000 kPa.
(g)도에서는 상기 보호막(25)을 도포된 두께 이상으로 에치백하여 상기 제1도전층(22)과 제1 및 제2캡층(23, 24')의 일측면에 측벽스페이서(28)를 형성하며, (h)도에서는 상기 측벽스페이서(28)를 마스크로 하여 상기 일차 콘택산화막 식각시 잔류된 층간절연막(26)을 소정의 두께만큼 식각함과 동시에 콘택산화막(21)을 이차로 완전히 식각하여 콘택홀을 형성한다.In (g), the sidewall spacer 28 is formed on one side of the first conductive layer 22 and the first and second cap layers 23 and 24 'by etching back the protective film 25 to a thickness greater than or equal to the coating thickness. In (h), the sidewall spacer 28 is used as a mask to etch the interlayer insulating layer 26 remaining in the primary contact oxide layer by a predetermined thickness and to completely etch the contact oxide layer 21 secondarily. To form contact holes.
마지막으로 (i)도에서는 상기 콘택홀 형성한 후 결과물 전면에 도전물질을 증착시켜 금속배선용 제2도전층(29)을 형성함으로서 상기 콘택홀을 통해 반도체기판 또는 게이트 전극과 접촉하도록 한다.Finally, in (i), after forming the contact hole, a conductive material is deposited on the entire surface of the resultant to form a second conductive layer 29 for metal wiring so as to contact the semiconductor substrate or the gate electrode through the contact hole.
제9도는 상기 5실시예에 제2캡층을 제거하는 공정을 추가한 것으로, 제8도의 (e)도와 같은 제2캡층의 일부식각공정을 제외한 (a)도로부터 (g)도까지의 공정은 제8도의 (a)도에서 (g)도를 참조하며, 후속공정은 다음과 같다.9 is a view of adding the process of removing the second cap layer to the fifth embodiment, and the process from (a) to (g) except for the partial etching process of the second cap layer as shown in (e) of FIG. Referring to Figure 8 (a) to (g) of Figure 8, the following process is as follows.
(h)도에서는 상기 측벽스페이서(28)를 마스크로 하여 상기 일차 콘택산화막 식각 후 남은 콘택산화막(21)을 이차로 식각하여 콘택홀을 형성한다.In (h), the sidewall spacers 28 are used as masks to form contact holes by second etching the contact oxide film 21 remaining after the primary contact oxide film is etched.
이때 상기 제2캡층(24)이 상부가 노출되도록 상기 잔류된 층간절연막(26)을 과도식각하여 상기 제2캡층(24) 상부에 위치하는 것은 층간절연막(26)을 모두 제거한다.At this time, the second interlayer insulating layer 26 is excessively etched so that the upper portion of the second cap layer 24 is exposed, and thus the upper portion of the second cap layer 24 is removed to remove all of the interlayer insulating layer 26.
(i)도에서는 상기 콘택홀 형성 후 제2캡층(24)을 상기 측벽스페이서(28)와 층간절연막(26) 및 콘택산화막(21)에 대해 식각선택성이 있는 습식 및 건식식각으로 제거하는데, 예를 들어 상기 제2캡층이 실리콘막일 경우 HNO3를 포함하는 습식각법이나 SF6, Cl2, HBr등의 가스를 사용하는 이방성건식식각법 또는 CHF3와 O2를 이용한 화학적 건식식각 등을 적용한다.In (i), after the contact hole is formed, the second cap layer 24 is removed by wet and dry etching with etch selectivity with respect to the sidewall spacer 28, the interlayer insulating layer 26, and the contact oxide layer 21. For example, when the second cap layer is a silicon film, a wet etching method including HNO 3 or an anisotropic dry etching method using gases such as SF 6, Cl 2 , HBr, or chemical dry etching using CHF 3 and O 2 may be used.
이어서, 상기 제2캡층 제거 후 결과물 전면에 도전물질을 층착시켜 금속배선용 제2도전층(29)을 형성함으로써 상기 콘택홀을 통해 반도체기판 또는 게이트 전극과 접촉하도록 한다.Subsequently, after removing the second cap layer, a conductive material is deposited on the entire surface of the resultant to form a second conductive layer 29 for metal wiring so as to contact the semiconductor substrate or the gate electrode through the contact hole.
제10도는 제9도의 제6실시예에서의 보호막 대신 보조산화막을 사용하여 측벽스페이서를 형성함으로써 공정을 단순화하는 것으로 (a)도로부터 (e)도까지의 공정은 제8도의 (a)도에서 (e)도를 참조하며, 후속공정은 다음과 같다.FIG. 10 simplifies the process by forming sidewall spacers using an auxiliary oxide film instead of the protective film in the sixth embodiment of FIG. 9, and the processes from (a) to (e) are shown in (a) of FIG. Referring to (e), the following process is as follows.
(f)도에서는 상기 콘택산화막(21)을 일차로 식각한 후 결과물 전면에 1000Å∼2000Å 정도의 두께로 보조산화막(30)을 형성하고, (g)에서 상기 보조산화막(30)과 일차 식각 후 남은 콘택산화막(21) 및 층간절연막(26)을 순차적으로 에치백하여 식각된 제1도전층(22) 과 제1 및 제2캡층(23, 24)의 일측면에 측벽스페이서(28)를 형성함과 동시에 콘택홀을 형성한다.In (f), the contact oxide film 21 is first etched, and then the auxiliary oxide film 30 is formed on the entire surface of the resultant with a thickness of about 1000 to 2000 mm, and in (g), after the primary etching with the auxiliary oxide film 30, The remaining contact oxide layer 21 and the interlayer insulating layer 26 are sequentially etched back to form sidewall spacers 28 on one side of the etched first conductive layer 22 and the first and second cap layers 23 and 24. At the same time, a contact hole is formed.
이때 상기 에치백시 과도식각하여 상기 제2캡층(24)의 상부를 노출시켜도 된다.At this time, the upper portion of the second cap layer 24 may be exposed by excessive etching during the etch back.
(h)도에서는 상기 제2캡층(24)을 제거하거나 또는 그대로 두고 콘택홀이 형성되어 있는 구조물 전면에 도전물질을 증착시켜 금속배선용 제2도전층(29)을 형성함으로써 상기 콘택홀을 통해 반도체기판 또는 게이트 전극과 접촉하도록 한다.In (h), the second cap layer 24 is removed or left as it is, and a conductive material is deposited on the entire surface of the structure in which the contact hole is formed to form the second conductive layer 29 for metal wiring. Make contact with the substrate or gate electrode.
제11도는 상기 콘택산화막의 일차 식각시 이방성정도를 감소시키기 위해 등방성식각을 함께 이용하며, 상기 측벽스페이서를 보호막과 보조산화막의 이중구조로 형성하는 것으로, (a)도로부터 (f)도까지의 공정은 제1실시예와 동일하므로 상기 제4도의 (a)도에서 (f)도까지의 공정을 참조하며, 후속공정은 다음과 같다.11 is an isotropic etching is used to reduce the degree of anisotropy during the primary etching of the contact oxide layer, and the sidewall spacers are formed in a double structure of the protective layer and the auxiliary oxide layer. Since the process is the same as that of the first embodiment, reference is made to the process from (a) to (f) in FIG. 4, and the following process is as follows.
단, 보호막(25)은 구 두께를 200Å∼1000Å으로 한다.However, the protective film 25 shall be 200 mm-1000 mm in thickness.
(g)도에서는 상기 사진식각마스크를 습식 및 건식식각법으로 제거한 후 층간절연막(26) 및 보호막(25)을 순차적으로 에치백하여 상기 제1캡층(24)을 노출시킴과 동시에 식각된 제1도전층(22)과 제1 및 제2캡층(23, 24)의 일측면에 측벽스페이서(28')를 형성한다.In (g), the photolithography mask is removed by wet and dry etching, and then the interlayer insulating layer 26 and the protective layer 25 are sequentially etched back to expose the first cap layer 24 and simultaneously etch the first etching layer. Sidewall spacers 28 ′ are formed on one side of the conductive layer 22 and the first and second cap layers 23 and 24.
그리고 상기 식각시 상기 보호막(25)의 두께보다 과도식각하며, 이때 상기 콘택산화막(21)도 일차로 소정의 두께까지 식각된다.In addition, the etching is over-etched than the thickness of the protective film 25, wherein the contact oxide 21 is also first etched to a predetermined thickness.
(h)도 및 (i)도에서는 상기 에치백 후 결과물 전면에 보조산화막(30)을 500Å∼1500Å 정도의 두께로 형성한 후 에치백하여 이차로 상기 콘택산화막(21)을 식각함으로써 콘택홀을 형성하며, 동시에 식각된 제1도전층(22)과 제1 및 제2캡층(23, 24)의 일측면에 보호막과 보조산화막으로된 측벽스페이서(28)를 형성한다.In (h) and (i), the auxiliary oxide film 30 is formed on the entire surface of the resultant after the etch back, and then etched back to etch the contact oxide film 21 secondly to etch the contact hole. At the same time, sidewall spacers 28 formed of a protective film and an auxiliary oxide film are formed on one side of the first conductive layer 22 and the first and second cap layers 23 and 24 which are simultaneously etched.
이때 상기 에치백시 상기 제2캡층(24)의 전면이 노출되도록 하며, (차)도에서 상기 노출된 제2캡층(24)을 제거하거나 또는 제거하지 않은 상태에서 구조물 전면에 도전물질을 증착시켜 금속배선용 제2도전층(29)을 형성함으로써 상기 콘택홀을 통해 반도체기판 또는 게이트 전극과 접촉하도록 한다.At this time, the entire surface of the second cap layer 24 is exposed during the etch back, and the conductive material is deposited on the entire surface of the structure in a state of removing or not removing the exposed second cap layer 24 in (d). The second conductive layer 29 for metal wiring is formed to contact the semiconductor substrate or the gate electrode through the contact hole.
제12도 및 제13도는 본 발명의 제9, 제10실시예로서, 제12도에서는 캡층을 형성하지 않고 측벽스페이서만 형성하며, 제13도에서는 제1 및 제2캡층을 형성한 것으로, 이를 참조하여 설명하면 다음과 같다.12 and 13 illustrate the ninth and tenth embodiments of the present invention. In FIG. 12, only the sidewall spacers are formed without the cap layer, and in FIG. 13, the first and second cap layers are formed. If described with reference to:
제12도의 (a)도에서는 소스, 드레인 및 게이트 전극으로 이루어진 트랜지스터가 형성되어 있는 반도체 기판 전면에 불순물이 도핑되어 있는 BPSG를 단층으로 사용하거나 불순물이 도핑되지 않은 글래스와 함께 적층시켜 열처리함으로써 평탄성을 향상시킨 콘택산화막(21)을 형성하고, 상기 콘택산화막(21) 위에는 다결정실리콘막과 WSi와 W와 같은 고융점 금속실리사이드나 금속물질을 증착시켜 비트라인용 제1도전층(22)을 형성한 후 그 위에 포토레지스트를 도포, 노광 및 현상하여 식각마스크를 형성하고 이를 적용하여 상기 제1도전층(22)을 식각한다.In FIG. 12 (a), flatness is obtained by using a BPSG doped with impurities on the entire surface of a semiconductor substrate on which a transistor consisting of a source, a drain, and a gate electrode is formed as a single layer, or by laminating and heat-treating them together with an undoped glass. The improved contact oxide film 21 is formed, and the first conductive layer 22 for the bit line is formed by depositing a polycrystalline silicon film and a high melting point metal silicide such as WSi and W or a metal material on the contact oxide film 21. After that, a photoresist is applied, exposed to light, and developed to form an etching mask, and the first conductive layer 22 is etched by applying the etching mask.
이때 상기 제1도전층(22) 위에는 식각마스크를 형성하기 전에 제13도의 (a)도에 도시한 바와 같이 제1 및 제2캡층(23, 24)을 형성하여도 된다.In this case, the first and second cap layers 23 and 24 may be formed on the first conductive layer 22 as shown in FIG. 13 (a) before forming the etching mask.
계속하여 상기 제12도의 (b)도 및 (c)도에서는 상기 제1도전층(22) 식각 후 결과물 전면에 불순물이 도핑되지 않은 산화막으로 일차로 층간절연막(26)을 형성한 후 평탄성을 개선하기 위해 SOG나 O3-TEOS, 또는 BPSG 등의 산화막을 개재하여 이차로 층간절연막(26')을 형성하며, 이어서 (d)도에서는 상기 층간절연막(26') 위에 포토레지스트를 도포, 노광 및 현상하여 사진식각마스크(27)를 형성한다.Subsequently, in FIGS. 12B and 12C, after the first conductive layer 22 is etched, the interlayer insulating layer 26 is first formed of an oxide film not doped with impurities on the entire surface of the resultant, and then the flatness is improved. To this end, an interlayer insulating film 26 'is formed second through an oxide film such as SOG, O3-TEOS, or BPSG, and in (d), a photoresist is applied, exposed, and developed on the interlayer insulating film 26'. To form a photo etching mask 27.
(e)도 및 (f)도에서는 상기 사진식각마스크(27)를 적용하여 상기 층간절연막(26, 26')과 콘택산화막을 소정깊이까지 일차로 이방성 식각한 후 다시 이차로 등방성식각하여 콘택홀을 형성하는데, 상기 등방성 식각시 상기 식각된 제1도전층(22)의 일측면이 노출된다.In (e) and (f), the photolithography mask 27 is applied to firstly anisotropically etch the interlayer insulating layers 26 and 26 'and the contact oxide layer to a predetermined depth, and then isotropically etch secondly again to contact holes. In one embodiment, one side of the etched first conductive layer 22 is exposed during the isotropic etching.
(g)도 내지 (h)도에서는 상기 사진식각마스크를 제거하고, 상기 제1도전층(22)의 노출된 부분을 언더식각(under etch)하여 제거한 후 결과물 전면에 소정의 두께로 보조산화막(30)을 형성하며, 이어서 상기 보조산화막(30)과 층간절연막(26)을 소정의 깊이까지 에치백하여 콘택홀을 형성하며, 식각되고 남은 층간절연막(26) 및 그 하부의 층간절연막(26)과 상기 제1도전층(22)과 상기 콘택산화막(21)의 일측면에 상기 보조산화막으로된 측벽스페이서(28)를 형성한 후 결과물 전면에 도전물질을 증착시켜 금속배선용 제2도전층(29)을 형성함으로써 상기 콘택홀을 통해 반도체기판 또는 게이트 전극과 접촉하도록 한다.In (g) to (h), the photolithography mask is removed, and the exposed portion of the first conductive layer 22 is removed by under etching, and then the auxiliary oxide film (a predetermined thickness is formed on the entire surface of the resultant product). 30), and then the auxiliary oxide layer 30 and the interlayer insulating layer 26 are etched back to a predetermined depth to form a contact hole, and the etched and remaining interlayer insulating layer 26 and the lower interlayer insulating layer 26 are formed. And forming a sidewall spacer 28 of the auxiliary oxide layer on one side of the first conductive layer 22 and the contact oxide layer 21, and then depositing a conductive material on the entire surface of the resulting second conductive layer 29 for metal wiring. ) To be in contact with the semiconductor substrate or the gate electrode through the contact hole.
제14도는 본 발명의 제11실시예로서, 제9실시예와 동일하게 캡층을 사용하지 않으며, 상기 층간절연막 및 콘택산화막의 등방성 식각 후 상기 제1도전층(22)이 노출되면 그 부분을 산화시키는 것으로, (a)도로부터 (f)도까지의 공정은 제9실시예와 동일하므로 제12도의 (a)도에서 (f)도를 참조하며, 후속공정은 다음과 같다.FIG. 14 is an eleventh embodiment of the present invention, which does not use a cap layer as in the ninth embodiment, and oxidizes a portion of the first conductive layer 22 when the first conductive layer 22 is exposed after isotropic etching of the interlayer insulating layer and the contact oxide layer. The steps from (a) to (f) are the same as in the ninth embodiment, so refer to (a) to (f) in FIG. 12, and the subsequent steps are as follows.
(g)도에서는 상기 층간절연막 및 콘택산화막의 등방성 식각시 제1도전층(22)의 노출된 부분을 O2를 포함하는 산화성 분위기에서 열처리하여 산화시키고 (빗금영역), 이어서 상기 결과물 전면에 소정의 두께로 보조산화막(30)을 형성한다.(g), in the isotropic etching of the interlayer insulating film and the contact oxide film, the exposed portion of the first conductive layer 22 is oxidized by heat treatment in an oxidizing atmosphere including O 2 (hatched area), and then a predetermined surface is formed on the entire surface of the resultant. The auxiliary oxide film 30 is formed to a thickness of.
(h)도 및 (i)도에서는 상기 보조산화막(30) 및 층간절연막(26)을 순차적으로 에치백하여 제거함과 동시에 일차 식각시 식각되지 않고 남은 콘택산화막(21)을 이차로 식각하여 콘택홀을 형성한 후 결과물 전면에 도전물질을 증착시켜 금속배선용 제2도전층(29)을 형성함으로써 상기 콘택홀을 통해 반도체기판 또는 게이트 전극과 접촉하도록 한다.In (h) and (i), the auxiliary oxide layer 30 and the interlayer insulating layer 26 are sequentially etched and removed, and at the same time, the remaining contact oxide layer 21, which is not etched during the primary etching, is etched as a secondary contact hole. After forming the conductive material is deposited on the entire surface of the resultant to form a second conductive layer 29 for metal wiring to contact the semiconductor substrate or the gate electrode through the contact hole.
이상에서와 같이 본 발명에 의하면 비트라인 상부에는 캡층을 형성하고, 상기 캡층 및 비트라인의 측면에는 측벽스페이서를 형성하여 금속배선층 형성시 자기정렬적으로 형성함으로써 콘택마스크의 정렬오차에 영향을 받지 않음과 동시에 절연특성을 개선하여 신뢰성을 향상시킬 수 있고, 상기 캡층의 측면에 보호막과 동일한 물질로 측벽스페이서를 형성한 후 다시 얇은 보호막을 형성함으로써 잔류된 보호막에 의한 응력발생요인을 감소시킬 수 있으며, 콘택산화막을 2차에 걸쳐 식각함으로써 콘택산화막의 두께가 두꺼울 경우에도 과도식각에 의한 기판의 손상을 최소화할 수 있으며, 이방성 및 등방성식각을 연속실시하여 콘택홀과 측벽스페이서를 형성함으로써 제조공정을 줄일 수 있는 효과가 있다.As described above, according to the present invention, a cap layer is formed on the bit line, and sidewall spacers are formed on the side of the cap layer and the bit line to form self-alignment when forming the metal wiring layer, thereby not being affected by the alignment error of the contact mask. At the same time, it is possible to improve reliability by improving insulation characteristics, and by forming a sidewall spacer with the same material as the passivation layer on the side of the cap layer and forming a thin passivation layer, stress generation factors due to the remaining passivation layer can be reduced. By etching the contact oxide film over two times, even if the contact oxide film is thick, damage to the substrate due to excessive etching can be minimized, and anisotropic and isotropic etching are performed continuously to form a contact hole and sidewall spacers, thereby reducing the manufacturing process. It can be effective.
Claims (48)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940036434A KR0141949B1 (en) | 1994-12-23 | 1994-12-23 | Manufacturing method of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940036434A KR0141949B1 (en) | 1994-12-23 | 1994-12-23 | Manufacturing method of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR960026831A KR960026831A (en) | 1996-07-22 |
| KR0141949B1 true KR0141949B1 (en) | 1998-06-01 |
Family
ID=19403260
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019940036434A KR0141949B1 (en) | 1994-12-23 | 1994-12-23 | Manufacturing method of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0141949B1 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100411232B1 (en) * | 1996-12-30 | 2005-09-30 | 주식회사 하이닉스반도체 | Method of manufacturing transistor in semiconductor device |
-
1994
- 1994-12-23 KR KR1019940036434A patent/KR0141949B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR960026831A (en) | 1996-07-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6528368B1 (en) | Method for fabricating semiconductor device, and semiconductor device, having storage node contact flugs | |
| KR100299085B1 (en) | Semiconductor device and manufacturing method | |
| US7674673B2 (en) | Semiconductor device and manufacturing method thereof | |
| KR100726145B1 (en) | Method for fabricating semiconductor device | |
| JP2001196564A (en) | Semiconductor device and method of manufacturing the same | |
| US6528369B1 (en) | Layer structure having contact hole and method of producing same | |
| JP2000277708A (en) | Semiconductor device and its forming method | |
| JP2000068481A (en) | Manufacture of dram device | |
| JP2002280452A (en) | Integrated circuit device preventing short circuit effectively and its fabricating method | |
| JP2557592B2 (en) | Method of manufacturing semiconductor memory cell | |
| KR0138308B1 (en) | Method of fabricating interlayer connection in semiconductor device | |
| KR0141950B1 (en) | Manufacturing method of semiconductor device | |
| US5946568A (en) | Self aligned method of fabricating a DRAM with improved capacitance | |
| US5372965A (en) | Method for fabricating capacitor of semiconductor memory device | |
| KR100486300B1 (en) | Method for fabricating semiconductor device wherein bit-lines are formed by damascene technique | |
| US6136716A (en) | Method for manufacturing a self-aligned stacked storage node DRAM cell | |
| US7034354B2 (en) | Semiconductor structure with lining layer partially etched on sidewall of the gate | |
| KR0141949B1 (en) | Manufacturing method of semiconductor device | |
| US6013550A (en) | Method to define a crown shaped storage node structure, and an underlying conductive plug structure, for a dynamic random access memory cell | |
| KR100231598B1 (en) | Method for forming contact hole of semiconductor device | |
| JPH1197529A (en) | Manufacture of semiconductor device | |
| JP3172229B2 (en) | Method for manufacturing semiconductor device | |
| KR100307968B1 (en) | Method of forming interlevel dielectric layers of semiconductor device provided with plug-poly | |
| KR100310823B1 (en) | Contact hole formation method of semiconductor device | |
| KR100213220B1 (en) | Process for forming buried contact hole in semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20090223 Year of fee payment: 12 |
|
| LAPS | Lapse due to unpaid annual fee |