KR0137756B1 - 동기형 다이나믹 ram - Google Patents

동기형 다이나믹 ram

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KR0137756B1
KR0137756B1 KR1019910017761A KR910017761A KR0137756B1 KR 0137756 B1 KR0137756 B1 KR 0137756B1 KR 1019910017761 A KR1019910017761 A KR 1019910017761A KR 910017761 A KR910017761 A KR 910017761A KR 0137756 B1 KR0137756 B1 KR 0137756B1
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memory cell
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아쓰시 다까스기
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고스기 노부미쓰
오끼덴끼고오교 가부시끼가이샤
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Abstract

본 발명은, 동기형 다이나믹 RAM(랜덤, 액세스, 메모리), 특히 그 출력 제어 방식에 관한 것으로 제1의 발명은, 어드레스를 디코더하여 메모리 셀을 선택하고, 이 메모리 셀에 대한 데이터의 기입 및 판독을 하는 다이나믹 RAM에 있어서, 상기 메모리 셀의 판독을 래치하는 동시에 래치 완료 신호를 출력하는 데이터 래치 회로와, 상기 데이터 래치 회로에서 래치된 판독 데이터를 외부로 출력하는 출력 회로와, 액세스 개시시 부터 상기 래치 완료신호의 출력시까지의 기간, 1메모리 액세스 중에 연속하여 입력되는 복수개의 동기 클럭수를 계수하는 클럭 계수 회로와, 상기 래치 완료 신호의 출력 직후의 상기 동기 클럭의 전선 또는 후선에 의거하여, 상기 클럭 계수 회로 출력을 외부로 출력하는 지연 클럭수 출력 회로를 설치한 것이고, 제2의 발명은, 상기 제1의 발명에 있어서, 상기 래치 완료 신호를 소정 시간 지연시키는 지연 회로를 설치한 것이며, 제3의 발명은, 어드레스를 디코더하여 메모리 셀을 선택하고, 이 메모리 셀에 대한 데이터의 기입 및 판독을 하는 다이나믹 RAM에 있어서, 상기 메모리 셀의 판독 데이터를 래치하는 데이터 래치 회로와, 1메모리 액세스 중에 연속하여 입력되는 복수개의 동기 클럭에 의거하여, 외부 입력 신호에 의하여 설정되는 지연 클럭수에 따른 출력 제어 신호를 출력하는 출력 클럭 지연 제어 회로와, 상기 데이터 래치 회로에서 래치된 판독 데이터를 상기 출력 제어 신호에 의거하여 외부로 출력하는 출력 회로를 설치한 것이다.

Description

동기형 다이나믹 RAM
제1도는 본 발명의 제1의 실시예를 나타내는 동기형 다이나믹 RAM의 구성 블록도.
제2도는 제1도의 클럭 계수 회로 및 지연 클럭수 출력 회로의 회로도.
제3도는 제1도의 타이밍도.
제4도는 본 발명의 제2의 실시예를 나타내는 동기형 다이나믹 RAM의 구성 블럭도.
제5도는 제4도의 타이밍도.
제6도는 본 발명의 제3의 실시예를 나타내는 동기형 다이나믹 RAM의 구성 블럭도.
제7도는 제6도의 출력 클럭 지연 제어 회로의 회로도.
제8도는 제6도의 타이밍도이다.
*도면의 주요 부분에 대한 부호의 설명*
1:어드레스 입력 회로2:X 어드레스 디코더
3:Y 어드레스 디코더4:메모리셀 어레이
5:데이터 버스6,6A:데이터 래치 회로
7:출력 회로8:메모리 제어 신호 발생 회로
9:클럭 계수 회로10:지연 클럭수 출력 회로
30:지연 회로40:출력 클럭 지연 제어 회로
본 발명은 동기형 다이나믹 RAM(랜덤 액세스 메모리), 특히 그 출력 제어 방식에 관한 것이다.
종래, 동기형 반도체 메모리에 관한 기술로서는, 예를 들면 특개소 61-39295호 공보, 및 특개소 62-275384호 공보 등에 기재되어 있는 것이 있었다.
종래의 반도체 메모리에서는, 상기 문헌에 기재되어 있는 바와 같이, 메모리 셀 어레이의 출력측에 래치 회로를 설치하고, 다시 그 출력측에 출력 버퍼를 설치하고 있다. 그리고, 메모리 셀 어레이에서 데이터를 판독하는 경우, 외부에서 입력되는 어드레스를 디코더로 해독하고, 메모리 셀 어레이 중의 메모리 셀을 선택한다. 선택된 메모리 셀의 판독 데이터는, 래치 회로에 일시 래치되고, 그후, 예를 들면 동기 클럭에 동기하여 출력 버퍼로부터 외부로 판독된다.
이러한 종류의 동기형 반도체 메모리에서는, 1메모리 액세스 중에 1개의 동기 클럭이 입력하는 스태틱 RAM의 경우, 이 동기 클럭에 동기하여 판독 데이터를 정확하게 출력할 수 있다.
그러나, 상기 구성의 반도체 메모리에서는, 다음과 같은 과제가 있었다.
종래의 동기형 반도체 메모리에서는, 1메모리 액세스 중에 1개의 동기 클럭이 입력하는 스태틱 RAM에 적용한 경우, 이 동기 클럭에 동기하여 정확하게 판독 데이터를 외부로 출력할 수 있다. 그러나 1메모리 액세스 중에 연속하는 복수개의 동기 클럭이 입력이 입력하는 다이나믹 RAM에, 종래의 동기 방식을 적용한 경우, 어느 타이밍의 동기 클럭에 맞추어서 판독 데이터를 외부로 출력하는 여부를 사건에 결정하여 둘 필요가 있다. 이때, 바르게 동기 액세스 시키기 위해서는, 여하한 제보 불균일 및 동작 조건의 불균일이 있어도, 반듯이 출력 버퍼 전단의 래치 회로에 판독 데이터를 래치한 후, 이 출력 버퍼를 동작시켜서 판독 데이터를 외부로 출력해야 한다.
그러나, 종래와 같은 스태틱 RAM과 달리, 다이나믹 RAM에서는, 1메모리 액세스중에 복수개의 동기클럭이 입력되고, 이 1메모리 액세스 중에 있어서, 어드레스의 입력과, 데이터의 판독을 하고 혹은 기입을 해야하기 때문에, 내부 회로적으로 판독 데이터의 지연이 생기고, 출력 버퍼의 동작 타이밍을 정밀하게 제어할 수 없고, 종래의 스태틱 RAM의 동기 방식을 적용하기가 곤란하다.
또 다이나믹 RAM에 있어서, 1메모리 액세스 중에 연속하여 입력되는 복수개의 동기 클럭중, 출력 버퍼의 동작 타이밍을 정하는 동기 클럭을 지정하여 놓고, 그 지정된 동기 클럭에 의거하여, 출력 버퍼에서 판독 데이터를 출력하는 것도 생각할 수 있다. 그러나, 제조 불균일 및 동작 조건의 불균일 등이 있기 때문에 메모리 셀의 판독 데이터가 래치 회로까지 전송되어 오는 시간이 다르고, 복수개의 동기 클럭 중의 최적한 클럭을 선택하기가 곤란하고, 따라서 다이나믹 RAM을 정확히 동기 제어하여 판독 데이터를 출력하기가 곤란했다.
본 발명은 상기 종래 기술이 갖고 있던 과제로서, 1메모리 액세스 중에 복수 입력되는 동기 클럭중, 최적한 동기 클럭을 선택하여 출력 버퍼의 동작 타이밍을 결정하기가 곤란하며, 따라서 다이나믹 RAM에 있어서의 정확한 동기 제어가 곤란하다고 하는 점에 관하여 해결된 동기형 다이나믹 RAM을 제공하는 것이다.
상기 과제를 해결하기 위해서, 제1의 발명은, 어드레스를 디코더하여 메모리 셀을 선택하고, 이 메모리 셀에 대한 데이터의 기입 및 판독을 하는 다이나믹 RAM에 있어서, 상기 메모리 셀의 판독을 래치하는 동시에 래치 완료 신호를 출력하는 데이터 래치 회로와, 상기 데이터 래치 회로에서 래치된 판독 데이터를 외부로 출력하는 출력 회로와, 액세스 개시시부터 상기 래치 완료신호의 출력시까지의 기간, 1메모리 액세스 중에 연속하여 입력되는 복수개의 동기 클럭수를 계수하는 클럭 계수 회로와, 상기 래치 완료 신호의 출력 직후의 상기 동기 클럭의 전선 또는 후선에 의거하여, 상기 클럭 계수 회로 출력을 외부로 출력하는 지연 클럭수 출력 회로를 설치한 것이다.
제2의 발명은, 상기 제1의 발명에 있어서, 상기 래치 완료 신호를 소정 시간 지연시키는 지연 회로를 설치한 것이다.
제3의 발명은, 어드레스를 디코더하여 메모리 셀을 선택하고, 이 메모리 셀에 대한 데이터의 기입 및 판독을 하는 다이나믹 RAM에 있어서, 상기 메모리 셀의 판독 데이터를 래치하는 데이터 래치 회로와, 1메모리 액세스 중에 연속하여 입력되는 복수개의 동기 클럭에 의거하여, 외부 입력 신호에 의하여 설정되는 지연 클럭수에 따른 출력 제어 신호를 출력하는 출력 클럭 지연 제어 회로와, 상기 데이터 래치 회로에서 래치된 판독 데이터를 상기 출력 제어 신호에 의거하여 외부로 출력하는 출력 회로를 설치한 것이다.
제1의 발명에 의하면, 이상과 같이 동기형 다이나믹 RAM을 구성했음으로, 클럭 계수 수단은, 액세스가 개시되면, 외부에서 입력되는 동기 클럭의 클럭수를 계수한다. 메모리 셀의 판독 데이터가 데이터 래치 회로에 래치되면, 이 데이터 래치 회로에서 래치 완료 신호가 발생하고, 클럭 계수 회로의 계수 동작이 정지한다. 그리고, 지연 클럭수 출력 회로는, 래치 완료 신호 발생 직후의 동기 클럭의 앞 가장자리 또는 뒤 가장자리에서, 클럭 계수 회로의 출력을 외부로 출력한다. 이에 의하여, 동기 지연 클럭수의 최적화가 이루어지고, 동기 클럭에 동기한 정확한 판독 데이터의 출력을 할 수 있다.
제2의 발명에 의하면, 데이터 래치 회로가 판독 데이터의 래치를 행하고, 래치 완료 신호를 발생하면, 이 래치 완료 신호를 지연 회로가 소정시간 지연된다. 그러면, 이 지연 회로의 출력의 직후의 동기 클럭의 앞 가장자리 또는 뒤 가장자리에서, 클럭 계수 회로가 계수 동작을 정지하고, 지연 클럭수 출력 회로에 따라서 이 클럭 계수 회로의 출력이 외부에 출력된다. 이에 이하여, 제조 불균일 및 사용 동작시의 최악 조건 등에 대한 정확한 마진(margin)이 얻어지고, 최적한 지연 클럭수를 용이하게 선택가능이 된다.
제3의 발명에 의하면, 외부 입력 신호를 사용하여 출력 클럭 지연 제어 회로에 대해서 지연 클럭수를 설정하면, 어드레스 개시시부터 출력 회로의 동작시까지의 지연 클럭수를 임의로 설정 가능하고, 이에 따라서 동기 클럭에 동기한 판독 데이터의 정확한 출력이 가능해진다.
따라서, 상기 과제를 해결할 수 있는 것이다.
[실시예]
제1도는, 본 발명의 제1의 실시예를 나타내는 동기형 다이나믹 RAM의 개략의 구성 블록도이다.
이 동기형 다이나믹 RAM은, 외부에서 입력되는 어드레스 A0내지 An을 래치하고, X 어드레스 및 Y 어드레스를 출력하는 어드레스 입력 회로(1)를 구비하고 있다. 어드레스 입력 회로(1)는, 동기 클럭(이하, CLK라 함)에 동기하여 어드레스 A0내지 An을 래치하는 래치 회로(1a)와, 이 래치 회로(1a)의 출력에 의거하여 X 어드레스와 Y 어드레스를 발생하는 어드레스 버퍼(1b)로 구성되고, 이 어드레스 버퍼(1b)의 출력측에 X 어드레스 디코더(2) 및 Y 어드레스 디코더(3)가 접속되어 있다.
X 어드레스 디코더(2) 및 Y 어드레스 디코더(3)의 출력측에는 복수의 워드선 및 비트선의 교차 개소에 메모리 셀이 접속되고 그들의 메모리 셀이 매트릭스 상으로 배열된 메모리 셀 어레이(4)가 접속되어 있다. X 어드레스 디코더(2)는, 메모리 셀 어레이(4)를 구성하는 복수의 워드선 중의 1개의 워드선을 선택하고, Y 어드레스 디코더(3)가 메모리 셀 어레이(4)를 구성하는 복수의 비트선 중의 1개의 비트선을 선택하는 기능을 가지고 있다.
메모리 셀 어레이(4)를 구성하는 복수의 비트선에는, 도시하지 않은 판독/기입 입출력 회로를 통해서 데이터 버스(5)가 접속되고, 이 데이터 버스(5)가 데이터 래치 회로(6) 및 출력 회로(7)에 접속되어 있다. 데이터 래치 회로(6)는, 데이터 버스(5)에 판독된 판독 데이터를 래치하고, 그 판독 데이터(S6a)를 출력 신호(7)로 부여하는 동시에 래치 완료 신호(S6b)를 출력하는 기능을 가지고 있다. 출력 회로(7)는, CLK에 동기한 출력 제어 신호 ψ에 의하여 활성화 하고, 데이터 래치 회로(6)에서의 판독 데이터(S6a)를 구동하여 판독 데이터 D0의 꼴로 외부로 출력하는 회로이며, 출력 버퍼 등으로 구성되어 있다.
또, 이 다이나믹 RAM에는, 메모리 제어 신호 발생회로(8), 클럭 계수 회로(9), 및 지연 클럭수 출력회로(10)가 설치되어 있다. 메모리 제어 신호 발생회로(8)는, 외부로부터 입력되는 CLK 로우·어드레스·스트로브 신호(이하,라 함), 및 칼럼·어드레스·스트로브(이하,라 함)에 의거하여, 메모리 내부회로를 제어하기 위한 각종의 메모리 제어신호를 발생하는 동시에, 드라이브 신호(S8)를 출력하는 기능을 가지고 있다. 이 메모리 제어 신호 발생회로(8)는, CLK에 의거하여및를 래치하는 래치회로(8a)와, 이 래치회로(8a)의 출력에 의거하여 각종의 메모리 제어신호 및 드라이브 신호(S8)를 생성하는 신호 생성회로(8b)로 구성되고, 이 드라이브 신호(S8)가 지연 클럭수 출력회로(10)로 접속되어 있다.
클럭 계수 회로(9)는,가 하강하여 액세스가 개시되면, CLK의 클럭수를 계수하고, 데이터 래치회로(6)에서의 래치 완료 신호(S6b)를 입력하면, 이 계수 동작을 정지하는 회로이며, 그 출력측에 지연 클럭수 출력회로(10)가 접속되어 있다. 지연 클럭수 출력회로(10)는, 메모리 제어신호 발생회로(8)에서의 드라이브 신호(S8)에 의거하여, 클럭 계수 회로(9)의 출력을 지연 클럭수 출력 단자(11a,11b,11c)로 출력하는 회로이다.
제2도는, 제1도에 나타내는 클럭 계수 회로(9) 및 지연 클럭수 출력 회로(10)의 한 구성예를 나타내는 회로도이다.
클럭 계수 회로(9)는, 래치 완료(S6b)에 의하여 CLK의 입력을 제어하여 구동 클럭 신호(11)를 출력하는 NOR 게이트(11)와,에 의거하여 리세트 신호(S12)를 출력하는 리세트 펄스 발생회로(12)를 갖추고, 그 출력측에 어드레스 카운터(13)가 접속되어 있다. 어드레스 카운터(13)는, 리세트 신호(S12)로 리세트되고, 구동 클럭 신호(S11)에 의하여 카운트업하는 회로이며, 그 어드레스 카운터 출력 P0, P1, P2가 지연 클럭수 출력회로(10)의 입력측에 접속되어 있다.
지연 클럭수 출력회로(10)는, 드라이브 신호(S8)에 의하여 개폐제어되는 트라이 스테이트 인버터(21,22,23)로 구성되고, 이 트라이스테이트 인버터(21 내지 23)의 출력측에, 지연 클럭수 출력단자(11a,11b,11c)가 각각 접속되어 있다.
제3도는 제1도의 타이밍도이며, 이도를 참조하면서 제1도 및 제2도의 동작을 설명한다.
시각 t1에가 하강하여 액세스(데이터 판독)가 개시되면, 클럭 계수 회로(9)내의 리세트 펄스 발생회로(12)에서 리세트 신호(S12)가 발생하고, 어드레스 카운터(13)가 리세트된다. 시각 t7까지 데이터 래치회로(6)에는 데이터 버스(5)에서의 판독 데이터가 전송되어 있지 않기 때문에, 이 데이터 래치회로(6)에서 출력되는 래치 완료 신호(S6b)가 L레벨의 상태 그대로이다. 그 때문에, 클럭 계수 회로(9)내의 NOR 게이트(11)가 온 상태가 되고, CLK를입력하여 구동 클럭 신호(S11)를 어드레스 카운터(13)로 계속 공급한다. 이에 의하여, 시각 t2, t3, t4, t5에 있어서의 구동 클럭 신호(S11)의 상승에 동기하여 어드레스 카운터(13)가 카운트 업을 계속한다.
이 사이에, 외부에서 공급되는 어드레스 A0내지 An은, 어드레스 입력 회로(1)에 래치되고, 이 어드레스 입력 회로(1)에서 X 어드레스 및 Y 어드레스가 출력되어 X 어드레스 디코더(2) 및 Y 어드레스 리코더(3)로 각각 공급된다. X 어드레스 디코더(2) 및 Y 어드레스 디코더(3)는, X 어드레스 및 Y 어드레스를 각각 해독하고, 메모리 셀 어레이(4)중의 메모리 셀을 선택한다. 선택된 메모리 셀의 기억 데이터는, 시각 t6에, 데이터 버스(5)를 통해서 데이터 래치 회로(6)로 전송된다.
시각 t6후, 데이터 래치 회로(6)에서 출력되는 래치완료 신호(S6b)가 H레벨이 되고, 클럭 계수 회로(9)내의 NOR 게이트(11)가 오프 상태가 되어 CLK의 입력이 정지된다. 그리고, 시각 t8에 있어서, 메모리 제어신호 발생회로(8)에서 출력되는 드라이브 신호(S8)가 H레벨이 되고, 지연 클럭수 출력회로(10)내의 트라이스테이트 인버터(21 내지 23)가 온상태가 되고, 정지된 어드레스 카운터 출력 P0, P1, P2가 이 트라이스테이트 인버터(21 내지 23)를 통해서 지연 클럭수 출력 단자(11a,11b,11c)로부터 외부로 출력된다.
이 제1의 실시예에서는, 다음과 같은 이점을 가지고 있다.
의 하강에 의하여 액세스가 개시되면, 클럭 계수 회로(9)가 CLK를 계수하고, 그 계수 동작중에, 메모리 셀로부터 판독된 데이터가 데이터 래치회로(6)로 전송된다. 데이터 래치회로(6)에서는, 판독 데이터를 래치한때, 래치 완료 신호(S6b)를 클럭 계수 회로(9)로 출력한다. 이에 의하여, 클럭 계수 회로(9)에서는, 계수 동작을 정지하고, 그 클럭 계수치가 지연 클럭수 출력회로(10)에 의하여 지연 클럭수 출력 단자(11a,11b,11c)에서 출력된다. 그 때문에, 1메모리 액세스 중에 연속하여 입력되는 복수개의 CLK의 어느 클럭 펄스에서, 출력회로(7)를 활성화 하면, 최적한 클럭 동기 동작에 의하여 출력이 가능한가를, 테스터 등을 사용하여 간단히 판단할 수 있다.
그리고, 웨이퍼·프로빙시(웨이퍼의 전기적 특성의 테스트시) 등에 있어서, 제조 불균일에 의하여, 액세스 개시로부터 데이터 래치 회로(6)까지의 데이터 전송 지연에 의하여 불균일 해지는 CLK의 클럭 펄스 지연수를 레이저 휴즈 등의 선택수단으로, 트리밍하는 구성의 다이나믹 RAM에 있어서는, 지연 클럭수 출력 단자(11a,11b,11c)에서 출력되는 지연 클럭수에 의거하여, 최적한 지연 클럭수를 용이하게 선택할 수 있다. 그리고, 이 선택결과에 의거하여 CLK에 동기한 출력 제어 신호 ψ에 의하여, 출력 회로(7)를 활성화하여 판독 데이터 D0를 출력하면, CLK에 동기하여 정확하게 판독 데이터 D0를 출력할 수 있다.
제4도는, 본 발명의 제2의 실시예를 나타내는 동기형 다이나믹 RAM의 개략적인 구성 블록도이고, 제1도중의 요소와 공통요소에는 공통의 부호를 붙여 있다.
이 다이나믹 RAM에서는, 제1도의 데이터 래치 회로(6)의 출력측과 클럭 계수 회로(9)의 입력측과의 사이에, 지연회로(30)가 접속되어 있다. 이 지연회로(30)는, 데이터 래치회로(6)에서 출력되는 래치 완료 신호(S6b)를 소정의 지연시간 Td만큼 지연하고, 그 지연된 래치 완료 지연 신호(S30)를 클럭 계수 회로(9)로 부여하는 기능을 가지며, 복수단의 인버터 등으로 구성되어 있다.
제5도는, 제4도의 타이밍도이고, 이 도를 참조하면서 제4도의 동작을 설명한다.
시각 t1에가 하강하여 액세스가 개시되고, 시각 t4a까지 데이터 래치회로(6)에는 판독 데이터가 전송되어 있지 않기 때문에, 데이터 래치회로(6)에서 출력되는 래치 완료 신호(S6b)가 L레벨인 상태 그대로이다. 그 때문에, 클럭 계수 회로(9)는, 시각 t2, t3, t4, t5와 CLK의 상승 동기하여 카운트 동작을 계속한다. 이 사이에, 메모리 셀이 선택되고, 그 선택된 메모리 셀의 기억 데이터가 시각 t4a에 데이터 버스(5)를 통해서 데이터 래치 회로(6)로 전송된다. 판독 데이터가 데이터 래치 회로(6)로 전송되면, 이 데이터 래치 회로(6)에서 출력되는 래치 완료 신호(S6b)가 H레벨이 되고, 그 래치 완료 신호(S6b)가 지연회로(30)에서 일정한 지연 시간 Td만큼 지연되고, 이 지연 회로(30)에서 출력되는 래치 완료 지연 신호(S30)가 시각 t7a에서 H레벨로 된다. 이에 의하여, 클럭 계수 회로(9)가 계수 동작을 정지한다. 그후, 시각 t8에 있어서, 메모리 제어 신호 발생 회로(8)에서 출력되는 드라이브 신호(S8)가 H레벨이 되고, 지연 클럭수 출력 회로(10)에 의하여, 정지된 클럭 계수 회로(9)의 어드레스 카운터 출력 P0, P1, P2을 지연 클럭수 출력단자(11a,11b,11c)에서 외부로 출력한다.
이 제2의 실시예에서는, 데이터 래치 회로(6)의 출력측에 지연 회로(30)를 설치하였음으로, 다음과 같은 이점을 갖고 있다.
메모리 셀의 판독 데이터가 데이터 래치 회로(6)에 래치되고, 래치 완료 신호(S6b)가 H레벨로 되면, 그것이 지연 회로(30)에서 일정한 지연시간 Td만큼 지연되고, 이 지연 회로(30)에서 출력되는 래치 완료 지연 신호(S30)가 H레벨이 된다. 이에 의하여, 클럭 계수 회로(9)의 카운트 동작이 정지하고, 그 어드레스 카운터 출력 P0, P1, P2가 출력 단자(11a,11b,11c)에서 외부로 출력된다.
그 때문에, 제조 불균일 및 사용 동작시의 최악 조건 등을 고려한 마진을 생각한 경우, CLK의 어느 클럭 펄스에서, 출력 회로(7)을 활성화 하면, 적당한 클럭 동기 동작에 의한 출력이 가능한가를 정확하게 판단할 수 있다. 그리고, 상기 제1의 실시예와 동일하게, CLK의 지연수를 레이저 휴즈 등의 선택수단으로 트리밍 하는 구성의 다이나믹 RAM에 있어서는, 온갓 특성을 고려하고, 메모리 양산시의 테스트시에 마진을 고려하여 최적한 지연 클럭수를, 제1의 실시예 보다도 용이하게 선택할 수 있음으로, CLK에 동기한 것보다 정밀도 높은 판독 데이터의 출력이 가능해진다.
제6도는, 본 발명의 제3의 실시예를 나타내는 동기형 다이나믹 RAM의 개략적인 구성 블록도이고, 제1도중의 요소와 공통의 요소에는 공통의 부호가 붙이고 있다.
이 다이나믹 RAM은, 제1도의 데이터 래치 회로(6)에 대신하여, 데이터 버스(5)로부터의 메모리 셀 판독 데이터를 래치하여 판독 데이터(S6a)를 출력 회로(7)로 출력하는 데이터 래치 회로(6A)를 설치하는 동시에, 제1도의 클럭 계수 회로(9) 및 지연 클럭수 출력 회로(10)에 대신하여, 외부 입력 단자(35a,35b) 및 출력 클럭 지연 제어 회로(40)를 설치하여 있다.
외부 입력 단자(35a,35b)는, 지연 클럭 지정용의 외부 입력 신호(SEL0,SEL1)를 입력하는 단자이고, 여기에는 출력 클럭 지연 제어 회로(40)가 접속되어 있다. 출력 클럭 지연 제어 회로(40)는, CLK 및 메모리 제어 신호 발생 회로(8)에서의 드라이브 신호(S8)를 입력하고, 외부 입력 신호 SEL0, SEL1의 조합에 의하여, 출력 회로(7)를 동작시키기 위한 출력 제어 신호 ψa의 상승 타이밍을 선택제어하는 회로이다.
제7도는, 제6도에 나타내는 출력 클럭 지연 제어 회로(40)의 구성예를 나타내는 회로도이다.
이 출력 클럭 지연 제어 회로(40)는, 시프트 레지스터부(41) 및 논리 회로부(42)로 구성되어 있다. 시프트 레지스터부(41)는,의 하강에 동기하여 하강하는 드라이브 신호(S8)를 반전하는 인버터(41a)와, CLK에 동기하여 인버터(41a)의 출력을 시프트하는 5단의 FF41b 내지 41f로, 구성되어 있다. 논리 회로부(42)는, 시프트 레지스터부(41)의 출력을 입력하고, 외부 입력 신호 SEL0, SEL1의 조합에 의하여 출력제어신호 ψa의 하강 타이밍을 선택하는 회로이며, 인버터(42a,42b)와, 신호 선택용의 3개의 NAND 게이트(42c,42d,42e)와, 이 NAND 게이트(42c 내지 42e)의 출력으로부터 출력 제어 신호 ψa를 생성하는 NOR 게이트(42f)로, 구성되어 있다.
제8도는, 제6도의 타이밍도이고, 이도를 참조하면서 제6도의 동작을 설명한다.
시각 t11에 있어서, 어드레스 입력 회로(1)에 의하여, 어드레스 A0내지 An중의 X 어드레스가 래치되고, 시각 t12에 있어서 Y 어드레스가 페치된다. 그후, CLK와는 독립하여 아날로그적으로, 어드레스 버퍼(1b)에서 출력되는 X 어드레스 및 Y 어드레스가 X 어드레스 디코더(2) 및 Y 어드레스 디코더(3)에 각각 공급된다. 그리고, X 어드레스 디코더(2) 및 Y 어드레스 디코더(3)의 출력에 의하여 메모리 셀 어레이(4)중의 메모리 셀이 선택되고, 그 선택된 메모리 셀의 기억 데이터가 시각 t14에 있어서 데이터 버스(5)를 통해서 데이터 래치 회로(6A)로 전송된다.
외부 입력 신호 SEL0, SEL1이 함께, H레벨의 경우를 제8도(a)에, SEL0, SEL1이 H레벨, L레벨의 경루를 제8도(b)에, SEL0, SEL1이 다같이 L레벨인 경우를 제8도(c)에 각각 나타낸다.
외부 입력 신호 SEL0, SEL1의 조합에 의하여, 출력 클럭 지연 회로(40)에서 출력되는 출력 제어 신호 ψa의 상승 타이밍이 선택 가능하다.
제8도(a)의 경우,의 하강에 동기하여 드라이브 신호(S8)가 하강하면, 그것이 시프트 레지스터부(41)중의 인버터(41a)에 의하여 반전되고, CLK에 동기하여 각 FF41b 내지 41f에 의하여 순차 시프트되어 간다. 그리고 FF41b 내지 41f의 출력과 외부 입력 신호(SEL0, SEL1)가 논리 회로부(42)에서 논리가 취해지고, 출력 제어 신호 ψa가 생성된다. 이 출력 제어 신호 ψa는,의 하강에 동기하여 하강하는 드라이브 신호(S8)에 동기하여 4CLK의 지연을 갖고 시각 t15의 CLK의 상승에 동기하여 출력 제어 신호 ψa가 상승한다.
제8도(b)의 경우,의 하강에 동기하여 드라이브 신호(S8)가 하강하고, 이에 의하여 3CLK의 지연을 가지고 시각 t13의 CLK의 상승에 동기하여 출력 제어 신호 ψa가 상승한다. 제8도(c)의 경우,의 하강, 즉 드라이브 신호(S8)의 하강에 동기하여 5CLK 클럭의 지연을 갖고 시각 t16의 CLK 상승에 동기하여 출력 제어 신호 ψa가 상승한다.
제8도(b)의 경우, 출력 제어 신호 ψa의 상승시에, 데이터 래치 회로(6A)로 아직 판독 데이터가 보내지지 않았기 때문에, CLK보다 실제의 출력회로(7)의 출력까지의 시간 Td가 필요해진다. 이에 대해서, 제8도(a),(b)의 경우, 출력 제어 신호 ψa의 상승시에 이미 데이터 래치 회로(6A)에 판독 데이터가 래치되어 있기 때문에, 동일한 CLK에서의 시간 Ta에서 출력 회로(7)가 판독 데이터 D0를 출력할 수 있다.
이 경우, 최적한 지연 클럭은, 제8도(b)에서는에서의 액세스가 빠르긴 하지만, 클럭에서의 액세스가 늦다. 제8도(c)에서는에서의 액세스가 늦어진다. 그 때문에, 제8도(A)가 최적한 지연 클럭수이라고 할 수 있다. 따라서, 외부 입력 신호(SEL0,SEL1)를 다같이 H레벨에 세트하면, 출력 클럭 지연 제어 회로(40)에서 출력되는 출력 제어 신호 ψa에 의하여, 적절한 지연 클럭수에서 출력 회로(7)에서 판독 데이터 D0가 출력되고, 최적한 동기 동작이 얻어진다.
또한, 동일 구성의 다이나믹 RAM이지만, 예를 들면 전원 전압이 높고, 제조 불균일로, 메모리 셀 어레이(4)에서 데이터 래치 회로(6A)까지의 판독 데이터의 전송 속도가 빨라진 경우는, 제8도(b)의 때의, 지연 클럭 지정이라 할지라도, 최적한 동기 동작이 되는 적이 있다.
이 제3의 실시예에서는,의 하강에 의한 액세스 개시에서, 출력 회로(7)에서 판독 데이터 D0를 출력하기까지의 지연 클럭수를, 외부 입력 신호(SEL0,SEL1) 및 출력 클럭 지연 제어 회로(42)에 의하여, 임의로 설정할 수 있도록 했기 때문에, 제조 불균형이나 사용 조건 등의 상위가 있어도, 적당한 클럭 지연수의 제어가 가능하다.
또한, 본 발명은, 상기 실시예에 한정되지 않고, 여러가지 변형이 가능하다. 그 변형예로서는, 예를 들면 다음과 같은 것이 있다.
(1) 제3도에서는, 데이터 래치 회로(6)까지 판독 데이터가 전송된 직후의 시각 t8의 CLK의 앞 가장자리에서, 클럭 계수 회로(9)의 출력을 외부에 출력하도록 했지만, 시각 t8의 CLK의 뒤 가장자리에서 클럭 계수 회로(9)의 출력을 외부로 출력하도록 해도 좋다. 동일하게 제5도에서는, 래치 완료 지연 신호(S30)의 발생직후의 시각 t8의 CLK의 앞 가장자리에서, 클럭 계수 회로(9)의 출력을 외부에 출력하도록 했지만, 시각 t8의 CLK의 뒤 가장자리에서 클럭 계수 회로(9)의 출력을 외부로 출력하도록 해도 좋다.
(2) 제2도의 클럭 계수 회로(9) 및 지연 클럭수 출력 회로(10)는, 도시이외의 회로 구성으로 해도 좋고, 다시 제7도의 출력 클럭 지연 제어 회로(40)도 도시 이외의 회로 구성으로 변형하는 것이 가능하다. 또, 제1도, 제4도 및 제6도에서는, 기입 데이터의 입력 회로 관계가 생략되어 있지만, 당연히 이들의 회로를 설치한다거나, 다시 또다른 회로를 부가하는 등, 여러가지의 변형이 가능하다.
이상 상세히 설명한 바와 같이, 제1의 발명에 의하면, 액세스 개시 부터 입력되는 클럭수를 계수하는 클럭 계수 회로를 설치하고, 지연 클럭수 출력 회로에 의하여, 데이터 래치 회로까지 판독 데이터가 전송된 직후의 CLK의 앞 가장자리 또는 뒤 가장자리에서, 상기 클럭 계수 회로의 출력을 외부로 출력하도록 했음으로, 입력되는 CLK의 어느 클럭 펄스에서, 출력 회로를 이네이블로 하면 최적한 클럭 동기 동작에 의한 판독 데이터의 출력이 가능한가를 판단할 수 있다. 그 때문에, 그 판단 결과에 의거하여, 최적한 지연 클럭수를 용이하게 선택할 수 있음으로, 그 지연 클럭수에 의거하여 출력 회로를 동작시키면, CLK에 동기한 정확한 판독 데이터의 출력이 가능해진다.
제2의 발명에 의하면, 데이터 래치 회로에서 출력되는 래치 완료 신호를 소정시간 지연시키는 지연 회로를 설치하였음으로, 이 지연 회로의 출력직후의 CLK의 앞 가장자리 또는 뒤 가장자리에서, 지연 클럭수 출력 회로에 의하여 클럭 계수 회로의 출력을 외부로 출력할 수 있다. 그 때문에, 제조 불균일 및 사용 동작시의 최악 조건 등을 고려한 마진을 취할 수 있고, 이에 의하여 입력되는 CLK의 어느 클럭 펄스에서 출력 회로를 이네이블로 하면 최적한 클럭 동기 동작에 의한 판독 데이터의 출력이 가능한가를 판단할 수 있고, CLK에 동기한 것보다 정확한 판독 동작의 출력이 가능해진다.
제3의 발명에 의하면, 출력 클럭 지연 제어 회로를 설치했음으로, 외부 입력 신호에 의하여 지연 클럭수를 설정하고, 액세스 개시시부터 출력 회로를 동작시킬때까지 클럭 지연을 제어할 수 있고, 이에 따라서 제조 불균일 및 사용 조건 등의 차이가 있는 경우에도, 최적한 클럭 지연수의 제어가 가능하고, CLK에 동기한 정확한 판독 데이터의 출력이 가능해진다.

Claims (3)

  1. 어드레스를 디코드하여 메모리 셀을 선택하고, 이 메모리 셀에 대한 데이터의 기입 및 판독을 하는 다이나믹 RAM에 있어서,
    상기 메모리 셀의 판독 데이터를 래치하는 동시에 래치 완료 신호를 출력하는 데이터 래치 회로와,
    상기 데이터 래치 회로에서 래치된 판독 데이터를 외부로 출력하는 출력 회로와,
    액세스 개시시부터 상기 래치 완료 신호의 출력시 까지의 기간, 1메모리 액세스 중에 연속하여 입력되는 복수개의 동기 클럭의 클럭수를 계수하는 클럭 계수 회로와,
    상기 래치 완료 신호의 출력 직후의 상기 동기 클럭의 앞 가장자리 또는 뒤 가장자리에 의거하여, 상기 클럭 계수 회로의 출력을 외부로 출력하는 지연 클럭수 출력 회로를,
    설치한 것을 특징으로 하는 동기형 다이나믹 RAM.
  2. 제1항에 있어서, 상기 래치 완료 신호를 소정시간 지연시키는 지연 회로를 설치한 것을 특징으로 하는 동기형 다이나믹 RAM.
  3. 어드레스를 디코드하여 메모리 셀을 선택하고, 이 메모리 셀에 대한 데이터의 기입 및 판독을 하는 다이나믹 RAM에 있어서,
    상기 메모리 셀의 판독 데이터를 래치하는 데이터 래치 회로와,
    1메모리 액세스 중에 연속하여 입력되는 복수개의 동기 클럭에 의거하여, 외부 입력 신호에 의하여 설정되는 지연 클럭수에 따른 출력 제어 신호를 출력하는 출력 클럭 지연 제어 회로와,
    상기 데이터 래치 회로에서 래치된 판독 데이터를 상기 출력 제어 신호에 의거하여 외부로 출력하는 출력 회로를,
    설치한 것을 특징으로 하는 동기형 다이나믹 RAM.
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