KR0129144B1 - 클럭 동기 장치(Clock Synchronization Device) - Google Patents

Abstract

본 발명은 CDMA 기지국에 마스터 틀럭을 공급해주는 타이밍/주파수 공급기에서의 클럭 등기 장치에 관한 것이다. 본 발명은 사인파를 접지와 비교하고 TTL레벨로 변환하여 카운터 및 제어 로직으로 입력시키는 비교기; 상기 비교기의 출력을 입력받아 고안정도의 소정의 주파수를 갖는 클럭을 발생기키는 PLL 회로;매호 외부1PPS와 내부 1PPS 사이의 클럭 옵셋을 읽어 옵셋 조정을 위한 델타값을 구하는 옵셋 발생부; 상기 후방카운터의 카운트값 및 델타값으로 클럭 등기를 맞추기 위한 가감산 기능을 수행하는 옵셋 조정부; 및 델타값을 제어하는 프로세서로 구성되는 것을 특징으로 하는 전압제어 수정발진기으로 구성되는 것을 특징으로 하여, 외부 1PPS에 등기된 클럭을 공급하는 효과가 있다.

Description

클럭 동기 장치(Clock Synchronization Device)

제1도는 본 발명의 하드웨어 구조도.

제2도는 클럭 타이밍도.

제3도는 링버퍼의 구조도.

제4도는 옵셋조정의 개념을 설명하는 도면.

제5도는 등기화 방법을 설명하는 흐름도.

제6도는 본 발명의 세부 블럭도.

＊도면의 주요부분에 대한 부호의 설명

1 : 비교기 2 : 전방카운터

3 : 위상비교기 4 : 루프필터

5 : VCXO 6 : 이진 카운터

7 : 후방 카운터 8: Quad형 DF/F

본 발명은 클럭 등기 장치에 관한 것으로 특히, 코드분할 다중접속(Code Division Multiple Access;이하, CDMA)기지국에 마스터 클럭(Master Clock)을 공급해주는 타이밍/주파수 공금기에서의 클럭 등기 장치에 관한 것이다. CDMA 기지국에 마스터 클럭을 공급해주는 타이밍/주파수 공급기에 있어서 자체 재생한 짝수 세컨드(Even Secong)는 외부 1PPS(Pulse Per Second)의 노이즈 마진(Noise Margin)(약 150ns) 및 드립프트(Drift)에 의해 위상이 변하게 된다. 따라서, 본 발명은 CDMA 타이밍/주파수 공급기에서 상기의 위상 변이를 보상하여 외부 1PPS에 등기된 클럭을 공급하기 위한 클럭 등기 장치를 제공함에 그 목적이 있다. 상기와 같은 목적을 달성하기 위하여 본 발명은, 사인파를 접지와 비교하고 TTL 레벨로 변환하여 카운터 및 제어 로직으로 입력시키는 비교기; 상기 비교기의 출력을 입력받아 고안정도의 소정의 주파수를 갖는 클럭을 발생시키는 PLL 회로; 매초 외부 1PPS와 내부 1PPS 사이의 클럭 옵셋을 읽어 옵셋 조정을 위한 델타값을 구하는 옵셋 발생부; 상기 후방카운터의 카운트값 및 델타값으로 클럭 등기를 맞추기 위한 가감산 기능을 수행하는 옵셋 조정부; 및 델타값을 제어하는 프로세서로 구성되는 것을 특징으로 하는 전압제어 수정발진기으로 구성되는 것을 특징으로 한다. 이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다. 제1도는 본 발명에 의한 타이밍/주파수 공금기에서 클럭 등기 실현을 위한 하드웨어 구조도로서, 11은 비교기, 12는 카운터 및 제어 로직, 13는 옵셋 발생부, 14는 옵셋 조정부, 15는 프로세서, 16는 위상 비교기, 17은 루프 필터, 18은 VCXO(Voltage Controlled Crystal Oscillator)을 각각 나타낸다. 제1도와 관련하여, 위성 위치 측정 시스템(Gloval Positioning System;이하, GPS)로부터 수신한 10 MHz는 사인파(Sine Wave)이므로 이를 비교기(11)에서 트랜지스타-트랜지스타 논리 회로(Transistor-Transistor Logic Circuit;이하, TTL) 레벨로 변환한 후, 전방카운터, 위상비교기, 루프 필터, 후방카운터, VCXO로 구성된 위상 동기 루프(Phase Locked Loop;이하, PLL)의 전방카운터로 입력시켜 분주된 클럭을 기준 클럭으로 하고, VCXO(18)출력을 후방카운터에서 분주한 클럭을 변수로 하여 위상비교기(16)의 입력으로 한다. 루프 필터(17)는 이 클럭의 주파수/위상 편차를 검출하고 이를Smoothing 한 신호를 VCXO(18)는 전압값에 따라 상이한 클럭을 발생시킨다. 카운터 및 제어 로직(12)에서는 전방카운터, 내부 1PPS 신호를 발생하기 위한 카운터 및 제어 로직으로 구성되고, 옵셋발생부(13)에서는 매초 외부 1PPS와 내부 1PPS 사이의 클럭 옵셋을 읽어 옵셋 조정을 위한 델타값을 구하며, 옵셋 조정부(14)에서는 후방카운터 및 델타값으로 클럭 동기를 맞추기 위한 가감(Add/sub) 기능을 수행한다. 내부 1PPS는 초기 전원 인가후 제2도에서와 같이 외부 1 PPS의 홀수 세컨드(Odd Second)에서 프로세서가 카운터 인에이블 신호를 주면 카운터 제어 신호를 만드는 팔(PAL; Programmable Array Logic)은 다음 1PPS(Even)에서 카운터를 인에이블 하여 카운팅을 시작하여 다음 홀수 세컨드에서 캐리 아웃(Carry Out)을 출력하며 이 신호는 파이프라인 지연을 보상해 주기 위한 룩 어헤드 옵셋(Look Ahead Offset)만큼 앞선 클럭이다. 한편 이 내부 1PPS신호는 그 이후 외부 1PPS신호와는 무관하게 프리런닝(Free Running)상태로 동작되어 장시간이 경과하면 노이즈와 시스켐 클럭의 10MHz에 대한 드리프트로 인하여 외부 1PPS와의 위상차가 발생한다. 이 위상차는 하드웨어적으로 카운터를 이용하여 시스켐 클럭 간격(50ns)으로 옵셋값을 구하며 프로세스는 매초마다 인터럽트를 걸어 이 값을 읽어들여 버퍼에 저장한다. 제3도는 매초마다 읽어들인 클럭옵셋을 저장하는 링버퍼의 구조를 나타내는 도면이다. 제3도에서, 내부 1PPS가 외부 1PPS에 대해 앞어 있을 때는 음의 값으로, 뒤져 있을 때는 양의 값으로 버퍼에 저장한다. 매초 인터럽트 발생시 버퍼의 포인트를 증가시켜 다음 장소에 데이터를 저장하게 되며 맨마지막 버퍼에 이른 이후에는 포인트를 처음으로 되돌려 놓아 이전 데이터에 새로운 값으로 겹쳐쓰기(Overwfite)하는 형태이며 이 8개 버퍼의 값을 평균하여 구한 값(AVG)으로 옵셋 조정을 위한 비교값으로 삼는다.제4도와 제5도는 옵셋 조정방법을 위한 개념 및 알고리즘을 표시한다. 이중화된 장치의 동작상태가 액티브인 경우 인터럽트 발생시 프로세서는 I/O로부터 옵셋값을 읽어들이며 그깨의 평균값이 일정한 값(OUT-OF-RANGE = 1.25us) 이상일 때는 옵셋 카운터(Offset-cnt)를 증가시키며, 이 값이 옵셋 조정임계치(Adj-Req-Th=17) 이상이면 평균값의 극성 (AVG-Sign)에 따라 옵셋 조정기간(17초)동안 스스템 클럭간격으로 델타값만큼 더하거나(Add) 혹은 빼주어(Sub) 위상등기를 맞추게 된다. 한편 옵셋의 평균값이 최대 옵셋 조정값(Max-Offset-Adj=2.5us) 혹은 50시스템 클럭이상이면 RF의 그룹 delay가 10us정도이므로 최대 1.5us Resolution으로 등기를 조정해 준다.

제6도와 관련하여, 옵셋 조정부의 카운터는 평상시 16진 카운터로 동작하다가, 가산시에는 17진 카운터,Sub시 15진 카운터로 동작시킨다. 델타값은 프로세서에 의해 제어되며 PLL의 적응시간 및 프로세서의 동작시간을 고려하여 400ms간격으로 옵셋조정부에 Write해 준다. 여기서 옵셋조정 임계치를 17로 준 이유는 버스트로 인한 에러는 9번째 옵셋 평균값에서는 제거되며 시스템의 안정적인 동작을 위하여 다음 8회 이후에 읽은 옵셋의 평균값이 1.25us 이상일 때 옵셋조정이 일어나도록 하기 위함이다. 상기와 같은 본 발명은 CDMA기지국에 마스터 클럭을 공급해주는 타이밍/주파수 공급기에 있어서 외부 1PPS에 등기된 클럭을 공급하는 효과가 있다.

Claims (2)

1. CDMA 기지국에 마스터 클럭을 공급해주는 타이밍/주파수 공급기에서의 클럭 등기 장치에 있어서, 사인파를 접지와 비교하고 TTL 레벨로 변환하여 카운터 및 제어 로직(12)으로 입력시키는 비교기(1); 상기 비교기(1)의 클럭을 카운트하는 전방카운터(2), 상기 전방카운터(2)의 출력을 기준 클럭으로 하고 전압제어 수정발진기(5)의 출력을 후방카운터(7)에서 분주한 클럭을 입력으로 하여 두 클럭 신호의 위상차를 검출하는 위상비교기(3), 상기 위상 비교기(3)의 값을 평활(smoothing)시키는 루프필터(4), 상기 루프필터(4)에서 출력되는 전압값에 따라 상이한 주파수의 신호를 발생시키는 전압제어 수정발진기(5), 상기 전압제어 수정발진기(5)에서의 출력 신호를 카운트하여 클럭으로 출력하는 이진카운터(6), 상기 이진카운터(6)에서 출력되는 클럭을 카운트하여 상기 위상비교기(3)의 일 입력으로 제공하는 후방카운터(7)로 구성되어 고안정도의 소정의 주파수를 갖는 클럭을 발생시키는 위상등기루프(Phase Locked Loop; 이하, PLL) 회로; 매초 외부 1 PPS와 내부 1PPS 사이의 클럭 옵셋을 읽어 옵셋 조정을 위한 델타값을 구하는 옵셋 발생부(13); 상기 후방카운터(7)의 카운트값 및 델타값으로 클럭 등기를 맞추기 위한 가감삼 기능을 수행하는 옵셋 조정부(14); 및 델타값을 제어하는 프로세서(15)로 구성되는 것을 특징으로 하는 전압제어 수정발진기(18)으로 구성되는 것을 특징으로 하는 클럭동기장치.
2. 제1항에 있어서, 상기 옵셋 조정부(14)의 카운터는 평상시 N(N은 양의 정수)진 카운터로 동작하다가 가산시 (N+1)진 카운터, 감산시 (N-1)진 카운터로 동작하는 것을 특징으로 하는 클럭동기장치.