KR0127267B1

KR0127267B1 - 캐패시터의 전하저장전극 제조방법

Info

Publication number: KR0127267B1
Application number: KR1019930029793A
Authority: KR
Inventors: 이석희
Original assignee: 김주용; 현대전자산업주식회사
Priority date: 1993-12-27
Filing date: 1993-12-27
Publication date: 1997-12-29

Abstract

본 발명은 캐패시터의 전하저장전극을 제조하는 방법에 관한 것으로, 전하저장전극 패드상에 HTO와 BPSG의 식각선택비의 특성을 이용하여 내부 및 외부가 주름진 캐슬(Castle) 형 전하저장전극을 형성하여 전하저장전극의 유효표면적을 증대시키므로써, 고집적 반도체 소자의 제조시 제한된 캐패시터의 면적하에서 셀 동작에 필요한 캐패시터의 용량을 확보할 수 있도록 한 캐패시터의 전하저장전극을 제조하는 방법에 관해 기술된다.

Description

캐패시터의 전하저장전극 제조방법

제1A도 내지 제1F도는 본 발명에 의한 캐패시터의 전하저장전극을 제조하는 단계를 도시한 단면도.

제2도는 본 발명의 레이아웃도.

제3도는 제2도의 Y-Y'선을 절단한 상태의 본 발명의 전하저장전극 단면도.

*도면의 주요 부분에 대한 부호의 설명*

1:실리콘 기판2:필드 산화막

3:게이트 산화막4:게이트 전극

4A:게이트 전극선5:불순물 이온 주입영역

6:절연층 스페이서7 및 8:제1 및 2층간 절연막

9:산화막10:질화막

11:콘택홀12 및 17:폴리실리콘

13, 15:HTO14:BPSG

16:홈12A:전하저장전극 패드

17A:전하저장전극 측벽20:전하저장전극

A:전하저장전극 콘택마스크B:산화막 마스크

C:전하저장전극 마스크

본 발명은 캐패시터의 전하저장전극을 제조하는 방법에 관한 것으로, 특히 전하저장전극은 패드상에 HTO와 BPSG의 식각선택비의 특성을 이용하여 내부 및 외부가 주름진 캐슬(Castle)형 전하저장전극을 형성하여 전하저장전극의 유효표면적을 증대시키므로써, 고집적 반도체 소자의 제조시 제한된 캐패시터의 면적하에서 셀 동작에 필요한 캐패시터의 용량을 확보할 수 있도록 한 캐피시터의 전하저장전극을 제조하는 방법에 관한 것이다.

일반적으로, 반도체 소자가 고집적화 및 소형화되어감에 따라 단위셀이 차지하는 면적은 줄어들고, 캐패시터 또한 그 면적이 줄어들어 셀 동작에 필요한 캐패시터 용량을 확보하기 위한 노력의 일환으로 캐패시터의 전하저장전극을 3차원 구조로하여 유효표면적을 증대시키는 연구가 진행되고 있다.

대표적으로 실린더(Cylinder) 구조와 핀(Fin) 구조가 많이 사용되고 있으나, 실린더 구조는 축적용량을 증대시키기 위해 단순히 높이를 높여야 하고, 핀 구조는 핀 수를 증가시켜야 한다. 이는 전체적인 토폴러지(Topology) 증가를 가져와 후속공정을 어렵게 한다.

따라서, 본 발명은 제한된 캐패시터의 면적하에서 토폴러저의 증가없이 전하저장전극 유효표면적을 극대화하여 충분한 축적용량을 얻을 수 있는 캐패시터의 전하저장전극을 제조하는 방법을 제공함에 그 목적이 있다.

이러한 목적을 달성하기 위한 본 발명의 전하저장전극 제조방법은 실리콘 기판(1)상의 게이트 전극(4) 양측에 소오스 및 드레인 전극으로 사용되는 불순물 이온주입영역(5)으로 이루어진 소정의 트랜지스터를 형성한 상태에서, 전체구조 상부에 층간 절연막(7 및 8)을 형성한 후, 그 상부에 산화막(9) 및 질화막(10)을 적층하고, 전하저장전극 콘택마스크를 사용하여 불순물 이온주입영역(5) 중 어느 한 영역에 콘택홀(11)을 형성하는 단계와, 상기 단계로부터 상기 콘택홀(11)을 포함한 전체구조 상부에 인-시투 포스포러스 도프 폴리실리콘(12)을 증착하는 단계와, 상기 단계로부터 상기 폴리실리콘(12) 상부에 식각선택비의 차이가 큰 HTO와 BPSG(또는 PSG)를 교대로 적층하되, HTO(13), BPSG(14) 및 HTO(15)의 순으로 적층하는 단계와, 상기 단계로부터 상기 전하저장전극 콘택마스크를 다시 사용하여 상기 HTO(15), BPSG(14) 및 HTO(13)를 건식식각방법으로 식각하여 홈(16)을 형성한 후, 이어서 산화막 마스크를 이용한 건식식각방법으로 HTO(13), BPSG(14), HTO(15)를 패턴화하는 단계와, 상기 단계로부터 상기 패턴화된 HTO(13), BPSG(14) 및 HTO(15)를 HF 용액 또는 저압기상 HF에서 식각하여 식각선택비에 의해 HTO(13 및 15) 보다 BPSG(14)가 많이 식각되어져 내외 측면이 요철형상을 이루고, 상기 요철을 이루는 HTO(13), BPSG(14) 및 HTO(15)를 포함한 전체구조 상부에 인-시투 포스포러스 도프 폴리실리콘(17)을 증착하는 단계와, 상기 단계로부터 전하저장전극 마스크를 이용한 건식식각방법으로 폴리실리콘(17 및 12)을 식각하여 상기 폴리실리콘(12)은 전하저장전극 패드(12A)로 상기 폴리실리콘(17)은 전하저장전극 측벽(17A)으로 형성하는 단계와, 상기 단계로부터 HF 또는 BOE 용액에서 전하저장전극 패드(12A) 및 전하저장전극 측벽(17A)으로 둘러싸인 HTO(13), BPSG(14) 및 HTO(15)를 완전히 제거하여, 중심부분에 공간이 형성되고 측벽의 내외부분이 요철형성으로 된 캐슬구조를 이루되, 측벽 일부에 터널이 형성된 구조를 갖는 전하저장전극(20)을 완성하는 단계로 이루어지는 것을 특징으로 한다.

이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.

제1A도 내지 제 1F도는 본 발명에 의한 캐패시터의 전하저장전극을 제조하는 단계를 도시한 단면도로서, 제1A도는 소정의 실리콘 기판(1) 상에 필드 산화막(2)을 형성한 후, 게이트 산화막(3), 게이트 전극(4) 및 게이트 전극선(4A)을 형성하고, 상기 게이트 전극(4) 양측에 소오스 및 드레인 전극으로 사용될 불순물 이온주입영역(5)을 형성한 후, 게이트 전극 및 게이트 전극선(4 및 4A) 측벽에 절연층 스페이서(6)을 형성하고, 전체구조 상부에 소정두께의 제1층간 절연막(7)을 형성한 후 그 상부에 제2층간 절연막(8)을 증착 평탄화하고, 상기 제2층간 절연막(8) 상부에 산화막(9) 및 질화막(10)을 차례로 적층한 상태를 도시한 것이다.

제1B도는 제2도의 전하저장전극 콘택마스크(A)를 사용하여 상기 불순물 이온주입영역(5)중 하나와 연통되도록 질화막(10), 산화막(9), 제2층간 절연막(8) 및 제1층간 절연막(7)을 순차적으로 식각하여 콘택홀(11)을 형성한 후, 상기 콘택홀(11)을 포함한 전체구조 상부에 인-시투 포스포러스 도프 폴리실리콘(In-Situ Phosphorus Doped Polysilicon)(12)을 증착한 상태를 도시한 것이다.

제1C도는 상기 폴리실리콘(12) 상부에 식가선택비의 차이가 큰 산화막을 교대로 다수층 적층하되, 예를들어 상기 다수 적층되는 산화막은 HTO와 BPSG(또는 PSG)로서 상기 폴리실리콘(12) 상부에 HTO(13), BPSG(14) 및 HTO(15)의 순으로 적층한 상태를 도시한 것이다.

상기 HTO(13 및 15)는 그 두께가 500~1000Å이고, 상기 BPSG(14)는 그 두께가 1300~2000Å이다.

제1D도는 제2도의 전하저장전극 콘택마스크(A)를 다시 사용하여 상기 HTO(15), BPSG(14) 및 HTO(13)를 건식식각방법으로 식각하여 홈(16)을 형성한 후, 이어서 산화막 마스크(B)를 이용한 건식식각방법으로 HTO(13), BPSG(14) 및 HTO(15)를 패턴화한 상태를 도시한 것이다.

제1E도는 상기 패턴화된 HTO(13), BPSG(14) 및 HTO(15)를 HF 용액 또는 저압기상 HF에서 식각하여 식가선택비에 의해 HTO(13 및 15)보다 BPSG(14)가 많이 식각되어져 내외 측면이 요철형상을 이루고, 상기 요철을 이루는 HTO(13), BPSG(14) 및 HTO(15)를 포함한 전체구조 상부에 인-시투 포스포러스 폴리실리콘(17)을 증착한 상태를 도시한 것이다.

상기 폴리실리콘(17)은 그 두께가 500~700Å이다.

제1F도는 제2도의 전하저장전극 마스크(C)를 이용한 건식식각방법으로 폴리실리콘(17 및 12)을 식각하여 상기 폴리실리콘(12)은 전하저장전극 패드(12A)로 상기 폴리실리콘(17)은 전하저장전극 측벽(17A)으로 형성하고, HF 또는 BOE 용액에서 전하저장전극 패드(12A) 및 전하저장전극 측벽(17A)으로 둘러싸인 HTO(13), BPSG(14) 및 HTO(15)를 완전히 제거하여 전하저장전극(20)을 완성한 상태를 도시한 것이다.

제2도는 본 발명에 사용된 마스크의 레이아웃도로서, 상술한 제1A도 내지 제1F도는 제2도의 X-X'선을 절단한 단면도이다. 그리고 도면부호 A는 전하저장전극 콘택마스크이고, B는 산화막 마스크이고, C는 전하저장전극 마스크이다.

제3도의 제2도의 Y-Y'선을 절단한 상태의 전하저장전극(20)을 도시한 단면도이다.

상기 제1F도와 제3도에 도시된 바와 같이 본 발명에 의해 완성된 전하저장전극(20)은 중심부분에 콘택홀 크기와 유사한 공간이 형성되고, 전하저장전극 패드(12A)상에 형성된 측벽(17A)이 공간을 중심으로 캐슬 구조를 이루되, 그 내외부가 요철형상으로 주름져 있고, 또한 제1F도에 도시된 바와 같이 HTO(13), BPSG(14) 및 HTO(15)가 제거된 부문에 터널이 형성되어 전하저장전극의 유효표면적이 극대화됨을 알 수 있다.

상술한 바와 같이 본 발명은 제한된 면적하에서 토폴러지의 증가없이도 유효표면적을 극대화시킬 수 있어 셀 동작에 필요한 축적용량을 얻을 수 있으므로 인하여 반도체 소자의 고집적화에 기여할 수 있다.

Claims

제한된 면적하에서 유효표면적을 증대시키기 위한 캐패시터의 전하저장전극 제조방법에 있어서, 실리콘 기판상의 게이트 전극 양측에 소오스 및 드레인 전극으로 사용되는 불순물 이온주입영역으로 이루어진 소정의 트랜지스터를 형성한 상태에서, 전체구조 상부에 층간 절연막을 형성한 후, 그 상부에 산화막 및 질화막을 적층하고, 전하저장전극 콘택마스크를 사용하여 불순물 이온주입영역 중 어느 한 영역에 콘택홀을 형성하는 단계와, 상기 단계로부터 상기 콘택홀을 포함한 전체구조 상부에 제1인-시투 포스포러스 도프 폴리 실리콘을 증착하는 단계와, 상기 단계로부터 상기 제1폴리실리콘 상부에 식각선택비의 차이가 큰 HTO와 BPSG(또는 PSG)를 교대로 적층하되, HTO, BPSG 및 HTO의 순으로 적층하는 단계와, 상기 단계로부터 상기 전하저장전극 콘택마스크를 다시 사용하여 상기 HTO, BPSG 및 HTO를 건식식각방법으로 식각하여 홈을 형성한 후, 이어서 산화막 마스크를 이용한 건식식각방법으로 HTO, BPSG, HTO를 패턴화하는 단계와, 상기 단계로부터 상기 패턴화된 HTO, BPSG 및 HTO를 HF 용액 또는 저압기상 HF에서 식각하여 식각선택비에 의해 HTO보다 BPSG가 많이 식각되어져 내외 측면이 요철형상을 이루고, 상기 요철을 이루는HTO, BPSG 및 HTO를 포함한 전체구조 상부에 제2인-시투 포스포러스 도프 폴리실리콘을 증착하는 단계와, 상기 단계로부터 전하저장전극 마스크를 이용한 건식식각방법으로 제1 및 제2폴리실리콘을 식각하여 상기 제1폴리실리콘을 전하저장전극 패드로, 상기 제2폴리실리콘은 전하저장전극 측벽으로 형성하는 단계와, 상기 단계로부터 HF 또는 BOE 용액에서 전하저장전극 패드 및 전하저장전극 측벽으로 둘러싸인 HTO, BPSG 및 HTO를 완전히 제거하여, 중심부분에 공간이 형성되고 측벽의 내외부분이 요철형상으로된 캐슬 구조를 이루되, 측벽 일부에 터널이 형성된 구조를 갖는 전하저장전극을 완성하는 단계로 이루어지는 것을 특징으로 하는 캐패시터의 전하저장전극 제조방법.
제1항에 있어서, 상기 HTO는 그 두께가 500~2000Å이며, 상기 BPSG는 그 두께가 1300~2000Å이며, 상기 제2폴리실리콘은 그 두께가 500~700Å인 것을 특징으로 하는 캐패시터의 전하저장전극 제조방법.