KR0127267B1

KR0127267B1 - Manufacturing method for charge storage electrode of capacitor

Info

Publication number: KR0127267B1
Application number: KR1019930029793A
Authority: KR
Inventors: 이석희
Original assignee: 김주용; 현대전자산업주식회사
Priority date: 1993-12-27
Filing date: 1993-12-27
Publication date: 1997-12-29

Abstract

A fabrication method of storage electrodes of capacitors is provided to improve capacitance of capacitor without increasing topology. The method comprises the steps of: forming a contact hole(11) in multi-layer insulators(7-10); sequentially depositing a doped polysilicon layer(12), HTO(13), BPSG(14) and HTO(15) having high etching selectivity; dry-etching the HTO(15), BPSG(14) and HTO(13) to form grooves(16) and wet-etching the HTO(15), BPSG(14) and HTO(13) to form concave and convex; depositing a doped polysilicon layer(17) on the HTO(15), BPSG(14) and HTO(13) pattern having concave and convex; dry-etching the polysilicon layers(17,12) to form a storage pad(12A) and a storage sidewall(17A); forming a storage electrode(20) having castle-type structure by removing the HTO(15), BPSG(14) and HTO(13) pattern. Thereby, it is possible to maximize the effective surface area of the castle-type storage electrode using the difference of high etching selectivity between the HTO(high temperature oxide) and the BPSG(boro-phosphorous silica glass)

Description

캐패시터의 전하저장전극 제조방법Method for manufacturing charge storage electrode of capacitor

제1A도 내지 제1F도는 본 발명에 의한 캐패시터의 전하저장전극을 제조하는 단계를 도시한 단면도.1A to 1F are cross-sectional views showing steps of manufacturing a charge storage electrode of a capacitor according to the present invention.

제2도는 본 발명의 레이아웃도.2 is a layout diagram of the present invention.

제3도는 제2도의 Y-Y'선을 절단한 상태의 본 발명의 전하저장전극 단면도.3 is a cross-sectional view of the charge storage electrode of the present invention with the Y-Y 'line of FIG.

*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *

1:실리콘 기판2:필드 산화막1: Silicon substrate 2: Field oxide film

3:게이트 산화막4:게이트 전극3: gate oxide film 4: gate electrode

4A:게이트 전극선5:불순물 이온 주입영역4A: gate electrode line 5: impurity ion implantation region

6:절연층 스페이서7 및 8:제1 및 2층간 절연막6: insulating layer spacer 7 and 8: first and second interlayer insulating films

9:산화막10:질화막9: oxide film 10: nitride film

11:콘택홀12 및 17:폴리실리콘11: contact hole 12 and 17: polysilicon

13, 15:HTO14:BPSG13, 15: HTO14: BPSG

16:홈12A:전하저장전극 패드16: Groove 12A: Charge storage electrode pad

17A:전하저장전극 측벽20:전하저장전극17A: charge storage electrode sidewall 20: charge storage electrode

A:전하저장전극 콘택마스크B:산화막 마스크A: charge storage electrode contact mask B: oxide mask

C:전하저장전극 마스크C: Charge storage electrode mask

본 발명은 캐패시터의 전하저장전극을 제조하는 방법에 관한 것으로, 특히 전하저장전극은 패드상에 HTO와 BPSG의 식각선택비의 특성을 이용하여 내부 및 외부가 주름진 캐슬(Castle)형 전하저장전극을 형성하여 전하저장전극의 유효표면적을 증대시키므로써, 고집적 반도체 소자의 제조시 제한된 캐패시터의 면적하에서 셀 동작에 필요한 캐패시터의 용량을 확보할 수 있도록 한 캐피시터의 전하저장전극을 제조하는 방법에 관한 것이다.The present invention relates to a method of manufacturing a charge storage electrode of a capacitor, in particular, the charge storage electrode using the characteristics of the etching selectivity of the HTO and BPSG on the pad to form a castle (Castle) charge storage electrode corrugated inside and outside The present invention relates to a method of manufacturing a charge storage electrode of a capacitor, which increases the effective surface area of a charge storage electrode, thereby ensuring the capacity of a capacitor required for cell operation under a limited capacitor area in manufacturing a highly integrated semiconductor device.

일반적으로, 반도체 소자가 고집적화 및 소형화되어감에 따라 단위셀이 차지하는 면적은 줄어들고, 캐패시터 또한 그 면적이 줄어들어 셀 동작에 필요한 캐패시터 용량을 확보하기 위한 노력의 일환으로 캐패시터의 전하저장전극을 3차원 구조로하여 유효표면적을 증대시키는 연구가 진행되고 있다.In general, as semiconductor devices are highly integrated and miniaturized, the area occupied by unit cells decreases, and the area of capacitors also decreases, thus making the charge storage electrode of the capacitor a three-dimensional structure in an effort to secure capacitor capacity required for cell operation. Therefore, researches to increase the effective surface area have been conducted.

대표적으로 실린더(Cylinder) 구조와 핀(Fin) 구조가 많이 사용되고 있으나, 실린더 구조는 축적용량을 증대시키기 위해 단순히 높이를 높여야 하고, 핀 구조는 핀 수를 증가시켜야 한다. 이는 전체적인 토폴러지(Topology) 증가를 가져와 후속공정을 어렵게 한다.Typically, a cylinder structure and a fin structure are used a lot, but the cylinder structure simply needs to be increased in order to increase the storage capacity, and the pin structure should increase the number of pins. This leads to an increase in overall topology, which makes subsequent processing difficult.

따라서, 본 발명은 제한된 캐패시터의 면적하에서 토폴러저의 증가없이 전하저장전극 유효표면적을 극대화하여 충분한 축적용량을 얻을 수 있는 캐패시터의 전하저장전극을 제조하는 방법을 제공함에 그 목적이 있다.Accordingly, an object of the present invention is to provide a method of manufacturing a charge storage electrode of a capacitor capable of obtaining a sufficient accumulation capacity by maximizing the effective surface area of the charge storage electrode without increasing the topography under a limited capacitor area.

이러한 목적을 달성하기 위한 본 발명의 전하저장전극 제조방법은 실리콘 기판(1)상의 게이트 전극(4) 양측에 소오스 및 드레인 전극으로 사용되는 불순물 이온주입영역(5)으로 이루어진 소정의 트랜지스터를 형성한 상태에서, 전체구조 상부에 층간 절연막(7 및 8)을 형성한 후, 그 상부에 산화막(9) 및 질화막(10)을 적층하고, 전하저장전극 콘택마스크를 사용하여 불순물 이온주입영역(5) 중 어느 한 영역에 콘택홀(11)을 형성하는 단계와, 상기 단계로부터 상기 콘택홀(11)을 포함한 전체구조 상부에 인-시투 포스포러스 도프 폴리실리콘(12)을 증착하는 단계와, 상기 단계로부터 상기 폴리실리콘(12) 상부에 식각선택비의 차이가 큰 HTO와 BPSG(또는 PSG)를 교대로 적층하되, HTO(13), BPSG(14) 및 HTO(15)의 순으로 적층하는 단계와, 상기 단계로부터 상기 전하저장전극 콘택마스크를 다시 사용하여 상기 HTO(15), BPSG(14) 및 HTO(13)를 건식식각방법으로 식각하여 홈(16)을 형성한 후, 이어서 산화막 마스크를 이용한 건식식각방법으로 HTO(13), BPSG(14), HTO(15)를 패턴화하는 단계와, 상기 단계로부터 상기 패턴화된 HTO(13), BPSG(14) 및 HTO(15)를 HF 용액 또는 저압기상 HF에서 식각하여 식각선택비에 의해 HTO(13 및 15) 보다 BPSG(14)가 많이 식각되어져 내외 측면이 요철형상을 이루고, 상기 요철을 이루는 HTO(13), BPSG(14) 및 HTO(15)를 포함한 전체구조 상부에 인-시투 포스포러스 도프 폴리실리콘(17)을 증착하는 단계와, 상기 단계로부터 전하저장전극 마스크를 이용한 건식식각방법으로 폴리실리콘(17 및 12)을 식각하여 상기 폴리실리콘(12)은 전하저장전극 패드(12A)로 상기 폴리실리콘(17)은 전하저장전극 측벽(17A)으로 형성하는 단계와, 상기 단계로부터 HF 또는 BOE 용액에서 전하저장전극 패드(12A) 및 전하저장전극 측벽(17A)으로 둘러싸인 HTO(13), BPSG(14) 및 HTO(15)를 완전히 제거하여, 중심부분에 공간이 형성되고 측벽의 내외부분이 요철형성으로 된 캐슬구조를 이루되, 측벽 일부에 터널이 형성된 구조를 갖는 전하저장전극(20)을 완성하는 단계로 이루어지는 것을 특징으로 한다.The method of manufacturing a charge storage electrode of the present invention for achieving the above object comprises forming a predetermined transistor including impurity ion implantation regions (5) used as source and drain electrodes on both sides of a gate electrode (4) on a silicon substrate (1). In this state, the interlayer insulating films 7 and 8 are formed over the entire structure, and then the oxide film 9 and the nitride film 10 are stacked thereon, and the impurity ion implantation region 5 is formed using a charge storage electrode contact mask. Forming a contact hole (11) in any one of the regions, and depositing in-situ phosphorus-doped polysilicon (12) on the entire structure including the contact hole (11) from the step; Alternately stacking HTO and BPSG (or PSG) having a large difference in etching selectivity from the polysilicon 12 on top, and stacking HTO 13, BPSG 14, and HTO 15 in this order; The charge storage electrode from the step Using the tack mask again, the HTO 15, BPSG 14, and HTO 13 are etched by dry etching to form grooves 16, and then the HTO 13 by dry etching using an oxide mask. Patterning the BPSG 14, HTO 15, and etching the patterned HTO 13, BPSG 14, and HTO 15 from the HF solution or low pressure HF from the step. The BPSG 14 is more etched than the HTO 13 and 15 due to the rain, so that the inner and outer sides have an uneven shape, and the upper part of the entire structure including the uneven HTO 13, BPSG 14 and HTO 15 is formed. Depositing the in-situ phosphorus-doped polysilicon 17, and etching the polysilicon 17 and 12 by a dry etching method using the charge storage electrode mask from the step. Forming the polysilicon 17 with the pad 12A as the charge storage electrode sidewall 17A, and The HTO 13, BPSG 14, and HTO 15 surrounded by the charge storage electrode pad 12A and the charge storage electrode sidewall 17A in the HF or BOE solution are completely removed, thereby forming a space in the center portion and The inner and outer portions of the castle structure is formed by the irregularities, characterized in that consisting of a step of completing the charge storage electrode 20 having a structure in which a tunnel is formed on a portion of the side wall.

이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

제1A도 내지 제 1F도는 본 발명에 의한 캐패시터의 전하저장전극을 제조하는 단계를 도시한 단면도로서, 제1A도는 소정의 실리콘 기판(1) 상에 필드 산화막(2)을 형성한 후, 게이트 산화막(3), 게이트 전극(4) 및 게이트 전극선(4A)을 형성하고, 상기 게이트 전극(4) 양측에 소오스 및 드레인 전극으로 사용될 불순물 이온주입영역(5)을 형성한 후, 게이트 전극 및 게이트 전극선(4 및 4A) 측벽에 절연층 스페이서(6)을 형성하고, 전체구조 상부에 소정두께의 제1층간 절연막(7)을 형성한 후 그 상부에 제2층간 절연막(8)을 증착 평탄화하고, 상기 제2층간 절연막(8) 상부에 산화막(9) 및 질화막(10)을 차례로 적층한 상태를 도시한 것이다.1A to 1F are cross-sectional views illustrating a step of manufacturing a charge storage electrode of a capacitor according to the present invention. FIG. 1A is a gate oxide film formed after forming a field oxide film 2 on a predetermined silicon substrate 1. (3), the gate electrode 4 and the gate electrode line 4A are formed, and the impurity ion implantation region 5 to be used as the source and drain electrodes on both sides of the gate electrode 4 is formed, and then the gate electrode and the gate electrode line An insulating layer spacer 6 is formed on the sidewalls (4 and 4A), a first interlayer insulating film 7 having a predetermined thickness is formed on the entire structure, and a second interlayer insulating film 8 is deposited and planarized thereon, The state in which the oxide film 9 and the nitride film 10 are sequentially stacked on the second interlayer insulating film 8 is illustrated.

제1B도는 제2도의 전하저장전극 콘택마스크(A)를 사용하여 상기 불순물 이온주입영역(5)중 하나와 연통되도록 질화막(10), 산화막(9), 제2층간 절연막(8) 및 제1층간 절연막(7)을 순차적으로 식각하여 콘택홀(11)을 형성한 후, 상기 콘택홀(11)을 포함한 전체구조 상부에 인-시투 포스포러스 도프 폴리실리콘(In-Situ Phosphorus Doped Polysilicon)(12)을 증착한 상태를 도시한 것이다.FIG. 1B shows the nitride film 10, the oxide film 9, the second interlayer insulating film 8, and the first layer to communicate with one of the impurity ion implantation regions 5 using the charge storage electrode contact mask A of FIG. After the interlayer insulating layer 7 is sequentially etched to form the contact hole 11, an In-Situ Phosphorus Doped Polysilicon 12 is formed on the entire structure including the contact hole 11. ) Shows a state of being deposited.

제1C도는 상기 폴리실리콘(12) 상부에 식가선택비의 차이가 큰 산화막을 교대로 다수층 적층하되, 예를들어 상기 다수 적층되는 산화막은 HTO와 BPSG(또는 PSG)로서 상기 폴리실리콘(12) 상부에 HTO(13), BPSG(14) 및 HTO(15)의 순으로 적층한 상태를 도시한 것이다.FIG. 1C illustrates a plurality of layers of oxide films having a large difference in food selection ratios alternately stacked on the polysilicon 12. For example, the plurality of stacked oxide films are HTO and BPSG (or PSG) as the polysilicon 12. The state which laminated | stacked in order of HTO13, BPSG14, and HTO15 on top is shown.

상기 HTO(13 및 15)는 그 두께가 500~1000Å이고, 상기 BPSG(14)는 그 두께가 1300~2000Å이다.The HTOs 13 and 15 have a thickness of 500 to 1000 mW, and the BPSG 14 has a thickness of 1300 to 2000 mW.

제1D도는 제2도의 전하저장전극 콘택마스크(A)를 다시 사용하여 상기 HTO(15), BPSG(14) 및 HTO(13)를 건식식각방법으로 식각하여 홈(16)을 형성한 후, 이어서 산화막 마스크(B)를 이용한 건식식각방법으로 HTO(13), BPSG(14) 및 HTO(15)를 패턴화한 상태를 도시한 것이다.In FIG. 1D, the HTO 15, the BPSG 14, and the HTO 13 are etched by dry etching using the charge storage electrode contact mask A of FIG. The state where the HTO 13, the BPSG 14, and the HTO 15 were patterned by the dry etching method using the oxide mask B is shown.

제1E도는 상기 패턴화된 HTO(13), BPSG(14) 및 HTO(15)를 HF 용액 또는 저압기상 HF에서 식각하여 식가선택비에 의해 HTO(13 및 15)보다 BPSG(14)가 많이 식각되어져 내외 측면이 요철형상을 이루고, 상기 요철을 이루는 HTO(13), BPSG(14) 및 HTO(15)를 포함한 전체구조 상부에 인-시투 포스포러스 폴리실리콘(17)을 증착한 상태를 도시한 것이다.FIG. 1E shows that the patterned HTO 13, BPSG 14 and HTO 15 are etched in HF solution or low pressure HF to etch more BPSG 14 than HTO 13 and 15 due to food selection ratio. The inner and outer sides form a concave-convex shape, and the in-situ phosphorus polysilicon 17 is deposited on top of the entire structure including the concave-convex HTO 13, BPSG 14, and HTO 15. will be.

상기 폴리실리콘(17)은 그 두께가 500~700Å이다.The polysilicon 17 has a thickness of 500 to 700 GPa.

제1F도는 제2도의 전하저장전극 마스크(C)를 이용한 건식식각방법으로 폴리실리콘(17 및 12)을 식각하여 상기 폴리실리콘(12)은 전하저장전극 패드(12A)로 상기 폴리실리콘(17)은 전하저장전극 측벽(17A)으로 형성하고, HF 또는 BOE 용액에서 전하저장전극 패드(12A) 및 전하저장전극 측벽(17A)으로 둘러싸인 HTO(13), BPSG(14) 및 HTO(15)를 완전히 제거하여 전하저장전극(20)을 완성한 상태를 도시한 것이다.In FIG. 1F, the polysilicons 17 and 12 are etched by the dry etching method using the charge storage electrode mask C of FIG. 2, so that the polysilicon 12 is the polysilicon 17 by the charge storage electrode pad 12A. The HTO 13, BPSG 14, and HTO 15 formed from the silver charge storage electrode sidewall 17A and surrounded by the charge storage electrode pad 12A and the charge storage electrode sidewall 17A in the HF or BOE solution are completely formed. It shows a state in which the charge storage electrode 20 is completed by removing.

제2도는 본 발명에 사용된 마스크의 레이아웃도로서, 상술한 제1A도 내지 제1F도는 제2도의 X-X'선을 절단한 단면도이다. 그리고 도면부호 A는 전하저장전극 콘택마스크이고, B는 산화막 마스크이고, C는 전하저장전극 마스크이다.FIG. 2 is a layout diagram of a mask used in the present invention, and FIGS. 1A to 1F are cross-sectional views taken along the line X-X 'of FIG. 2. Reference numeral A is a charge storage electrode contact mask, B is an oxide mask, and C is a charge storage electrode mask.

제3도의 제2도의 Y-Y'선을 절단한 상태의 전하저장전극(20)을 도시한 단면도이다.3 is a cross-sectional view illustrating the charge storage electrode 20 in a state of cutting the line Y-Y 'of FIG.

상기 제1F도와 제3도에 도시된 바와 같이 본 발명에 의해 완성된 전하저장전극(20)은 중심부분에 콘택홀 크기와 유사한 공간이 형성되고, 전하저장전극 패드(12A)상에 형성된 측벽(17A)이 공간을 중심으로 캐슬 구조를 이루되, 그 내외부가 요철형상으로 주름져 있고, 또한 제1F도에 도시된 바와 같이 HTO(13), BPSG(14) 및 HTO(15)가 제거된 부문에 터널이 형성되어 전하저장전극의 유효표면적이 극대화됨을 알 수 있다.As shown in FIG. 1F and FIG. 3, the charge storage electrode 20 completed by the present invention has a space similar to the contact hole size in the central portion thereof, and has a sidewall formed on the charge storage electrode pad 12A. 17A) is a section of the castle structure around the space, the inside and outside of the concave-convex shape, and as shown in Figure 1F, the HTO 13, BPSG 14 and HTO (15) removed It can be seen that the tunnel is formed in the effective surface area of the charge storage electrode to maximize.

상술한 바와 같이 본 발명은 제한된 면적하에서 토폴러지의 증가없이도 유효표면적을 극대화시킬 수 있어 셀 동작에 필요한 축적용량을 얻을 수 있으므로 인하여 반도체 소자의 고집적화에 기여할 수 있다.As described above, the present invention can maximize the effective surface area without increasing the topology under a limited area, thereby obtaining a storage capacity necessary for cell operation, thereby contributing to high integration of semiconductor devices.

Claims

제한된 면적하에서 유효표면적을 증대시키기 위한 캐패시터의 전하저장전극 제조방법에 있어서, 실리콘 기판상의 게이트 전극 양측에 소오스 및 드레인 전극으로 사용되는 불순물 이온주입영역으로 이루어진 소정의 트랜지스터를 형성한 상태에서, 전체구조 상부에 층간 절연막을 형성한 후, 그 상부에 산화막 및 질화막을 적층하고, 전하저장전극 콘택마스크를 사용하여 불순물 이온주입영역 중 어느 한 영역에 콘택홀을 형성하는 단계와, 상기 단계로부터 상기 콘택홀을 포함한 전체구조 상부에 제1인-시투 포스포러스 도프 폴리 실리콘을 증착하는 단계와, 상기 단계로부터 상기 제1폴리실리콘 상부에 식각선택비의 차이가 큰 HTO와 BPSG(또는 PSG)를 교대로 적층하되, HTO, BPSG 및 HTO의 순으로 적층하는 단계와, 상기 단계로부터 상기 전하저장전극 콘택마스크를 다시 사용하여 상기 HTO, BPSG 및 HTO를 건식식각방법으로 식각하여 홈을 형성한 후, 이어서 산화막 마스크를 이용한 건식식각방법으로 HTO, BPSG, HTO를 패턴화하는 단계와, 상기 단계로부터 상기 패턴화된 HTO, BPSG 및 HTO를 HF 용액 또는 저압기상 HF에서 식각하여 식각선택비에 의해 HTO보다 BPSG가 많이 식각되어져 내외 측면이 요철형상을 이루고, 상기 요철을 이루는HTO, BPSG 및 HTO를 포함한 전체구조 상부에 제2인-시투 포스포러스 도프 폴리실리콘을 증착하는 단계와, 상기 단계로부터 전하저장전극 마스크를 이용한 건식식각방법으로 제1 및 제2폴리실리콘을 식각하여 상기 제1폴리실리콘을 전하저장전극 패드로, 상기 제2폴리실리콘은 전하저장전극 측벽으로 형성하는 단계와, 상기 단계로부터 HF 또는 BOE 용액에서 전하저장전극 패드 및 전하저장전극 측벽으로 둘러싸인 HTO, BPSG 및 HTO를 완전히 제거하여, 중심부분에 공간이 형성되고 측벽의 내외부분이 요철형상으로된 캐슬 구조를 이루되, 측벽 일부에 터널이 형성된 구조를 갖는 전하저장전극을 완성하는 단계로 이루어지는 것을 특징으로 하는 캐패시터의 전하저장전극 제조방법.In the method for manufacturing a capacitor charge storage electrode for increasing the effective surface area under a limited area, the entire structure is formed in a state in which a predetermined transistor including impurity ion implantation regions used as source and drain electrodes is formed on both sides of a gate electrode on a silicon substrate. After the interlayer insulating film is formed on the upper part, an oxide film and a nitride film are stacked on the upper part, and a contact hole is formed in any one of the impurity ion implantation regions using a charge storage electrode contact mask, and the contact hole is formed. Depositing a first in-situ phosphorus-doped polysilicon over the entire structure, including HTO and BPSG (or PSG) having a large difference in etching selectivity from the above step; Wherein, in the order of HTO, BPSG and HTO laminating, from the step of the charge storage electrode contact Etching the HTO, BPSG and HTO by dry etching again to form grooves, and then patterning the HTO, BPSG and HTO by dry etching using an oxide mask, and the pattern from the step. HTO, BPSG and HTO are etched in HF solution or low pressure gas phase HF to etch more BPSG than HTO by etch selectivity to form irregularities on the inside and outside sides. Depositing a second phosphorus-doped polysilicon on the first layer, and etching the first and second polysilicons by dry etching using a charge storage electrode mask from the step; In the pad, the second polysilicon is formed on the sidewalls of the charge storage electrode, and the charge storage electrode pad and the charge storage electrode in the HF or BOE solution from the step. By completely removing the HTO, BPSG and HTO surrounded by the side wall, a space is formed in the center portion and the castle structure is formed in the inner and outer portions of the side wall to form a concave-convex shape. Method for manufacturing a charge storage electrode of a capacitor, characterized in that consisting of steps.

제1항에 있어서, 상기 HTO는 그 두께가 500~2000Å이며, 상기 BPSG는 그 두께가 1300~2000Å이며, 상기 제2폴리실리콘은 그 두께가 500~700Å인 것을 특징으로 하는 캐패시터의 전하저장전극 제조방법.The charge storage electrode of claim 1, wherein the HTO has a thickness of 500 to 2000 microseconds, the BPSG has a thickness of 1300 to 2000 microseconds, and the second polysilicon has a thickness of 500 to 700 microseconds. Manufacturing method.