JPWO2020084872A1 - 半導体回路および半導体システム - Google Patents
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Abstract
Description
1.第1の実施の形態(パルス制御小振幅ドライバの例)
2.第2の実施の形態(パルス制御小振幅ドライバのパルス幅を設定する例)
3.第3の実施の形態(低閾値受信回路の例)
4.第4の実施の形態(低閾値受信回路の駆動回路を独立させた例)
5.第5の実施の形態(クロックイネーブル回路への適用例)
6.第6の実施の形態(出力検知型パルス制御小振幅ドライバの例)
7.第7の実施の形態(差動入力の差動パルス制御小振幅ドライバの例)
8.第8の実施の形態(単相入力の差動パルス制御小振幅ドライバの第1の例)
9.第9の実施の形態(単相入力の差動パルス制御小振幅ドライバの第2の例)
10.第10の実施の形態(差動出力検知型パルス制御小振幅ドライバの例)
11.第11の実施の形態(半導体システムへの適用例)
[パルス制御小振幅ドライバ]
図1は、本技術の第1の実施の形態におけるパルス制御小振幅ドライバの構成例を示す図である。
図2は、本技術の第1の実施の形態におけるパルス制御小振幅ドライバの入出力波形の例を示す図である。
[パルス制御小振幅ドライバ]
図4は、本技術の第2の実施の形態におけるパルス制御小振幅ドライバの構成例を示す図である。
図6は、本技術の第2の実施の形態におけるパルス制御小振幅ドライバの入出力波形の例を示す図である。
上述の第1および第2の実施の形態では、省電力化のために出力振幅を下げた小振幅ドライバについて説明した。以下では、その小振幅ドライバから出力された信号を低い閾値により受信する低閾値受信回路(小振幅レベルシフト回路)について説明する。
図7は、本技術の第3の実施の形態における低閾値受信回路400の回路構成例を示す図である。
[低閾値受信回路]
図8は、本技術の第4の実施の形態における低閾値受信回路401の回路構成例を示す図である。
[クロックイネーブル回路]
図9は、本技術の第5の実施の形態におけるクロックイネーブル回路の回路構成例を示す図である。
図10は、本技術の第5の実施の形態におけるクロックイネーブル回路の入出力波形の例を示す図である。ここでは、TEST端子がLレベルに固定された例を示す。TEST端子の動作は、EN端子の動作と同等であるため、ここでは省略する。
[出力検知型パルス制御小振幅ドライバ]
上述の第1および第2の実施の形態では事前に制御信号PGのパルス幅を設定していたが、この第6の実施の形態では実際の出力振幅を監視して検知することによりパルス幅を生成する。
図12は、本技術の第6の実施の形態における出力バッファの出力波形の例を示す図である。
図13は、本技術の第6の実施の形態における出力検知型パルス制御小振幅ドライバの具体的構成例を示す図である。
上述の第1および第2の実施の形態では、単相の小振幅ドライバについて説明したが、本技術は差動ドライバにも適用することができる。以下では、差動パルス制御小振幅ドライバについて説明する。
図14は、本技術の第7の実施の形態における差動パルス制御小振幅ドライバの構成例を示す図である。
[差動パルス制御小振幅ドライバ]
図15は、本技術の第8の実施の形態における差動パルス制御小振幅ドライバの構成例を示す図である。
[差動パルス制御小振幅ドライバ]
図16は、本技術の第9の実施の形態における差動パルス制御小振幅ドライバの構成例を示す図である。
[差動出力検知型パルス制御小振幅ドライバ]
図17は、本技術の第10の実施の形態における差動出力検知型パルス制御小振幅ドライバの構成例を示す図である。
上述の各実施の形態は、半導体システムにおける半導体チップ間にまたがって実現することができる。
(1)第1および第2のトランジスタを接続したドライバと、
前記第1および第2のトランジスタに対して互いにパルス幅の異なる第1および第2の制御信号を供給して前記ドライバの出力振幅を抑制するパルス制御回路と
を具備する半導体回路。
(2)前記第1および第2の制御信号の各々は、第1および第2の状態のいずれかを示す信号であり、
前記第1のトランジスタは、第1の電位と出力信号線との間を接続し、前記第1の制御信号が前記第1の状態のときに切断状態になり、前記第1の制御信号が前記第2の状態のときに導通状態になって前記出力信号線を前記第1の電位に向けて変化させ、
前記第2のトランジスタは、第2の電位と前記出力信号線との間を接続し、前記第2の制御信号が前記第2の状態のときに切断状態になり、前記第2の制御信号が前記第1の状態のときに導通状態になって前記出力信号線を前記第2の電位に向けて変化させ、
前記パルス制御回路は、前記第1の制御信号が前記第1の状態にある期間よりも前記第2の状態にある期間の方が短くなるように前記パルス幅を調整した前記第1の制御信号を供給する
前記(1)に記載の半導体回路。
(3)前記パルス制御回路は、
前記第1および第2の状態のいずれかを示す入力信号を所定期間遅延させる遅延回路と、
前記遅延回路の出力と前記入力信号との否定論理積を生成して前記第1の制御信号として出力する否定論理積回路と、
前記入力信号を論理反転させて前記第2の制御信号として出力する論理反転回路とを備える
前記(2)に記載の半導体回路。
(4)前記パルス制御回路は、前記遅延回路に供給する前記入力信号を所定の制御信号に応じて無効化する入力信号制御回路をさらに備える
前記(3)に記載の半導体回路。
(5)前記パルス制御回路は、前記遅延回路の前記所定期間を指定して前記パルス幅を設定するパルス幅設定回路をさらに備える
前記(3)または(4)に記載の半導体回路。
(6)前記パルス制御回路は、前記ドライバの出力を前記第1の電位または前記第2の電位に誘導するハイインピーダンス補償回路をさらに備える
前記(3)から(5)のいずれかに記載の半導体回路。
(7)前記ドライバの出力振幅が所定の電位に達したことを検知する検知回路をさらに具備し、
前記パルス制御回路は、前記ドライバの出力振幅が前記所定の電位に達したことが検知されたタイミングに応じて前記パルス幅を決定する
前記(1)から(6)のいずれかに記載の半導体回路。
(8)第3および第4のトランジスタを接続して前記ドライバとは極性が反転する信号を出力する第2のドライバをさらに具備し、
前記パルス制御回路は、前記第3および第4のトランジスタに対して互いにパルス幅の異なる第3および第4の制御信号を供給して前記第2のドライバの出力振幅を抑制する
前記(1)から(7)のいずれかに記載の半導体回路。
(9)第1の電位と第2の電位との間に接続されて入力信号を受信する受信回路と、
前記受信回路と前記第1の電位との間に接続されて前記第1の電位からの電圧を降下させるダイオードと
を具備する半導体回路。
(10)前記ダイオードと並行に接続されて、前記入力信号が前記第2の電位を示すときに導通状態となって前記第1の電位から前記受信回路に電流を供給する供給トランジスタをさらに具備する前記(9)に記載の半導体回路。
(11)前記受信回路は、前記入力信号を反転するインバータである
前記(9)または(10)に記載の半導体回路。
(12)前記受信回路の出力をラッチするラッチ回路と、
前記受信回路の出力と前記ラッチ回路との論理積を生成する論理積回路とをさらに具備し、
前記入力信号はクロック信号である
前記(9)から(11)のいずれかに記載の半導体回路。
(13)伝送線路により接続される第1および第2の半導体チップを具備する半導体システムであって、
前記第1の半導体チップは、第1および第2のトランジスタを接続して前記伝送線路に信号を出力するドライバと、前記第1および第2のトランジスタに対して互いにパルス幅の異なる第1および第2の制御信号を供給して前記ドライバの出力振幅を抑制するパルス制御回路とを備え、
前記第2の半導体チップは、前記伝送線路からの信号を受信する受信回路と、前記受信回路と電源との間に接続されて前記電源からの電圧を降下させるダイオードとを備える
半導体システム。
20 受信チップ
30 伝送線路
100〜103 パルス制御回路
110 NAND回路
112 インバータ
120 パルス幅設定回路
121、122 インバータ
123〜126 NAND回路
130 ディレイ回路
131〜136 インバータ
137〜139 NAND回路
150 インバータ
160 NAND回路
170 ハイインピーダンス補償回路
190、191 インバータ
200 出力ドライバ
210 PMOS
220 NMOS
300 伝送線路
400〜408 低閾値受信回路
411 PMOS
412、452 NMOS
420 MOSダイオード
430、460 PMOS
441 PMOS
442 NMOS
490 出力インバータ
501 ラッチ回路
510 NOR回路
521 PMOS
522 NMOS
531、532 インバータ
540 NAND回路
550 インバータ
Claims (13)
- 第1および第2のトランジスタを接続したドライバと、
前記第1および第2のトランジスタに対して互いにパルス幅の異なる第1および第2の制御信号を供給して前記ドライバの出力振幅を抑制するパルス制御回路と
を具備する半導体回路。 - 前記第1および第2の制御信号の各々は、第1および第2の状態のいずれかを示す信号であり、
前記第1のトランジスタは、第1の電位と出力信号線との間を接続し、前記第1の制御信号が前記第1の状態のときに切断状態になり、前記第1の制御信号が前記第2の状態のときに導通状態になって前記出力信号線を前記第1の電位に向けて変化させ、
前記第2のトランジスタは、第2の電位と前記出力信号線との間を接続し、前記第2の制御信号が前記第2の状態のときに切断状態になり、前記第2の制御信号が前記第1の状態のときに導通状態になって前記出力信号線を前記第2の電位に向けて変化させ、
前記パルス制御回路は、前記第1の制御信号が前記第1の状態にある期間よりも前記第2の状態にある期間の方が短くなるように前記パルス幅を調整した前記第1の制御信号を供給する
請求項1記載の半導体回路。 - 前記パルス制御回路は、
前記第1および第2の状態のいずれかを示す入力信号を所定期間遅延させる遅延回路と、
前記遅延回路の出力と前記入力信号との否定論理積を生成して前記第1の制御信号として出力する否定論理積回路と、
前記入力信号を論理反転させて前記第2の制御信号として出力する論理反転回路とを備える
請求項2記載の半導体回路。 - 前記パルス制御回路は、前記遅延回路に供給する前記入力信号を所定の制御信号に応じて無効化する入力信号制御回路をさらに備える
請求項3記載の半導体回路。 - 前記パルス制御回路は、前記遅延回路の前記所定期間を指定して前記パルス幅を設定するパルス幅設定回路をさらに備える
請求項3記載の半導体回路。 - 前記パルス制御回路は、前記ドライバの出力を前記第1の電位または前記第2の電位に誘導するハイインピーダンス補償回路をさらに備える
請求項3記載の半導体回路。 - 前記ドライバの出力振幅が所定の電位に達したことを検知する検知回路をさらに具備し、
前記パルス制御回路は、前記ドライバの出力振幅が前記所定の電位に達したことが検知されたタイミングに応じて前記パルス幅を決定する
請求項1記載の半導体回路。 - 第3および第4のトランジスタを接続して前記ドライバとは極性が反転する信号を出力する第2のドライバをさらに具備し、
前記パルス制御回路は、前記第3および第4のトランジスタに対して互いにパルス幅の異なる第3および第4の制御信号を供給して前記第2のドライバの出力振幅を抑制する
請求項1記載の半導体回路。 - 第1の電位と第2の電位との間に接続されて入力信号を受信する受信回路と、
前記受信回路と前記第1の電位との間に接続されて前記第1の電位からの電圧を降下させるダイオードと
を具備する半導体回路。 - 前記ダイオードと並行に接続されて、前記入力信号が前記第2の電位を示すときに導通状態となって前記第1の電位から前記受信回路に電流を供給する供給トランジスタをさらに具備する請求項9記載の半導体回路。
- 前記受信回路は、前記入力信号を反転するインバータである
請求項9記載の半導体回路。 - 前記受信回路の出力をラッチするラッチ回路と、
前記受信回路の出力と前記ラッチ回路との論理積を生成する論理積回路とをさらに具備し、
前記入力信号はクロック信号である
請求項9記載の半導体回路。 - 伝送線路により接続される第1および第2の半導体チップを具備する半導体システムであって、
前記第1の半導体チップは、第1および第2のトランジスタを接続して前記伝送線路に信号を出力するドライバと、前記第1および第2のトランジスタに対して互いにパルス幅の異なる第1および第2の制御信号を供給して前記ドライバの出力振幅を抑制するパルス制御回路とを備え、
前記第2の半導体チップは、前記伝送線路からの信号を受信する受信回路と、前記受信回路と電源との間に接続されて前記電源からの電圧を降下させるダイオードとを備える
半導体システム。
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