JPWO2019239701A1 - Crスナバ素子 - Google Patents
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- 239000004065 semiconductor Substances 0.000 claims description 80
- 239000000758 substrate Substances 0.000 claims description 73
- 239000010409 thin film Substances 0.000 claims description 8
- 239000010410 layer Substances 0.000 description 75
- 229910052751 metal Inorganic materials 0.000 description 12
- 239000002184 metal Substances 0.000 description 12
- 239000011241 protective layer Substances 0.000 description 12
- 239000000463 material Substances 0.000 description 11
- 238000010586 diagram Methods 0.000 description 10
- 229910045601 alloy Inorganic materials 0.000 description 9
- 239000000956 alloy Substances 0.000 description 9
- 229910052782 aluminium Inorganic materials 0.000 description 6
- 229910052804 chromium Inorganic materials 0.000 description 6
- 229910052802 copper Inorganic materials 0.000 description 6
- 229910052737 gold Inorganic materials 0.000 description 6
- 229910052759 nickel Inorganic materials 0.000 description 6
- 229910052697 platinum Inorganic materials 0.000 description 6
- 229910052709 silver Inorganic materials 0.000 description 6
- 229910052719 titanium Inorganic materials 0.000 description 6
- 150000002739 metals Chemical class 0.000 description 5
- 229910004298 SiO 2 Inorganic materials 0.000 description 4
- 239000004020 conductor Substances 0.000 description 4
- VNNRSPGTAMTISX-UHFFFAOYSA-N chromium nickel Chemical compound [Cr].[Ni] VNNRSPGTAMTISX-UHFFFAOYSA-N 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 229910001120 nichrome Inorganic materials 0.000 description 3
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 2
- 239000004642 Polyimide Substances 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 239000000155 melt Substances 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 229920001721 polyimide Polymers 0.000 description 2
- 239000011347 resin Substances 0.000 description 2
- 229920005989 resin Polymers 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000001747 exhibiting effect Effects 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
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- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
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- H02M1/32—Means for protecting converters other than automatic disconnection
- H02M1/34—Snubber circuits
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/20—Resistors
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0641—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region without components of the field effect type
- H01L27/0676—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region without components of the field effect type comprising combinations of diodes, or capacitors or resistors
- H01L27/0682—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region without components of the field effect type comprising combinations of diodes, or capacitors or resistors comprising combinations of capacitors and resistors
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- H01—ELECTRIC ELEMENTS
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- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
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- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02H—EMERGENCY PROTECTIVE CIRCUIT ARRANGEMENTS
- H02H7/00—Emergency protective circuit arrangements specially adapted for specific types of electric machines or apparatus or for sectionalised protection of cable or line systems, and effecting automatic switching in the event of an undesired change from normal working conditions
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- H02H9/00—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection
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- H02H9/044—Physical layout, materials not provided for elsewhere
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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- H01L27/0688—Integrated circuits having a three-dimensional layout
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- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
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Abstract
CRスナバ素子(100)は、第1抵抗部(110)と、第1容量部(120)と、第2抵抗部(130)と、第2容量部(140)とを備えている。第1容量部(120)は、第1抵抗部(110)と直列に接続されている。第2抵抗部(130)は、第1抵抗部(110)および第1容量部(120)に、直列に接続されている。第2容量部(140)は、第2抵抗部(130)に対して並列に接続されている。CRスナバ素子(100)は、第1容量部(120)が短絡した際、第2抵抗部(130)が断線するように構成されている。
Description
本発明は、CRスナバ素子に関する。
CRスナバ回路の構成を開示した先行文献として、特開2007−306692号公報(特許文献1)がある。特許文献1に記載されたCRスナバ回路は、スナバコンデンサと、抵抗成分を有する素子とが直列接続されることにより構成されている。また、特許文献1に記載されたCRスナバ回路は、電力変換装置に用いられており、スイッチングレグと並列に接続されている。
特許文献1に記載のCRスナバ回路は、スイッチングレグを構成するパワー半導体と並列に接続されることで、パワー半導体のスイッチング時に発生するサージ電圧を、容量部で吸収し、抵抗部において熱として消費することにより、サージ電圧およびリンギング電圧を抑制している。しかしながら、仮にCRスナバ回路の容量部が短絡すると、CRスナバ回路は上記の機能を失う。さらには、CRスナバ回路を介して電源からの大電流が流れ、CRスナバ回路の周辺に配置された電子部品などの回路に大きなダメージを与えるおそれがある。
本発明は上記の問題点に鑑みてなされたものであって、CRスナバ素子の容量部が短絡してCRスナバ素子に大電流が流れた場合においても、サージ電圧およびリンギング電圧を抑制できるとともに、回路の信頼性を向上できる、CRスナバ素子を提供することを目的とする。
本発明に基づくCRスナバ素子は、第1抵抗部と、第1容量部と、第2抵抗部と、第2容量部とを備えている。第1容量部は、第1抵抗部と直列に接続されている。第2抵抗部は、第1抵抗部および第1容量部に、直列に接続されている。第2容量部は、第2抵抗部に対して並列に接続されている。CRスナバ素子は、第1容量部が短絡した際、第2抵抗部が断線するように構成されている。
本発明によれば、CRスナバ素子の容量部が短絡してCRスナバ素子に大電流が流れた場合においても、サージ電圧およびリンギング電圧を抑制することができるとともに、回路の信頼性を向上できる。
以下、本発明の各実施形態に係るCRスナバ素子について図面を参照して説明する。以下の実施形態の説明においては、図中の同一または相当部分には同一符号を付して、その説明は繰り返さない。
(実施形態1)
図1は、本発明の実施形態1に係るCRスナバ素子の構造を示す断面図である。図1に示すように、本実施形態に係るCRスナバ素子100は、半導体基板112と、第1誘電体層122と、内部電極150と、第2誘電体層142と、第1外部電極160と、接続導電部152と、第2抵抗部130とを備えている。
図1は、本発明の実施形態1に係るCRスナバ素子の構造を示す断面図である。図1に示すように、本実施形態に係るCRスナバ素子100は、半導体基板112と、第1誘電体層122と、内部電極150と、第2誘電体層142と、第1外部電極160と、接続導電部152と、第2抵抗部130とを備えている。
半導体基板112は、第1主面114と、第1主面114とは反対側に位置する第2主面116とを有している。半導体基板112の第1主面114には複数の凹部が形成されている。
半導体基板112は、後述する第1抵抗部を構成している。本実施形態において、半導体基板112の第1主面114および第2主面116の各々の面積、および、半導体基板112の厚さは、それぞれ、第1抵抗部の抵抗値が後述の値になるような面積および厚さとなっている。
本実施形態において、半導体基板112は、不純物をドープしたシリコン基板である。ただし、半導体基板112の材料は、シリコンに限られず、ガリウム砒素などの他の半導体であってもよい。半導体基板112中の不純物の濃度は、第1抵抗部の抵抗値が後述の値となるように調整される。
第1誘電体層122は、半導体基板112の第1主面114側に位置している。本実施形態において、第1誘電体層122は、半導体基板112の第1主面114に形成された複数の凹部に沿って、半導体基板112上に積層されている。また、CRスナバ素子100を第1外部電極160側から見たときに、第1誘電体層122の外縁は、半導体基板112の外縁よりも内側に位置している。
本実施形態において、第1誘電体層122の厚さは、後述する第1容量部の静電容量が後述の値になるような厚さとなっている。また、第1誘電体層122が、半導体基板112の第1主面114に形成された複数の凹部に沿って積層されていることにより、第1主面114に複数の凹部が形成されていない場合に比較して、第1容量部の静電容量を増加している。本実施形態において、第1誘電体層122はSiO2で構成されている。ただし、第1誘電体層122の材料は、SiO2に限られず、Al2O3、HfO2、Ta2O5、ZrO2若しくはBaTiO3などの酸化物、または、SiNなどの窒化物であってもよい。
内部電極150は、第1誘電体層122の半導体基板112側とは反対側に位置している。本実施形態において、内部電極150は、第1誘電体層122上に積層されている。CRスナバ素子100を第1外部電極160側から見たときに、内部電極150の外縁は、第1誘電体層122の外縁よりも内側に位置している。
内部電極150と第1誘電体層122との接触面積は、第1容量部の静電容量が後述の値になるような大きさとなっている。
本実施形態において、内部電極150は、櫛歯状電極部150aと、板状電極部150bとを有している。櫛歯状電極部150aは、第1主面114の複数の凹部に沿って積層された第1誘電体層122上に積層されている。櫛歯状電極部150aの第1誘電体層122側とは反対側の面は、平坦面であり、板状電極部150bは櫛歯状電極部150aの平坦面上に積層されている。
CRスナバ素子100を第1外部電極160側から見たときに、板状電極部150bの外縁は、櫛歯状電極部150aの外縁よりも内側に位置している。
櫛歯状電極部150aおよび板状電極部150bの各々の材料は、導電性材料であれば特に限定されないが、Cu、Ag、Au、Al、Pt、Ni、Cr若しくはTiなどの金属、または、これらの少なくとも一種の金属を含む合金であることが好ましい。
第2誘電体層142は、内部電極150の第1誘電体層122側とは反対側に位置している。第2誘電体層142は、内部電極150と第1誘電体層122とで構成される積層体の全体を覆うように、上記積層体上にさらに積層されている。
スナバ素子100を第1外部電極160側から見たときに、第2誘電体層142の外縁は、半導体基板112の外縁より内側、かつ、第1誘電体層122の外縁より外側に位置している。
本実施形態において、第2誘電体層142の厚さは、後述する第2容量部の静電容量が後述の値になるような厚さとなっている。本実施形態において、第2誘電体層142はSiO2で構成されている。ただし、第2誘電体層142の材料は、SiO2に限られず、Al2O3、HfO2、Ta2O5若しくはZrO2などの酸化物、または、SiNなどの窒化物であってもよい。
第1外部電極160は、第2誘電体層142の内部電極150側とは反対側に位置している。本実施形態において、第1外部電極160は、対向電極部160cとパッド電極部160dとを有している。第1外部電極160は、対向電極部160cにおいて第2誘電体層142と接している。対向電極部160cは、板状であり、第2誘電体層142を間に挟んで板状電極部150bと対向している。第1外部電極160は、パッド電極部160dにおいてCRスナバ素子100の表面に露出している。
CRスナバ素子100を第1外部電極160側から見たときに、第1外部電極160の外縁は、内部電極150の外縁よりも内側に位置しており、パッド電極部160dの外縁は、対向電極部160cの外縁よりも内側に位置している。本実施形態において、第1外部電極160と第2誘電体層142との接触面積は、第2容量部の静電容量が後述の値になるような大きさとなっている。
対向電極部160cおよびパッド電極部160dの各々の材料は、導電性材料であれば特に限定されないが、Cu、Ag、Au、Al、Pt、Ni、Cr若しくはTiなどの金属、または、これらの少なくとも一種の金属を含む合金であることが好ましい。
接続導電部152は、第2誘電体層142を貫通して配置されている。接続導電部152は、CRスナバ素子100を第1外部電極160側から見たときに、第1外部電極160と離間して配置されている。接続導電部152は、内部電極150に直接接続されている。本実施形態において、接続導電部152は、内部電極150の板状電極部150bに直接接続されている。
接続導電部152の材料は、導電性材料であれば特に限定されないが、Cu、Ag、Au、Al、Pt、Ni、Cr若しくはTiなどの金属、または、これらの少なくとも一種の金属を含む合金であることが好ましい。
本実施形態において、CRスナバ素子100は、さらに接続電極156を備えている。接続電極156は、接続導電部152の内部電極150側とは反対側において、第2誘電体層142上および接続導電部152上の各々に積層されている。接続電極156は、接続導電部152と直接に互いに接続されている。
接続電極156の材料は、導電性材料であれば特に限定されないが、Cu、Ag、Au、Al、Pt、Ni、Cr若しくはTiなどの金属、または、これらの少なくとも一種の金属を含む合金であることが好ましい。
第2抵抗部130は、第2誘電体層142の第1外部電極160側に位置している。本実施形態において、第2抵抗部130は、第2誘電体層142上に積層されている。第2抵抗部130は、第1外部電極160と互いに接続されている。本実施形態において、第2抵抗部130は、第1外部電極160の対向電極部160cに直接接続されている。
第2抵抗部130は、接続導電部152を介して内部電極150と互いに接続されている。本実施形態において、第2抵抗部130は、接続電極156に直接接続されていることにより、内部電極150と互いに接続されている。
本実施形態において、第2抵抗部130は、第2誘電体層142上に積層された薄膜抵抗体で構成されている。薄膜抵抗体は、スパッタリングまたは蒸着などにより形成することができる。第2抵抗部130が薄膜抵抗体で構成されていることにより、後述するようにCRスナバ素子100に一時的な大電流が流れた際に、第2抵抗部130が断線しやすくすることができる。なお、薄膜抵抗体とは、厚さが10μm以下の抵抗体である。
第2抵抗部130の積層方向の厚さ、および、CRスナバ素子100を外部電極側から見たときの第2抵抗部130の大きさは、それぞれ、第2抵抗部130の抵抗値が後述の値となるような厚さおよび大きさとなっている。本実施形態において、第2抵抗部130はNiCr合金で構成されている。ただし、第2抵抗部130の材料は、NiCr合金に限られず、Cu、Ag、Au、Al、Pt、Ni、Cr、Ta若しくはTiなどの金属、または、これらの少なくとも一種の金属を含む合金で構成されることが好ましい。第2抵抗部130は、たとえば、TaNで構成されていてもよい。
本実施形態において、CRスナバ素子100は、第2外部電極170をさらに備えている。第2外部電極170は、半導体基板112の第2主面116上に積層されている。CRスナバ素子100を、第2外部電極170側から見たときに、第2外部電極170の外形は、半導体基板112の外形と略同一である。
第2外部電極170の材料は、NiCr合金に限られず、Cu、Ag、Au、Al、Pt、Ni、Cr若しくはTiなどの金属、または、これらの少なくとも一種の金属を含む合金で構成されることが好ましい。
本実施形態において、CRスナバ素子100は、さらに第1保護層180を備えている。第1保護層180は、半導体基板112の第1主面114側に位置している。第1保護層180は、半導体基板112の第1主面114の周縁、および、第1外部電極160のパッド電極部160dのみが、CRスナバ素子100の外側に露出するように積層されている。第1保護層180は、ポリイミドなどの樹脂材料で構成されることが好ましい。
以下、本発明の実施形態1に係るCRスナバ素子100の回路構成および動作について説明する。図2は、図1のCRスナバ素子の等価回路図である。
図2に示すように、本発明の実施形態1に係るCRスナバ素子100は、第1抵抗部110と、第1容量部120と、第2抵抗部130と、第2容量部140とを備えている。
第1抵抗部110は、一方端と他方端とを有している、第1抵抗部110の一方端は、CRスナバ素子100の周辺に配置される電子部品などの回路に接続される。第1抵抗部110の抵抗値は、たとえば5Ωである。
第1抵抗部110は、半導体基板112で構成されている。図1に示すように、本実施形態において、第1抵抗部110の一方端に、第2外部電極170が設けられている。
図2に示すように、第1容量部120は、第1抵抗部110と直列に接続されている。第1容量部120は、一方端と他方端とを有しており、本実施形態において、第1容量部120の一方端は、第1抵抗部110の他方端と接続されている。第1容量部120の静電容量は、たとえば5nFである。
本実施形態において、第1容量部120は、図1に示すように、半導体基板112が、第1誘電体層122を挟んで、内部電極150と対向していることにより構成されている。
図2に示すように、第2抵抗部130は、第1抵抗部110および第1容量部120に、直列に接続されている。第2抵抗部130は、一方端と他方端とを有している。
本実施形態において、第2抵抗部130の一方端は、第1容量部120の他方端と接続されている。第2抵抗部130の他方端は、CRスナバ素子100の周辺に配置される回路に接続される。図1に示すように、第2抵抗部130の一方端に、接続電極156が設けられている。第2抵抗部130の他方端に、第1外部電極160が設けられている。
本実施形態において、第2抵抗部130は、薄膜抵抗体で構成されている。第2抵抗部130の抵抗値は、第1抵抗部110の抵抗値よりも小さい。第2抵抗部130の抵抗値は、たとえば0.1Ωである。第2抵抗部130を構成する薄膜抵抗体の厚さは、たとえば5μm以下である。また、第2抵抗部130の抵抗値が、第1抵抗部110の抵抗値以上であってもよい。
第2抵抗部130の溶断電流の値は、第1抵抗部110の溶断電流の値より小さい。溶断電流の値とは、その値以上の電流が流れると抵抗部が溶けて断線する電流の大きさである。すなわち、溶断電流の値以上の電流が抵抗部に流れた場合、抵抗部が溶けて断線することにより、抵抗部が接続された回路は遮断される。
図2に示すように、第2容量部140は、第2抵抗部130に対して並列に接続されている。また、第2容量部140は、第1抵抗部110および第1容量部120の各々と直列となるように接続されている。
本実施形態において、第2容量部140の静電容量は、第1容量部120の静電容量と略同一である。第2容量部140の静電容量は、たとえば5nFである。第2容量部140は、図1に示すように、内部電極150が、第2誘電体層142を挟んで、第1外部電極160と対向していることにより構成されている。
本実施形態に係るCRスナバ素子100は、第1容量部120が短絡した際、第2抵抗部130が断線するように構成されている。
ここで、CRスナバ素子100における、第1容量部120の短絡から第2抵抗部130の断線に至るまでの過程について説明する。
CRスナバ素子100は、通常時、第1抵抗部110と、第1容量部120と、第2抵抗部130とが直列に接続された回路として動作する。このとき、第2容量部140は、実質的に機能を発現していない。以下、「通常時」とは、CRスナバ素子100が上記のように動作している時のことを言う。
たとえば、本実施形態に係るCRスナバ素子100が、電力変換装置においてパワー半導体と並列に接続された場合、パワー半導体のスイッチング時に発生するサージ電圧は、通常時のCRスナバ素子100において、第1容量部120で吸収され、第1抵抗部110および第2抵抗部130の各々において熱として消費される。これにより、サージ電圧およびリンギング電圧が通常時のCRスナバ素子100によって抑制される。
図3は、図2のCRスナバ素子の、第1容量部が短絡した状態を示す等価回路図である。パワー半導体のスイッチング時に発生するサージ電圧によって、図3に示すように、CRスナバ素子100の第1容量部120が短絡して機能を消失した場合、CRスナバ素子100は、第1抵抗部110と第2抵抗部130とが直列に接続された回路として動作する。このとき、第2容量部140は、実質的に機能を発現していない。
この場合、パワー半導体のスイッチング時に発生するサージ電圧による大電流が、第1抵抗部110および第2抵抗部130の各々に一時的に流れ込む。第2抵抗部130は、この一時的な大電流により、断線するように構成されている。本実施形態においては、第2抵抗部130の溶断電流の値が、第1抵抗部110の溶断電流の値より小さいため、第2抵抗部130が第1抵抗部110よりも先に断線する。
図4は、図3のCRスナバ素子の、第2抵抗部が断線した状態を示す等価回路図である。図4に示すように、CRスナバ素子100の第1容量部120が短絡し、第2抵抗部130が断線した場合、CRスナバ素子100は、第1抵抗部110と第2容量部140とが直列に接続された回路として動作する。このとき、第2容量部140が実質的に機能を発現する。このように、第2容量部140が実質的に機能を発現したCRスナバ素子100を、自己修復後のCRスナバ素子100と称する。
パワー半導体のスイッチング時に発生するサージ電圧は、自己修復後のCRスナバ素子100において、第2容量部140で吸収され、第1抵抗部110において熱として消費される。このように、本実施形態に係るCRスナバ素子100は、第1容量部120が短絡して機能を消失しても、第2容量部140が機能を発現することにより自己修復可能であるため、サージ電圧およびリンギング電圧を抑制することができる。また、電力変換装置においてCRスナバ素子100の周辺に配置された電子部品などの回路に大きなダメージが与えられる可能性を低減できるため、回路の信頼性を向上できる。
上記のように、本実施形態に係るCRスナバ素子100においては、第2容量部140が、第2抵抗部130に対して並列に接続され、かつ、第1容量部120が短絡した際、第2抵抗部130が断線するように構成されていることにより、CRスナバ素子100の第1容量部120が短絡してCRスナバ素子100に大電流が流れた場合においても、第1抵抗部110および第2容量部140によりサージ電圧およびリンギング電圧を抑制することができるとともに、回路の信頼性を向上できる。
さらに、第2抵抗部130が、薄膜抵抗体で構成されていることにより、第1抵抗部110および第2抵抗部130の各々に大電流が流れた際に、第1抵抗部110と比較して第2抵抗部130を断線しやすくすることができる。これにより、一時的な大電流により第1抵抗部110が断線してCRスナバ素子100が機能を消失することを抑制できる。
また、第2容量部140の静電容量が、第1容量部120の静電容量と略同一であることにより、第1容量部120が短絡しても、自己修復後のCRスナバ素子100は、第2容量部140により略同一の静電容量を維持することができる。
また、第2抵抗部130の抵抗値が、第1抵抗部110の抵抗値よりも小さいことにより、第2抵抗部130が断線する前後におけるCRスナバ素子100の回路全体の抵抗値の変化を小さく抑えることができる。
また、第2抵抗部130の溶断電流の値が、第1抵抗部110の溶断電流の値より小さいため、第2抵抗部130が第1抵抗部110よりも先に断線する。これにより、CRスナバ素子100において、第2容量部140の機能を発現させることができる。
そして、本実施形態に係るCRスナバ素子100は、第1抵抗部110、第1容量部120、第2抵抗部130、第2容量部140の各々が積層されて構成されているため、1つの小型の素子として小型化を図ることができる。
なお、第2外部電極170は、半導体基板112の第1主面114上に積層されていてもよい。この場合、第2外部電極170は、半導体基板112の第1主面114上のうち、第1誘電体層122が積層されていない部分に積層される。また、第1主面114上に積層された第1誘電体層122と第2外部電極170とが互いに電気的に接続するように、半導体基板112において第1誘電体層122に沿う部分のみ不純物がドープされていてもよい。
(実施形態2)
以下、本発明の実施形態2に係るCRスナバ素子について説明する。本発明の実施形態2に係るCRスナバ素子は、主に、第1容量部と第2容量部との間に第1抵抗部が配置されている点で、本発明の実施形態1に係るCRスナバ素子100と異なる。よって、本発明の実施形態1に係るCRスナバ素子100と同様である構成については説明を繰り返さない。
以下、本発明の実施形態2に係るCRスナバ素子について説明する。本発明の実施形態2に係るCRスナバ素子は、主に、第1容量部と第2容量部との間に第1抵抗部が配置されている点で、本発明の実施形態1に係るCRスナバ素子100と異なる。よって、本発明の実施形態1に係るCRスナバ素子100と同様である構成については説明を繰り返さない。
図5は、本発明の実施形態2に係るCRスナバ素子の構造を示す断面図である。図5に示すように、本実施形態に係るCRスナバ素子200において、半導体基板212の第1主面214は平坦面であり、半導体基板212の第2主面216に複数の凹部が形成されている。
第1誘電体層222は、半導体基板212の第2主面216側に位置している。本実施形態において、第1誘電体層222は、半導体基板212の第2主面216に形成された複数の凹部に沿って、半導体基板212上に積層されている。また、CRスナバ素子200を第2外部電極270側から見たときに、第1誘電体層222の外縁は、半導体基板212の外縁よりも内側に位置している。
第2外部電極270は、第1誘電体層222の半導体基板212側とは反対側に位置している。本実施形態において、第2外部電極270は、第1誘電体層222上に積層されている。CRスナバ素子200を第2外部電極270側から見たときに、第2外部電極270の外縁は、第1誘電体層222の外縁よりも内側に位置している。
第2外部電極270と第1誘電体層222との接触面積は、第1容量部の静電容量が上述した値になるような大きさとなっている。また、第1誘電体層222が、半導体基板212の第2主面216に形成された複数の凹部に沿って積層されていることにより、第2主面216に複数の凹部が形成されていない場合に比較して、第1容量部の静電容量を増加している。
本実施形態において、第2外部電極270は、櫛歯状電極部270aと、板状電極部270bとを有している。櫛歯状電極部270aは、第2主面216の複数の凹部に沿って積層された第1誘電体層222上に積層されている。櫛歯状電極部270aの第1誘電体層222側とは反対側の面は、平坦面であり、板状電極部270bは櫛歯状電極部270aの平坦面上に積層されている。
CRスナバ素子200を第2外部電極270側から見たときに、板状電極部270bの外縁は、櫛歯状電極部270aの外縁よりも内側に位置している。
内部電極250は、半導体基板212の第1主面214側に位置している。本実施形態において、内部電極250は、半導体基板212上に積層されている。CRスナバ素子200を第1外部電極160側から見たときに、内部電極250の外縁は、半導体基板212の外縁よりも内側に位置している。内部電極250は、板状に形成されている。
第2誘電体層242は、内部電極250の半導体基板212側とは反対側に位置している。第2誘電体層242は、内部電極250の全体を覆うように、内部電極250上および半導体基板212上の一部に積層されている。
スナバ素子200を第1外部電極160側から見たときに、第2誘電体層242の外縁は、半導体基板212の外縁より内側、かつ、内部電極250の外縁より外側に位置している。
本実施形態において、CRスナバ素子200は、さらに第2保護層290を備えている。第2保護層290は、半導体基板212の第2主面216側に位置している。第2保護層290は、第2外部電極270の板状電極部270bのみが、CRスナバ素子200の外側に露出するように積層されている。第2保護層290は、ポリイミドなどの樹脂材料で構成されることが好ましい。
次に、本発明の実施形態2に係るCRスナバ素子200の回路構成および動作について説明する。図6は、図5のCRスナバ素子の等価回路図である。図6に示すように、本発明の実施形態2に係るCRスナバ素子200は、第1容量部220と第2容量部240との間に第1抵抗部210が配置されている。
本実施形態に係るCRスナバ素子200は、第1容量部220の一方端は、CRスナバ素子200の周辺に配置される電子部品などの回路に接続される。第1抵抗部210の一方端は、第1容量部220の他方端に接続され、第2抵抗部230の一方端は、第1抵抗部210の他方端に接続されている。
本実施形態において、第1容量部220は、図5に示すように、半導体基板212が、第1誘電体層222を挟んで、第2外部電極270と対向していることにより構成されている。また、第1容量部220の一方端に、第2外部電極270が設けられている。
上記のように、本発明の実施形態2に係るCRスナバ素子200は、第1容量部220を構成する第1誘電体層222などが、半導体基板212の第2主面216側に位置し、第2容量部240を構成する第2誘電体層242などが半導体基板212の第1主面214側に位置している。すなわち、第1容量部220と第2容量部240との間には、第1抵抗部210を構成する半導体基板212が配置されている。これにより、第1容量部220の短絡の際に発生する熱などが第2容量部240へ伝わることを半導体基板212によって抑制し、第2容量部240にダメージが及ぶことを抑制することができる。
(実施形態3)
以下、本発明の実施形態3に係るCRスナバ素子について説明する。本発明の実施形態3に係るCRスナバ素子は、主に、第1容量部と第2容量部との間に第1抵抗部が配置されている点で、本発明の実施形態1に係るCRスナバ素子100と異なる。よって、本発明の実施形態1に係るCRスナバ素子100と同様である構成については説明を繰り返さない。
以下、本発明の実施形態3に係るCRスナバ素子について説明する。本発明の実施形態3に係るCRスナバ素子は、主に、第1容量部と第2容量部との間に第1抵抗部が配置されている点で、本発明の実施形態1に係るCRスナバ素子100と異なる。よって、本発明の実施形態1に係るCRスナバ素子100と同様である構成については説明を繰り返さない。
図7は、本発明の実施形態3に係るCRスナバ素子の構造を示す断面図である。図7に示すように、本発明の実施形態3に係るCRスナバ素子300において、第1外部電極360は、第1誘電体層322の半導体基板312側とは反対側に位置している。本実施形態において、第1外部電極360は、第1誘電体層322上に積層されている。CRスナバ素子300を第1外部電極360側から見たときに、第1外部電極360の外縁は、第1誘電体層322の外縁よりも内側に位置している。
第1外部電極160と第1誘電体層322との接触面積は、第1容量部の静電容量が上述した値になるような大きさとなっている。
第1外部電極360は、櫛歯状電極部360aと、板状電極部360bと、パッド電極部360dとを有している。櫛歯状電極部360aは、第1主面314の複数の凹部に沿って積層された第1誘電体層322上に積層されている。櫛歯状電極部360aの第1誘電体層322側とは反対側の面は、平坦面であり、板状電極部360bは櫛歯状電極部360aの平坦面上に積層されている。
CRスナバ素子300を第1外部電極360側から見たときに、板状電極部360bの外縁は、櫛歯状電極部360aの外縁よりも内側に位置している。
パッド電極部360dは、板状電極部360b上に積層されている。CRスナバ素子300を第1外部電極360側から見たときに、パッド電極部360dの外縁は、板状電極部360bの外縁よりも内側に位置している。第1外部電極360は、パッド電極部360dにおいてCRスナバ素子100の表面に露出している。
内部電極350は、半導体基板312の第2主面316側に位置している。CRスナバ素子300を、第2外部電極370側から見たときに、内部電極350の外形は、半導体基板312の外形と略同一である。内部電極350は、板状に形成されている。
第2誘電体層342は、内部電極350の半導体基板312側とは反対側に位置している。第2誘電体層342は、内部電極350上に積層されている。スナバ素子300を第2外部電極370側から見たときに、第2誘電体層342の外縁は、内部電極350の外縁より内側に位置している。
第2外部電極370は、第2誘電体層342の内部電極350側とは反対側に位置している。本実施形態において、第2外部電極370は、対向電極部370cと板状電極部370eとを有している。第2外部電極370は、対向電極部370cにおいて第2誘電体層342と接している。第2外部電極370は、板状電極部370eにおいてCRスナバ素子300の外側に露出している。
CRスナバ素子300を第2外部電極370側から見たときに、対向電極部370cの外縁は第2誘電体層342の外縁よりも内側に位置しており、板状電極部370eの外縁は、内部電極350の外縁と略同一である。
本実施形態において、第2外部電極370と第2誘電体層342との接触面積は、第2容量部の静電容量が上述の値となるような大きさとなっている。
接続導電部352は、第2誘電体層342を貫通して配置されている。接続導電部352は、CRスナバ素子300を第2外部電極370側から見たときに、第2外部電極370と離間して配置されている。
第2抵抗部330は、第2誘電体層342の第2外部電極370側に位置している。第2抵抗部330は、第2外部電極370と互いに接続されている。本実施形態において、第2抵抗部330は、第2外部電極370の対向電極部370cに直接接続されている。第2抵抗部330は、接続導電部352を介して内部電極350と互いに接続されている。
本実施形態において、CRスナバ素子300は、さらに第2保護層390を備えている。第2保護層390は、半導体基板312の第2主面316と第2外部電極370の板状電極部370eとの間に形成されている空間を埋めるように設けられている。
次に、本発明の実施形態3に係るCRスナバ素子300の回路構成および動作について説明する。図8は、図7のCRスナバ素子の等価回路図である。図8に示すように、本発明の実施形態3に係るスナバ素子300は、第1容量部320と第2容量部340との間に第1抵抗部310が配置されている。
本実施形態に係るCRスナバ素子300は、第2抵抗部330の一方端は、CRスナバ素子300の周辺に配置される電子部品などの回路に接続される。第2抵抗部330の他方端は、第1抵抗部310の一方端に接続されている。図7に示すように、第2抵抗部330の一方端に、第2外部電極370が設けられている。
本実施形態において、本実施形態に係るCRスナバ素子300は、第1容量部320の他方端は、CRスナバ素子200の周辺に配置される電子部品などの回路に接続される。
本実施形態において、第1容量部320は、図7に示すように、半導体基板312が、第1誘電体層322を挟んで、第1外部電極360と対向していることにより構成されている。第1容量部320の他方端に、第1外部電極360が設けられている。
本実施形態において、前記第2容量部340は、図7に示すように、内部電極350が、第2誘電体層342を挟んで、第2外部電極370と対向していることにより構成されている。
上記のように、本発明の実施形態3に係るCRスナバ素子300は、第1容量部320を構成する第1誘電体層322などが、半導体基板312の第1主面314側に位置し、第2容量部340を構成する第2誘電体層342などが半導体基板312の第2主面316側に位置している。すなわち、第1容量部320と第2容量部340との間には、第1抵抗部310を構成する半導体基板312が配置されている。これにより、第1容量部320の短絡の際に発生する熱などが第2容量部340へ伝わることを半導体基板312によって抑制し、第2容量部340にダメージが及ぶことを抑制することができる。
上述した実施形態の説明において、組み合わせ可能な構成を相互に組み合わせてもよい。
今回開示された実施形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
100,200,300 CRスナバ素子、110,210,310 第1抵抗部、112,212,312 半導体基板、114,214,314 第1主面、116,216,316 第2主面、120,220,320 第1容量部、122,222,322 第1誘電体層、130,230,330 第2抵抗部、140,240,340 第2容量部、142,242,342 第2誘電体層、150,250,350 内部電極、150a,270a,360a 櫛歯状電極部、150b,270b,360b,370e 板状電極部、152,352 接続導電部、156 接続電極、160,360 第1外部電極、160c,370c 対向電極部、160d,360d パッド電極部、170,270,370 第2外部電極、180 第1保護層、290,390 第2保護層。
Claims (8)
- 第1抵抗部と、
前記第1抵抗部と直列に接続されている第1容量部と、
前記第1抵抗部および前記第1容量部に、直列に接続されている第2抵抗部と、
前記第2抵抗部に対して並列に接続されている第2容量部とを備え、
前記第1容量部が短絡した際、前記第2抵抗部が断線するように構成されている、CRスナバ素子。 - 前記第2抵抗部は、薄膜抵抗体で構成されている、請求項1に記載のCRスナバ素子。
- 前記第2容量部の静電容量は、前記第1容量部の静電容量と略同一である、請求項1または請求項2に記載のCRスナバ素子。
- 前記第2抵抗部の抵抗値は、前記第1抵抗部の抵抗値よりも小さい、請求項1から請求項3のいずれか1項に記載のCRスナバ素子。
- 前記第2抵抗部の溶断電流の値は、前記第1抵抗部の溶断電流の値より小さい、請求項1から請求項4のいずれか1項に記載のCRスナバ素子。
- 前記第1抵抗部は、第1主面を有する半導体基板で構成されており、
前記第1容量部は、前記半導体基板が、前記半導体基板の第1主面側に位置する第1誘電体層を挟んで、前記第1誘電体層の半導体基板側とは反対側に位置する内部電極と対向していることにより構成されており、
前記第2容量部は、前記内部電極が、前記内部電極の第1誘電体層側とは反対側に位置する第2誘電体層を挟んで、前記第2誘電体層の内部電極側とは反対側に位置する第1外部電極と対向していることにより構成されており、
前記第2抵抗部は、前記第2誘電体層の第1外部電極側に位置して前記第1外部電極と互いに接続され、かつ、前記第2誘電体層を貫通して配置された接続導電部を介して前記内部電極と互いに接続されている、請求項1から請求項5のいずれか1項に記載のCRスナバ素子。 - 前記第1抵抗部は、第1主面および該第1主面とは反対側に位置する第2主面を有する半導体基板で構成されており、
前記第1容量部は、前記半導体基板が、前記半導体基板の第2主面側に位置する第1誘電体層を挟んで、前記第1誘電体層の半導体基板側とは反対側に位置する第2外部電極と対向していることにより構成されており、
前記第2容量部は、前記半導体基板の第1主面側に位置する内部電極が、前記内部電極の半導体基板側とは反対側に位置する第2誘電体層を挟んで、前記第2誘電体層の内部電極側とは反対側に位置する第1外部電極と対向していることにより構成されており、
前記第2抵抗部は、前記第2誘電体層の第1外部電極側に位置して前記第1外部電極と互いに接続され、かつ、前記第2誘電体層を貫通して配置された接続導電部を介して前記内部電極と互いに接続されている、請求項1から請求項5のいずれか1項に記載のCRスナバ素子。 - 前記第1抵抗部は、第1主面および該第1主面とは反対側に位置する第2主面を有する半導体基板で構成されており、
前記第1容量部は、前記半導体基板が、前記半導体基板の第1主面側に位置する第1誘電体層を挟んで、前記第1誘電体層の半導体基板側とは反対側に位置する第1外部電極と対向していることにより構成されており、
前記第2容量部は、前記半導体基板の第2主面側に位置する内部電極が、前記内部電極の半導体基板側とは反対側に位置する第2誘電体層を挟んで、前記第2誘電体層の内部電極側とは反対側に位置する第2外部電極と対向していることにより構成されており、
前記第2抵抗部は、前記第2誘電体層の第2外部電極側に位置して前記第2外部電極と互いに接続され、かつ、前記第2誘電体層を貫通して配置された接続導電部を介して前記内部電極と互いに接続されている、請求項1から請求項5のいずれか1項に記載のCRスナバ素子。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2018114896 | 2018-06-15 | ||
JP2018114896 | 2018-06-15 | ||
PCT/JP2019/015896 WO2019239701A1 (ja) | 2018-06-15 | 2019-04-12 | Crスナバ素子 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPWO2019239701A1 true JPWO2019239701A1 (ja) | 2021-01-07 |
JP6889426B2 JP6889426B2 (ja) | 2021-06-18 |
Family
ID=68843162
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2020525295A Active JP6889426B2 (ja) | 2018-06-15 | 2019-04-12 | Crスナバ素子 |
Country Status (5)
Country | Link |
---|---|
US (1) | US11303201B2 (ja) |
JP (1) | JP6889426B2 (ja) |
CN (1) | CN111989850B (ja) |
DE (1) | DE112019001683T5 (ja) |
WO (1) | WO2019239701A1 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP7427400B2 (ja) * | 2019-09-27 | 2024-02-05 | 太陽誘電株式会社 | キャパシタ |
JP2021111738A (ja) * | 2020-01-15 | 2021-08-02 | 国立研究開発法人産業技術総合研究所 | ノイズ抑制回路、回路基板、及び電子機器 |
WO2023112551A1 (ja) * | 2021-12-17 | 2023-06-22 | ローム株式会社 | 半導体装置およびその製造方法 |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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JP2009225612A (ja) * | 2008-03-18 | 2009-10-01 | Mitsubishi Electric Corp | パワーモジュール |
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JP2018046099A (ja) * | 2016-09-13 | 2018-03-22 | 株式会社東芝 | 半導体装置 |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0821861A (ja) * | 1994-07-08 | 1996-01-23 | Toshiba Corp | 電力変換装置の故障検出回路 |
DE19755737A1 (de) * | 1997-12-15 | 1999-07-01 | Siemens Ag | Pufferschaltung und integrierte Speicherschaltung mit einer Pufferschaltung |
JP4765018B2 (ja) * | 2005-06-10 | 2011-09-07 | 富士電機株式会社 | 電力変換装置 |
JP2007306692A (ja) | 2006-05-10 | 2007-11-22 | Toshiba Corp | 自己消弧型素子のスナバ回路及びこれを用いた電力変換装置 |
US7579814B2 (en) * | 2007-01-12 | 2009-08-25 | Potentia Semiconductor Corporation | Power converter with snubber |
JP2008206282A (ja) * | 2007-02-20 | 2008-09-04 | Densei Lambda Kk | スナバ回路 |
CN201393333Y (zh) * | 2008-12-01 | 2010-01-27 | 佛山市华全电气照明有限公司 | 一种两端并联式触发器 |
JP5447603B2 (ja) * | 2011-08-27 | 2014-03-19 | 株式会社デンソー | 電力変換装置 |
JP5993150B2 (ja) * | 2012-01-16 | 2016-09-14 | 日本インター株式会社 | ダイオード及び半導体モジュール及び電源回路 |
CN207460110U (zh) * | 2017-12-07 | 2018-06-05 | 上海大际电子科技有限公司 | 100MHz到4000MHz超宽带微型微波幅度均衡器 |
EP3761492B1 (en) * | 2019-07-05 | 2023-01-04 | Infineon Technologies AG | Snubber circuit and power semiconductor module with snubber circuit |
-
2019
- 2019-04-12 CN CN201980026023.0A patent/CN111989850B/zh active Active
- 2019-04-12 WO PCT/JP2019/015896 patent/WO2019239701A1/ja active Application Filing
- 2019-04-12 DE DE112019001683.0T patent/DE112019001683T5/de active Pending
- 2019-04-12 JP JP2020525295A patent/JP6889426B2/ja active Active
-
2020
- 2020-09-17 US US17/023,710 patent/US11303201B2/en active Active
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01293713A (ja) * | 1988-05-20 | 1989-11-27 | Mitsubishi Electric Corp | Gtoサイリスタのスナバ回路 |
JP2010503221A (ja) * | 2006-09-06 | 2010-01-28 | シーメンス アクチエンゲゼルシヤフト | パワー半導体モジュール、電力変換器弁アーム及び電力変換器 |
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JP2013098915A (ja) * | 2011-11-04 | 2013-05-20 | Omron Corp | ソリッドステートリレー及び負荷駆動回路 |
JP2013207552A (ja) * | 2012-03-28 | 2013-10-07 | Denso Corp | 半導体装置 |
JP2018046099A (ja) * | 2016-09-13 | 2018-03-22 | 株式会社東芝 | 半導体装置 |
Also Published As
Publication number | Publication date |
---|---|
WO2019239701A1 (ja) | 2019-12-19 |
CN111989850B (zh) | 2023-09-15 |
US11303201B2 (en) | 2022-04-12 |
DE112019001683T5 (de) | 2021-03-11 |
JP6889426B2 (ja) | 2021-06-18 |
US20210006151A1 (en) | 2021-01-07 |
CN111989850A (zh) | 2020-11-24 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20200625 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20210421 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20210504 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6889426 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |