JPWO2019239701A1 - Ｃｒスナバ素子 - Google Patents

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Abstract

ＣＲスナバ素子(１００)は、第１抵抗部(１１０)と、第１容量部(１２０)と、第２抵抗部(１３０)と、第２容量部(１４０)とを備えている。第１容量部(１２０)は、第１抵抗部(１１０)と直列に接続されている。第２抵抗部(１３０)は、第１抵抗部(１１０)および第１容量部(１２０)に、直列に接続されている。第２容量部(１４０)は、第２抵抗部(１３０)に対して並列に接続されている。ＣＲスナバ素子(１００)は、第１容量部(１２０)が短絡した際、第２抵抗部(１３０)が断線するように構成されている。

Description

本発明は、ＣＲスナバ素子に関する。
ＣＲスナバ回路の構成を開示した先行文献として、特開２００７−３０６６９２号公報（特許文献１）がある。特許文献１に記載されたＣＲスナバ回路は、スナバコンデンサと、抵抗成分を有する素子とが直列接続されることにより構成されている。また、特許文献１に記載されたＣＲスナバ回路は、電力変換装置に用いられており、スイッチングレグと並列に接続されている。
特開２００７−３０６６９２号公報
特許文献１に記載のＣＲスナバ回路は、スイッチングレグを構成するパワー半導体と並列に接続されることで、パワー半導体のスイッチング時に発生するサージ電圧を、容量部で吸収し、抵抗部において熱として消費することにより、サージ電圧およびリンギング電圧を抑制している。しかしながら、仮にＣＲスナバ回路の容量部が短絡すると、ＣＲスナバ回路は上記の機能を失う。さらには、ＣＲスナバ回路を介して電源からの大電流が流れ、ＣＲスナバ回路の周辺に配置された電子部品などの回路に大きなダメージを与えるおそれがある。
本発明は上記の問題点に鑑みてなされたものであって、ＣＲスナバ素子の容量部が短絡してＣＲスナバ素子に大電流が流れた場合においても、サージ電圧およびリンギング電圧を抑制できるとともに、回路の信頼性を向上できる、ＣＲスナバ素子を提供することを目的とする。
本発明に基づくＣＲスナバ素子は、第１抵抗部と、第１容量部と、第２抵抗部と、第２容量部とを備えている。第１容量部は、第１抵抗部と直列に接続されている。第２抵抗部は、第１抵抗部および第１容量部に、直列に接続されている。第２容量部は、第２抵抗部に対して並列に接続されている。ＣＲスナバ素子は、第１容量部が短絡した際、第２抵抗部が断線するように構成されている。
本発明によれば、ＣＲスナバ素子の容量部が短絡してＣＲスナバ素子に大電流が流れた場合においても、サージ電圧およびリンギング電圧を抑制することができるとともに、回路の信頼性を向上できる。
本発明の実施形態１に係るＣＲスナバ素子の構造を示す断面図である。 図１のＣＲスナバ素子の等価回路図である。 図２のＣＲスナバ素子の、第１容量部が短絡した状態を示す等価回路図である。 図３のＣＲスナバ素子の、第２抵抗部が断線した状態を示す等価回路図である。 本発明の実施形態２に係るＣＲスナバ素子の構造を示す断面図である。 図５のＣＲスナバ素子の等価回路図である。 本発明の実施形態３に係るＣＲスナバ素子の構造を示す断面図である。 図７のＣＲスナバ素子の等価回路図である。
以下、本発明の各実施形態に係るＣＲスナバ素子について図面を参照して説明する。以下の実施形態の説明においては、図中の同一または相当部分には同一符号を付して、その説明は繰り返さない。
(実施形態１)
図１は、本発明の実施形態１に係るＣＲスナバ素子の構造を示す断面図である。図１に示すように、本実施形態に係るＣＲスナバ素子１００は、半導体基板１１２と、第１誘電体層１２２と、内部電極１５０と、第２誘電体層１４２と、第１外部電極１６０と、接続導電部１５２と、第２抵抗部１３０とを備えている。
半導体基板１１２は、第１主面１１４と、第１主面１１４とは反対側に位置する第２主面１１６とを有している。半導体基板１１２の第１主面１１４には複数の凹部が形成されている。
半導体基板１１２は、後述する第１抵抗部を構成している。本実施形態において、半導体基板１１２の第１主面１１４および第２主面１１６の各々の面積、および、半導体基板１１２の厚さは、それぞれ、第１抵抗部の抵抗値が後述の値になるような面積および厚さとなっている。
本実施形態において、半導体基板１１２は、不純物をドープしたシリコン基板である。ただし、半導体基板１１２の材料は、シリコンに限られず、ガリウム砒素などの他の半導体であってもよい。半導体基板１１２中の不純物の濃度は、第１抵抗部の抵抗値が後述の値となるように調整される。
第１誘電体層１２２は、半導体基板１１２の第１主面１１４側に位置している。本実施形態において、第１誘電体層１２２は、半導体基板１１２の第１主面１１４に形成された複数の凹部に沿って、半導体基板１１２上に積層されている。また、ＣＲスナバ素子１００を第１外部電極１６０側から見たときに、第１誘電体層１２２の外縁は、半導体基板１１２の外縁よりも内側に位置している。
本実施形態において、第１誘電体層１２２の厚さは、後述する第１容量部の静電容量が後述の値になるような厚さとなっている。また、第１誘電体層１２２が、半導体基板１１２の第１主面１１４に形成された複数の凹部に沿って積層されていることにより、第１主面１１４に複数の凹部が形成されていない場合に比較して、第１容量部の静電容量を増加している。本実施形態において、第１誘電体層１２２はＳｉＯ２で構成されている。ただし、第１誘電体層１２２の材料は、ＳｉＯ２に限られず、Ａｌ2Ｏ3、ＨｆＯ2、Ｔａ2Ｏ5、ＺｒＯ2若しくはＢａＴｉＯ3などの酸化物、または、ＳｉＮなどの窒化物であってもよい。
内部電極１５０は、第１誘電体層１２２の半導体基板１１２側とは反対側に位置している。本実施形態において、内部電極１５０は、第１誘電体層１２２上に積層されている。ＣＲスナバ素子１００を第１外部電極１６０側から見たときに、内部電極１５０の外縁は、第１誘電体層１２２の外縁よりも内側に位置している。
内部電極１５０と第１誘電体層１２２との接触面積は、第１容量部の静電容量が後述の値になるような大きさとなっている。
本実施形態において、内部電極１５０は、櫛歯状電極部１５０ａと、板状電極部１５０ｂとを有している。櫛歯状電極部１５０ａは、第１主面１１４の複数の凹部に沿って積層された第１誘電体層１２２上に積層されている。櫛歯状電極部１５０ａの第１誘電体層１２２側とは反対側の面は、平坦面であり、板状電極部１５０ｂは櫛歯状電極部１５０ａの平坦面上に積層されている。
ＣＲスナバ素子１００を第１外部電極１６０側から見たときに、板状電極部１５０ｂの外縁は、櫛歯状電極部１５０ａの外縁よりも内側に位置している。
櫛歯状電極部１５０ａおよび板状電極部１５０ｂの各々の材料は、導電性材料であれば特に限定されないが、Ｃｕ、Ａｇ、Ａｕ、Ａｌ、Ｐｔ、Ｎｉ、Ｃｒ若しくはＴｉなどの金属、または、これらの少なくとも一種の金属を含む合金であることが好ましい。
第２誘電体層１４２は、内部電極１５０の第１誘電体層１２２側とは反対側に位置している。第２誘電体層１４２は、内部電極１５０と第１誘電体層１２２とで構成される積層体の全体を覆うように、上記積層体上にさらに積層されている。
スナバ素子１００を第１外部電極１６０側から見たときに、第２誘電体層１４２の外縁は、半導体基板１１２の外縁より内側、かつ、第１誘電体層１２２の外縁より外側に位置している。
本実施形態において、第２誘電体層１４２の厚さは、後述する第２容量部の静電容量が後述の値になるような厚さとなっている。本実施形態において、第２誘電体層１４２はＳｉＯ２で構成されている。ただし、第２誘電体層１４２の材料は、ＳｉＯ２に限られず、Ａｌ2Ｏ3、ＨｆＯ2、Ｔａ2Ｏ5若しくはＺｒＯ2などの酸化物、または、ＳｉＮなどの窒化物であってもよい。
第１外部電極１６０は、第２誘電体層１４２の内部電極１５０側とは反対側に位置している。本実施形態において、第１外部電極１６０は、対向電極部１６０ｃとパッド電極部１６０ｄとを有している。第１外部電極１６０は、対向電極部１６０ｃにおいて第２誘電体層１４２と接している。対向電極部１６０ｃは、板状であり、第２誘電体層１４２を間に挟んで板状電極部１５０ｂと対向している。第１外部電極１６０は、パッド電極部１６０ｄにおいてＣＲスナバ素子１００の表面に露出している。
ＣＲスナバ素子１００を第１外部電極１６０側から見たときに、第１外部電極１６０の外縁は、内部電極１５０の外縁よりも内側に位置しており、パッド電極部１６０ｄの外縁は、対向電極部１６０ｃの外縁よりも内側に位置している。本実施形態において、第１外部電極１６０と第２誘電体層１４２との接触面積は、第２容量部の静電容量が後述の値になるような大きさとなっている。
対向電極部１６０ｃおよびパッド電極部１６０ｄの各々の材料は、導電性材料であれば特に限定されないが、Ｃｕ、Ａｇ、Ａｕ、Ａｌ、Ｐｔ、Ｎｉ、Ｃｒ若しくはＴｉなどの金属、または、これらの少なくとも一種の金属を含む合金であることが好ましい。
接続導電部１５２は、第２誘電体層１４２を貫通して配置されている。接続導電部１５２は、ＣＲスナバ素子１００を第１外部電極１６０側から見たときに、第１外部電極１６０と離間して配置されている。接続導電部１５２は、内部電極１５０に直接接続されている。本実施形態において、接続導電部１５２は、内部電極１５０の板状電極部１５０ｂに直接接続されている。
接続導電部１５２の材料は、導電性材料であれば特に限定されないが、Ｃｕ、Ａｇ、Ａｕ、Ａｌ、Ｐｔ、Ｎｉ、Ｃｒ若しくはＴｉなどの金属、または、これらの少なくとも一種の金属を含む合金であることが好ましい。
本実施形態において、ＣＲスナバ素子１００は、さらに接続電極１５６を備えている。接続電極１５６は、接続導電部１５２の内部電極１５０側とは反対側において、第２誘電体層１４２上および接続導電部１５２上の各々に積層されている。接続電極１５６は、接続導電部１５２と直接に互いに接続されている。
接続電極１５６の材料は、導電性材料であれば特に限定されないが、Ｃｕ、Ａｇ、Ａｕ、Ａｌ、Ｐｔ、Ｎｉ、Ｃｒ若しくはＴｉなどの金属、または、これらの少なくとも一種の金属を含む合金であることが好ましい。
第２抵抗部１３０は、第２誘電体層１４２の第１外部電極１６０側に位置している。本実施形態において、第２抵抗部１３０は、第２誘電体層１４２上に積層されている。第２抵抗部１３０は、第１外部電極１６０と互いに接続されている。本実施形態において、第２抵抗部１３０は、第１外部電極１６０の対向電極部１６０ｃに直接接続されている。
第２抵抗部１３０は、接続導電部１５２を介して内部電極１５０と互いに接続されている。本実施形態において、第２抵抗部１３０は、接続電極１５６に直接接続されていることにより、内部電極１５０と互いに接続されている。
本実施形態において、第２抵抗部１３０は、第２誘電体層１４２上に積層された薄膜抵抗体で構成されている。薄膜抵抗体は、スパッタリングまたは蒸着などにより形成することができる。第２抵抗部１３０が薄膜抵抗体で構成されていることにより、後述するようにＣＲスナバ素子１００に一時的な大電流が流れた際に、第２抵抗部１３０が断線しやすくすることができる。なお、薄膜抵抗体とは、厚さが１０μｍ以下の抵抗体である。
第２抵抗部１３０の積層方向の厚さ、および、ＣＲスナバ素子１００を外部電極側から見たときの第２抵抗部１３０の大きさは、それぞれ、第２抵抗部１３０の抵抗値が後述の値となるような厚さおよび大きさとなっている。本実施形態において、第２抵抗部１３０はＮｉＣｒ合金で構成されている。ただし、第２抵抗部１３０の材料は、ＮｉＣｒ合金に限られず、Ｃｕ、Ａｇ、Ａｕ、Ａｌ、Ｐｔ、Ｎｉ、Ｃｒ、Ｔａ若しくはＴｉなどの金属、または、これらの少なくとも一種の金属を含む合金で構成されることが好ましい。第２抵抗部１３０は、たとえば、ＴａＮで構成されていてもよい。
本実施形態において、ＣＲスナバ素子１００は、第２外部電極１７０をさらに備えている。第２外部電極１７０は、半導体基板１１２の第２主面１１６上に積層されている。ＣＲスナバ素子１００を、第２外部電極１７０側から見たときに、第２外部電極１７０の外形は、半導体基板１１２の外形と略同一である。
第２外部電極１７０の材料は、ＮｉＣｒ合金に限られず、Ｃｕ、Ａｇ、Ａｕ、Ａｌ、Ｐｔ、Ｎｉ、Ｃｒ若しくはＴｉなどの金属、または、これらの少なくとも一種の金属を含む合金で構成されることが好ましい。
本実施形態において、ＣＲスナバ素子１００は、さらに第１保護層１８０を備えている。第１保護層１８０は、半導体基板１１２の第１主面１１４側に位置している。第１保護層１８０は、半導体基板１１２の第１主面１１４の周縁、および、第１外部電極１６０のパッド電極部１６０ｄのみが、ＣＲスナバ素子１００の外側に露出するように積層されている。第１保護層１８０は、ポリイミドなどの樹脂材料で構成されることが好ましい。
以下、本発明の実施形態１に係るＣＲスナバ素子１００の回路構成および動作について説明する。図２は、図１のＣＲスナバ素子の等価回路図である。
図２に示すように、本発明の実施形態１に係るＣＲスナバ素子１００は、第１抵抗部１１０と、第１容量部１２０と、第２抵抗部１３０と、第２容量部１４０とを備えている。
第１抵抗部１１０は、一方端と他方端とを有している、第１抵抗部１１０の一方端は、ＣＲスナバ素子１００の周辺に配置される電子部品などの回路に接続される。第１抵抗部１１０の抵抗値は、たとえば５Ωである。
第１抵抗部１１０は、半導体基板１１２で構成されている。図１に示すように、本実施形態において、第１抵抗部１１０の一方端に、第２外部電極１７０が設けられている。
図２に示すように、第１容量部１２０は、第１抵抗部１１０と直列に接続されている。第１容量部１２０は、一方端と他方端とを有しており、本実施形態において、第１容量部１２０の一方端は、第１抵抗部１１０の他方端と接続されている。第１容量部１２０の静電容量は、たとえば５ｎＦである。
本実施形態において、第１容量部１２０は、図１に示すように、半導体基板１１２が、第１誘電体層１２２を挟んで、内部電極１５０と対向していることにより構成されている。
図２に示すように、第２抵抗部１３０は、第１抵抗部１１０および第１容量部１２０に、直列に接続されている。第２抵抗部１３０は、一方端と他方端とを有している。
本実施形態において、第２抵抗部１３０の一方端は、第１容量部１２０の他方端と接続されている。第２抵抗部１３０の他方端は、ＣＲスナバ素子１００の周辺に配置される回路に接続される。図１に示すように、第２抵抗部１３０の一方端に、接続電極１５６が設けられている。第２抵抗部１３０の他方端に、第１外部電極１６０が設けられている。
本実施形態において、第２抵抗部１３０は、薄膜抵抗体で構成されている。第２抵抗部１３０の抵抗値は、第１抵抗部１１０の抵抗値よりも小さい。第２抵抗部１３０の抵抗値は、たとえば０．１Ωである。第２抵抗部１３０を構成する薄膜抵抗体の厚さは、たとえば５μｍ以下である。また、第２抵抗部１３０の抵抗値が、第１抵抗部１１０の抵抗値以上であってもよい。
第２抵抗部１３０の溶断電流の値は、第１抵抗部１１０の溶断電流の値より小さい。溶断電流の値とは、その値以上の電流が流れると抵抗部が溶けて断線する電流の大きさである。すなわち、溶断電流の値以上の電流が抵抗部に流れた場合、抵抗部が溶けて断線することにより、抵抗部が接続された回路は遮断される。
図２に示すように、第２容量部１４０は、第２抵抗部１３０に対して並列に接続されている。また、第２容量部１４０は、第１抵抗部１１０および第１容量部１２０の各々と直列となるように接続されている。
本実施形態において、第２容量部１４０の静電容量は、第１容量部１２０の静電容量と略同一である。第２容量部１４０の静電容量は、たとえば５ｎＦである。第２容量部１４０は、図１に示すように、内部電極１５０が、第２誘電体層１４２を挟んで、第１外部電極１６０と対向していることにより構成されている。
本実施形態に係るＣＲスナバ素子１００は、第１容量部１２０が短絡した際、第２抵抗部１３０が断線するように構成されている。
ここで、ＣＲスナバ素子１００における、第１容量部１２０の短絡から第２抵抗部１３０の断線に至るまでの過程について説明する。
ＣＲスナバ素子１００は、通常時、第１抵抗部１１０と、第１容量部１２０と、第２抵抗部１３０とが直列に接続された回路として動作する。このとき、第２容量部１４０は、実質的に機能を発現していない。以下、「通常時」とは、ＣＲスナバ素子１００が上記のように動作している時のことを言う。
たとえば、本実施形態に係るＣＲスナバ素子１００が、電力変換装置においてパワー半導体と並列に接続された場合、パワー半導体のスイッチング時に発生するサージ電圧は、通常時のＣＲスナバ素子１００において、第１容量部１２０で吸収され、第１抵抗部１１０および第２抵抗部１３０の各々において熱として消費される。これにより、サージ電圧およびリンギング電圧が通常時のＣＲスナバ素子１００によって抑制される。
図３は、図２のＣＲスナバ素子の、第１容量部が短絡した状態を示す等価回路図である。パワー半導体のスイッチング時に発生するサージ電圧によって、図３に示すように、ＣＲスナバ素子１００の第１容量部１２０が短絡して機能を消失した場合、ＣＲスナバ素子１００は、第１抵抗部１１０と第２抵抗部１３０とが直列に接続された回路として動作する。このとき、第２容量部１４０は、実質的に機能を発現していない。
この場合、パワー半導体のスイッチング時に発生するサージ電圧による大電流が、第１抵抗部１１０および第２抵抗部１３０の各々に一時的に流れ込む。第２抵抗部１３０は、この一時的な大電流により、断線するように構成されている。本実施形態においては、第２抵抗部１３０の溶断電流の値が、第１抵抗部１１０の溶断電流の値より小さいため、第２抵抗部１３０が第１抵抗部１１０よりも先に断線する。
図４は、図３のＣＲスナバ素子の、第２抵抗部が断線した状態を示す等価回路図である。図４に示すように、ＣＲスナバ素子１００の第１容量部１２０が短絡し、第２抵抗部１３０が断線した場合、ＣＲスナバ素子１００は、第１抵抗部１１０と第２容量部１４０とが直列に接続された回路として動作する。このとき、第２容量部１４０が実質的に機能を発現する。このように、第２容量部１４０が実質的に機能を発現したＣＲスナバ素子１００を、自己修復後のＣＲスナバ素子１００と称する。
パワー半導体のスイッチング時に発生するサージ電圧は、自己修復後のＣＲスナバ素子１００において、第２容量部１４０で吸収され、第１抵抗部１１０において熱として消費される。このように、本実施形態に係るＣＲスナバ素子１００は、第１容量部１２０が短絡して機能を消失しても、第２容量部１４０が機能を発現することにより自己修復可能であるため、サージ電圧およびリンギング電圧を抑制することができる。また、電力変換装置においてＣＲスナバ素子１００の周辺に配置された電子部品などの回路に大きなダメージが与えられる可能性を低減できるため、回路の信頼性を向上できる。
上記のように、本実施形態に係るＣＲスナバ素子１００においては、第２容量部１４０が、第２抵抗部１３０に対して並列に接続され、かつ、第１容量部１２０が短絡した際、第２抵抗部１３０が断線するように構成されていることにより、ＣＲスナバ素子１００の第１容量部１２０が短絡してＣＲスナバ素子１００に大電流が流れた場合においても、第１抵抗部１１０および第２容量部１４０によりサージ電圧およびリンギング電圧を抑制することができるとともに、回路の信頼性を向上できる。
さらに、第２抵抗部１３０が、薄膜抵抗体で構成されていることにより、第１抵抗部１１０および第２抵抗部１３０の各々に大電流が流れた際に、第１抵抗部１１０と比較して第２抵抗部１３０を断線しやすくすることができる。これにより、一時的な大電流により第１抵抗部１１０が断線してＣＲスナバ素子１００が機能を消失することを抑制できる。
また、第２容量部１４０の静電容量が、第１容量部１２０の静電容量と略同一であることにより、第１容量部１２０が短絡しても、自己修復後のＣＲスナバ素子１００は、第２容量部１４０により略同一の静電容量を維持することができる。
また、第２抵抗部１３０の抵抗値が、第１抵抗部１１０の抵抗値よりも小さいことにより、第２抵抗部１３０が断線する前後におけるＣＲスナバ素子１００の回路全体の抵抗値の変化を小さく抑えることができる。
また、第２抵抗部１３０の溶断電流の値が、第１抵抗部１１０の溶断電流の値より小さいため、第２抵抗部１３０が第１抵抗部１１０よりも先に断線する。これにより、ＣＲスナバ素子１００において、第２容量部１４０の機能を発現させることができる。
そして、本実施形態に係るＣＲスナバ素子１００は、第１抵抗部１１０、第１容量部１２０、第２抵抗部１３０、第２容量部１４０の各々が積層されて構成されているため、１つの小型の素子として小型化を図ることができる。
なお、第２外部電極１７０は、半導体基板１１２の第１主面１１４上に積層されていてもよい。この場合、第２外部電極１７０は、半導体基板１１２の第１主面１１４上のうち、第１誘電体層１２２が積層されていない部分に積層される。また、第１主面１１４上に積層された第１誘電体層１２２と第２外部電極１７０とが互いに電気的に接続するように、半導体基板１１２において第１誘電体層１２２に沿う部分のみ不純物がドープされていてもよい。
(実施形態２)
以下、本発明の実施形態２に係るＣＲスナバ素子について説明する。本発明の実施形態２に係るＣＲスナバ素子は、主に、第１容量部と第２容量部との間に第１抵抗部が配置されている点で、本発明の実施形態１に係るＣＲスナバ素子１００と異なる。よって、本発明の実施形態１に係るＣＲスナバ素子１００と同様である構成については説明を繰り返さない。
図５は、本発明の実施形態２に係るＣＲスナバ素子の構造を示す断面図である。図５に示すように、本実施形態に係るＣＲスナバ素子２００において、半導体基板２１２の第１主面２１４は平坦面であり、半導体基板２１２の第２主面２１６に複数の凹部が形成されている。
第１誘電体層２２２は、半導体基板２１２の第２主面２１６側に位置している。本実施形態において、第１誘電体層２２２は、半導体基板２１２の第２主面２１６に形成された複数の凹部に沿って、半導体基板２１２上に積層されている。また、ＣＲスナバ素子２００を第２外部電極２７０側から見たときに、第１誘電体層２２２の外縁は、半導体基板２１２の外縁よりも内側に位置している。
第２外部電極２７０は、第１誘電体層２２２の半導体基板２１２側とは反対側に位置している。本実施形態において、第２外部電極２７０は、第１誘電体層２２２上に積層されている。ＣＲスナバ素子２００を第２外部電極２７０側から見たときに、第２外部電極２７０の外縁は、第１誘電体層２２２の外縁よりも内側に位置している。
第２外部電極２７０と第１誘電体層２２２との接触面積は、第１容量部の静電容量が上述した値になるような大きさとなっている。また、第１誘電体層２２２が、半導体基板２１２の第２主面２１６に形成された複数の凹部に沿って積層されていることにより、第２主面２１６に複数の凹部が形成されていない場合に比較して、第１容量部の静電容量を増加している。
本実施形態において、第２外部電極２７０は、櫛歯状電極部２７０ａと、板状電極部２７０ｂとを有している。櫛歯状電極部２７０ａは、第２主面２１６の複数の凹部に沿って積層された第１誘電体層２２２上に積層されている。櫛歯状電極部２７０ａの第１誘電体層２２２側とは反対側の面は、平坦面であり、板状電極部２７０ｂは櫛歯状電極部２７０ａの平坦面上に積層されている。
ＣＲスナバ素子２００を第２外部電極２７０側から見たときに、板状電極部２７０ｂの外縁は、櫛歯状電極部２７０ａの外縁よりも内側に位置している。
内部電極２５０は、半導体基板２１２の第１主面２１４側に位置している。本実施形態において、内部電極２５０は、半導体基板２１２上に積層されている。ＣＲスナバ素子２００を第１外部電極１６０側から見たときに、内部電極２５０の外縁は、半導体基板２１２の外縁よりも内側に位置している。内部電極２５０は、板状に形成されている。
第２誘電体層２４２は、内部電極２５０の半導体基板２１２側とは反対側に位置している。第２誘電体層２４２は、内部電極２５０の全体を覆うように、内部電極２５０上および半導体基板２１２上の一部に積層されている。
スナバ素子２００を第１外部電極１６０側から見たときに、第２誘電体層２４２の外縁は、半導体基板２１２の外縁より内側、かつ、内部電極２５０の外縁より外側に位置している。
本実施形態において、ＣＲスナバ素子２００は、さらに第２保護層２９０を備えている。第２保護層２９０は、半導体基板２１２の第２主面２１６側に位置している。第２保護層２９０は、第２外部電極２７０の板状電極部２７０ｂのみが、ＣＲスナバ素子２００の外側に露出するように積層されている。第２保護層２９０は、ポリイミドなどの樹脂材料で構成されることが好ましい。
次に、本発明の実施形態２に係るＣＲスナバ素子２００の回路構成および動作について説明する。図６は、図５のＣＲスナバ素子の等価回路図である。図６に示すように、本発明の実施形態２に係るＣＲスナバ素子２００は、第１容量部２２０と第２容量部２４０との間に第１抵抗部２１０が配置されている。
本実施形態に係るＣＲスナバ素子２００は、第１容量部２２０の一方端は、ＣＲスナバ素子２００の周辺に配置される電子部品などの回路に接続される。第１抵抗部２１０の一方端は、第１容量部２２０の他方端に接続され、第２抵抗部２３０の一方端は、第１抵抗部２１０の他方端に接続されている。
本実施形態において、第１容量部２２０は、図５に示すように、半導体基板２１２が、第１誘電体層２２２を挟んで、第２外部電極２７０と対向していることにより構成されている。また、第１容量部２２０の一方端に、第２外部電極２７０が設けられている。
上記のように、本発明の実施形態２に係るＣＲスナバ素子２００は、第１容量部２２０を構成する第１誘電体層２２２などが、半導体基板２１２の第２主面２１６側に位置し、第２容量部２４０を構成する第２誘電体層２４２などが半導体基板２１２の第１主面２１４側に位置している。すなわち、第１容量部２２０と第２容量部２４０との間には、第１抵抗部２１０を構成する半導体基板２１２が配置されている。これにより、第１容量部２２０の短絡の際に発生する熱などが第２容量部２４０へ伝わることを半導体基板２１２によって抑制し、第２容量部２４０にダメージが及ぶことを抑制することができる。
(実施形態３)
以下、本発明の実施形態３に係るＣＲスナバ素子について説明する。本発明の実施形態３に係るＣＲスナバ素子は、主に、第１容量部と第２容量部との間に第１抵抗部が配置されている点で、本発明の実施形態１に係るＣＲスナバ素子１００と異なる。よって、本発明の実施形態１に係るＣＲスナバ素子１００と同様である構成については説明を繰り返さない。
図７は、本発明の実施形態３に係るＣＲスナバ素子の構造を示す断面図である。図７に示すように、本発明の実施形態３に係るＣＲスナバ素子３００において、第１外部電極３６０は、第１誘電体層３２２の半導体基板３１２側とは反対側に位置している。本実施形態において、第１外部電極３６０は、第１誘電体層３２２上に積層されている。ＣＲスナバ素子３００を第１外部電極３６０側から見たときに、第１外部電極３６０の外縁は、第１誘電体層３２２の外縁よりも内側に位置している。
第１外部電極１６０と第１誘電体層３２２との接触面積は、第１容量部の静電容量が上述した値になるような大きさとなっている。
第１外部電極３６０は、櫛歯状電極部３６０ａと、板状電極部３６０ｂと、パッド電極部３６０ｄとを有している。櫛歯状電極部３６０ａは、第１主面３１４の複数の凹部に沿って積層された第１誘電体層３２２上に積層されている。櫛歯状電極部３６０ａの第１誘電体層３２２側とは反対側の面は、平坦面であり、板状電極部３６０ｂは櫛歯状電極部３６０ａの平坦面上に積層されている。
ＣＲスナバ素子３００を第１外部電極３６０側から見たときに、板状電極部３６０ｂの外縁は、櫛歯状電極部３６０ａの外縁よりも内側に位置している。
パッド電極部３６０ｄは、板状電極部３６０ｂ上に積層されている。ＣＲスナバ素子３００を第１外部電極３６０側から見たときに、パッド電極部３６０ｄの外縁は、板状電極部３６０ｂの外縁よりも内側に位置している。第１外部電極３６０は、パッド電極部３６０ｄにおいてＣＲスナバ素子１００の表面に露出している。
内部電極３５０は、半導体基板３１２の第２主面３１６側に位置している。ＣＲスナバ素子３００を、第２外部電極３７０側から見たときに、内部電極３５０の外形は、半導体基板３１２の外形と略同一である。内部電極３５０は、板状に形成されている。
第２誘電体層３４２は、内部電極３５０の半導体基板３１２側とは反対側に位置している。第２誘電体層３４２は、内部電極３５０上に積層されている。スナバ素子３００を第２外部電極３７０側から見たときに、第２誘電体層３４２の外縁は、内部電極３５０の外縁より内側に位置している。
第２外部電極３７０は、第２誘電体層３４２の内部電極３５０側とは反対側に位置している。本実施形態において、第２外部電極３７０は、対向電極部３７０ｃと板状電極部３７０ｅとを有している。第２外部電極３７０は、対向電極部３７０ｃにおいて第２誘電体層３４２と接している。第２外部電極３７０は、板状電極部３７０ｅにおいてＣＲスナバ素子３００の外側に露出している。
ＣＲスナバ素子３００を第２外部電極３７０側から見たときに、対向電極部３７０ｃの外縁は第２誘電体層３４２の外縁よりも内側に位置しており、板状電極部３７０ｅの外縁は、内部電極３５０の外縁と略同一である。
本実施形態において、第２外部電極３７０と第２誘電体層３４２との接触面積は、第２容量部の静電容量が上述の値となるような大きさとなっている。
接続導電部３５２は、第２誘電体層３４２を貫通して配置されている。接続導電部３５２は、ＣＲスナバ素子３００を第２外部電極３７０側から見たときに、第２外部電極３７０と離間して配置されている。
第２抵抗部３３０は、第２誘電体層３４２の第２外部電極３７０側に位置している。第２抵抗部３３０は、第２外部電極３７０と互いに接続されている。本実施形態において、第２抵抗部３３０は、第２外部電極３７０の対向電極部３７０ｃに直接接続されている。第２抵抗部３３０は、接続導電部３５２を介して内部電極３５０と互いに接続されている。
本実施形態において、ＣＲスナバ素子３００は、さらに第２保護層３９０を備えている。第２保護層３９０は、半導体基板３１２の第２主面３１６と第２外部電極３７０の板状電極部３７０ｅとの間に形成されている空間を埋めるように設けられている。
次に、本発明の実施形態３に係るＣＲスナバ素子３００の回路構成および動作について説明する。図８は、図７のＣＲスナバ素子の等価回路図である。図８に示すように、本発明の実施形態３に係るスナバ素子３００は、第１容量部３２０と第２容量部３４０との間に第１抵抗部３１０が配置されている。
本実施形態に係るＣＲスナバ素子３００は、第２抵抗部３３０の一方端は、ＣＲスナバ素子３００の周辺に配置される電子部品などの回路に接続される。第２抵抗部３３０の他方端は、第１抵抗部３１０の一方端に接続されている。図７に示すように、第２抵抗部３３０の一方端に、第２外部電極３７０が設けられている。
本実施形態において、本実施形態に係るＣＲスナバ素子３００は、第１容量部３２０の他方端は、ＣＲスナバ素子２００の周辺に配置される電子部品などの回路に接続される。
本実施形態において、第１容量部３２０は、図７に示すように、半導体基板３１２が、第１誘電体層３２２を挟んで、第１外部電極３６０と対向していることにより構成されている。第１容量部３２０の他方端に、第１外部電極３６０が設けられている。
本実施形態において、前記第２容量部３４０は、図７に示すように、内部電極３５０が、第２誘電体層３４２を挟んで、第２外部電極３７０と対向していることにより構成されている。
上記のように、本発明の実施形態３に係るＣＲスナバ素子３００は、第１容量部３２０を構成する第１誘電体層３２２などが、半導体基板３１２の第１主面３１４側に位置し、第２容量部３４０を構成する第２誘電体層３４２などが半導体基板３１２の第２主面３１６側に位置している。すなわち、第１容量部３２０と第２容量部３４０との間には、第１抵抗部３１０を構成する半導体基板３１２が配置されている。これにより、第１容量部３２０の短絡の際に発生する熱などが第２容量部３４０へ伝わることを半導体基板３１２によって抑制し、第２容量部３４０にダメージが及ぶことを抑制することができる。
上述した実施形態の説明において、組み合わせ可能な構成を相互に組み合わせてもよい。
今回開示された実施形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
１００，２００，３００ ＣＲスナバ素子、１１０，２１０，３１０ 第１抵抗部、１１２，２１２，３１２ 半導体基板、１１４，２１４，３１４ 第１主面、１１６，２１６，３１６ 第２主面、１２０，２２０，３２０ 第１容量部、１２２，２２２，３２２ 第１誘電体層、１３０，２３０，３３０ 第２抵抗部、１４０，２４０，３４０ 第２容量部、１４２，２４２，３４２ 第２誘電体層、１５０，２５０，３５０ 内部電極、１５０ａ，２７０ａ，３６０ａ 櫛歯状電極部、１５０ｂ，２７０ｂ，３６０ｂ，３７０ｅ 板状電極部、１５２，３５２ 接続導電部、１５６ 接続電極、１６０，３６０ 第１外部電極、１６０ｃ，３７０ｃ 対向電極部、１６０ｄ，３６０ｄ パッド電極部、１７０，２７０，３７０ 第２外部電極、１８０ 第１保護層、２９０，３９０ 第２保護層。

Claims (8)

  1. 第１抵抗部と、
    前記第１抵抗部と直列に接続されている第１容量部と、
    前記第１抵抗部および前記第１容量部に、直列に接続されている第２抵抗部と、
    前記第２抵抗部に対して並列に接続されている第２容量部とを備え、
    前記第１容量部が短絡した際、前記第２抵抗部が断線するように構成されている、ＣＲスナバ素子。
  2. 前記第２抵抗部は、薄膜抵抗体で構成されている、請求項１に記載のＣＲスナバ素子。
  3. 前記第２容量部の静電容量は、前記第１容量部の静電容量と略同一である、請求項１または請求項２に記載のＣＲスナバ素子。
  4. 前記第２抵抗部の抵抗値は、前記第１抵抗部の抵抗値よりも小さい、請求項１から請求項３のいずれか１項に記載のＣＲスナバ素子。
  5. 前記第２抵抗部の溶断電流の値は、前記第１抵抗部の溶断電流の値より小さい、請求項１から請求項４のいずれか１項に記載のＣＲスナバ素子。
  6. 前記第１抵抗部は、第１主面を有する半導体基板で構成されており、
    前記第１容量部は、前記半導体基板が、前記半導体基板の第１主面側に位置する第１誘電体層を挟んで、前記第１誘電体層の半導体基板側とは反対側に位置する内部電極と対向していることにより構成されており、
    前記第２容量部は、前記内部電極が、前記内部電極の第１誘電体層側とは反対側に位置する第２誘電体層を挟んで、前記第２誘電体層の内部電極側とは反対側に位置する第１外部電極と対向していることにより構成されており、
    前記第２抵抗部は、前記第２誘電体層の第１外部電極側に位置して前記第１外部電極と互いに接続され、かつ、前記第２誘電体層を貫通して配置された接続導電部を介して前記内部電極と互いに接続されている、請求項１から請求項５のいずれか１項に記載のＣＲスナバ素子。
  7. 前記第１抵抗部は、第１主面および該第１主面とは反対側に位置する第２主面を有する半導体基板で構成されており、
    前記第１容量部は、前記半導体基板が、前記半導体基板の第２主面側に位置する第１誘電体層を挟んで、前記第１誘電体層の半導体基板側とは反対側に位置する第２外部電極と対向していることにより構成されており、
    前記第２容量部は、前記半導体基板の第１主面側に位置する内部電極が、前記内部電極の半導体基板側とは反対側に位置する第２誘電体層を挟んで、前記第２誘電体層の内部電極側とは反対側に位置する第１外部電極と対向していることにより構成されており、
    前記第２抵抗部は、前記第２誘電体層の第１外部電極側に位置して前記第１外部電極と互いに接続され、かつ、前記第２誘電体層を貫通して配置された接続導電部を介して前記内部電極と互いに接続されている、請求項１から請求項５のいずれか１項に記載のＣＲスナバ素子。
  8. 前記第１抵抗部は、第１主面および該第１主面とは反対側に位置する第２主面を有する半導体基板で構成されており、
    前記第１容量部は、前記半導体基板が、前記半導体基板の第１主面側に位置する第１誘電体層を挟んで、前記第１誘電体層の半導体基板側とは反対側に位置する第１外部電極と対向していることにより構成されており、
    前記第２容量部は、前記半導体基板の第２主面側に位置する内部電極が、前記内部電極の半導体基板側とは反対側に位置する第２誘電体層を挟んで、前記第２誘電体層の内部電極側とは反対側に位置する第２外部電極と対向していることにより構成されており、
    前記第２抵抗部は、前記第２誘電体層の第２外部電極側に位置して前記第２外部電極と互いに接続され、かつ、前記第２誘電体層を貫通して配置された接続導電部を介して前記内部電極と互いに接続されている、請求項１から請求項５のいずれか１項に記載のＣＲスナバ素子。
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