JP5993150B2 - ダイオード及び半導体モジュール及び電源回路 - Google Patents

Description

本発明は、サージ電圧の抑制、ＥＭＩノイズの抑制をすることができ、電源回路上でスナバ回路、フィルタ回路の外部回路を簡易化、あるいは無用化し、スナバ損失を低減して省エネルギー化するとともに、高速動作化可能なダイオードおよび、当該ダイオードが使用される電源回路に関する。

近年、エネルギー安定供給、ＣＯ_２等の温暖化ガスに起因する地球温暖化への対応といった地球規模の喫緊の問題に対して、経済産業省から再生可能エネルギー特別措置法が国会に提出されており、２０１１年８月に日本国の国会にて可決されている。これに伴い、従来コスト高で市場への普及が難しかった太陽光、風力、水力、バイオマス、地熱、太陽熱といった分散型電源の普及が促進される事が日本国では期待されている。

一方、米国に於いても、同じ様にグリーン・ニューディール政策によって分散型電源の普及が期待されつつある。これらの太陽電池、風力発電といった分散型電源が電力系統に大量に導入される傾向にあるため、生産した電力を調整する電力変換器、それに使用される電源回路の需要は必然と高まる。再生可能エネルギーで生産した電力を高効率に変換して使用する事は、エネルギー政策上極めて重要な課題となっている。

分散型電源を市場に定着させるためには、省エネルギー化の観点から、電源回路を構成するＭＯＳＦＥＴ、ＩＧＢＴ、ダイオードといった能動素子に導通損失の低減が求められる他、電力変換器のダウンサイジングの観点から、電源回路を高速動作させ、キャパシタンス、インダクタンス、抵抗といった受動素子を小型化、電力損失を削減し冷却機構を小型化する事が求められている。

また分散型電源の市場への浸透と同時に、ワイヤレス給電を用いる電子機器或いは電気自動車が増加する傾向にある。この様な電子機器は高周波出力が高いため、用いられる電子部品、特にダイオードを含む半導体素子にはＥＭＣ（電磁両立性）が求められている。

ダイオードに於いては、電源回路を高速動作させて小型化するために、６００Ｖ以上の耐圧の高い領域での動作に於いて、炭化珪素（シリコンカーバイド）や窒化ガリウム（ガリウムナイトライド）、ダイヤモンド等のワイドギャップ半導体を用いたＳＢＤといった能動素子が開発されている段階にある。これらの素子が高速動作する作用は、ＰＮダイオードがバイポーラで動作する事に対して、ＳＢＤはモノポーラで動作する事で説明される。この様に能動素子の一つであるダイオードは、電源回路に於いては重要な構成部品の一つとなっており、ＤＣ−ＤＣコンバータ、ＡＣ−ＤＣコンバータの整流、ＩＧＢＴ素子の転流の用途に使用されている。

電源回路に於いては先述した通り高速動作させると、回路上の消費電力の低損失化、電源回路を含む電力変換器の小型化をする事ができる。しかしながら、電源回路を小型化した上で高速動作させると、高いｄｉ／ｄｔ，ｄｖ／ｄｔと回路上に寄生するインダクタンスによって次の様な２つの問題点がでてくる。

第１の問題点として、高いｄｉ／ｄｔと寄生インダクタンスの積によって算出される高いサージ電圧が発生し、ダイオード素子に電源電圧以上、更には逆阻止電圧の定格以上の電圧が印加され、素子の破壊の原因となる事がある。

第２の問題点として、回路の過密化や信号の高周波化のため、微弱な電磁ノイズがダイオードより発生する。特にダイオードのオフ動作時にハードリカバリするために寄生インダクタンスとキャパシタンスがＬＣ共振し、高調波のＥＭＩ（電磁障害）ノイズがダイオード素子から発生する。このノイズは、電力損失の増大、周辺回路の誤動作の原因となる。

電源回路を用いる電力変換器は、ダウンサイジングと高効率化を達成させるため、各電子部品の欠点を補完しながら回路トポロジーを改善するという傾向にある。しかしながら、ダイオードを一とするＥＭＩノイズ源となる電子部品の数は増加して必然と電子部品の密度も高くなるため、電子部品からのＥＭＩノイズの削減が理想である。

また一例として、５０Ｈｚ／６０Ｈｚの商用電源の整流回路においての、ブリッジ整流器に用いられている一般整流ダイオードに於いてもＥＭＩ（電磁障害）ノイズが観測されている。電気機器の小型化が急速に進んできている昨今では、ＥＭＩノイズ対策は電子部品レベルで対応していく事が必要になっている。
これらの２点について、従来技術では次の様な改善を当業者等は試みてきた。

第１の問題点であるサージ電圧の発生の問題については、例えば特許文献１に、ダイオードのドリフト層の濃度プロファイルを接合から浅い領域では薄く、深い領域では濃くする技術が開示されている。これにより、ダイオードに逆方向電圧が印加されて空乏層が延伸する過程で、空乏層が延伸する速度は、濃度が薄い領域では速く、濃い領域では遅くなる。その結果、ｄｉ／ｄｔは、逆方向電圧が低い領域では早く、逆方向電圧が高い領域では遅くなる。サージ電圧は、ｄｉ／ｄｔに比例するため、その値が小さくなる。この様な濃度プロファイルを用いて、サージ電圧を抑制するという作用効果を奏する事を特許文献１では開示している。

また、サージ電圧を抑制する技術として電源回路にスナバ回路を備える手段、寄生インダクタンスを低減する手段等があるが、これらは周知の技術として認知されていた。例えば、半導体装置でスナバ回路を作成した技術が特許文献２に開示されている。特許文献２は、半導体装置の１チップ上にダイオード領域とスナバ領域を作りこみ、等価的にダイオードとスナバ回路を並列に結合したダイオードを開示している。

また問題点２を解決する手段として、電源回路のダイオードに対して並列に例えばセラミックスコンデンサ等のキャパシタンスのフィルタ回路を設置するとノイズを解消する事ができる事も当業者に於いて周知の技術である。

特開２００８−２５１６７９号公報 特開２０１０−２０６１０９号公報

以上に述べてきた様に、従来技術において、ダイオードを高速動作させた際のサージ電圧の抑制、ＥＭＩノイズの抑制という課題を解決し、更には電源回路上に於ける部品点数の削減といった課題を解決してきているが、依然、次の様な問題点が電源回路及びダイオードに内在している。

電源回路上でダイオードをオフするためには、ダイオードのオフするための電荷を充電させなければならないうえに、ダイオードに並列に配置されているコンデンサ、又はダイオードチップに集積化されたコンデンサを充電しなければならない。

このため、電源回路を高速化させる程、ダイオードオフ時間が、ダイオードのオフさせるための充電時間よりもコンデンサを充電するための時間に律速されてしまう。

つまり、ダイオード単体で高速動作を実現する事ができても、回路に組み込んだ段階ではスナバ回路のキャパシタンスが起因して高速動作できないという問題点がある。
また、高速で電源回路を動作させると、単位時間当たりのオンオフする回数が増える事になり、これによって、コンデンサで消費する電力が増加する。

ダイオードの消費電力を抑えたとしても、コンデンサで消費する電力が大きくなる事になり、ダイオードの省エネルギー化の向上をコンデンサが打ち消してしまうという問題がある。

即ち、スナバ回路を入れ、高速動作をする事によって、電源回路は消費電力を増加させてしまうという課題がある。この様な、回路の高速動作の阻害、スナバ損失の増大といったデメリットがサージ電圧の解消とのトレードオフの関係で出てくる。

また、引用文献２の様に１チップ上の電気的にアイソレーションされた別々の領域にそれぞれダイオードとコンデンサを設けるという手法をとると、ダイオードのアノード電極パッドとコンデンサの電極パッドの間で配線の引き回しが必要になるため、寄生インダクタンスが発生し、ＥＳＬ（等価直列インダクタンス）成分ができるため、コンデンサが高周波領域で作用しない。

つまり、高速動作で電流波形を平滑する機能をしないという問題があり、全ての課題を一つの技術で解決する事ができなかった。また、高価であるチップ上に、ダイオード用の領域とスナバ回路用の領域の２つの領域を別々に配置する事になり、素子面積を大きくする必要があり、コストメリットがでない。更には、引用文献２の図１９のグラフに示される様に、コンデンサ容量比を上げるとノイズが低減される代わりに過渡損失が増大するというトレードオフが現れている。

またＥＭＩノイズを抑制するだけであるならば、ダイオード素子に於いてはソフトスイッチングするという手法もとられるが、高速動作ではない事とスイッチング損失の増大というデメリットが現れて、根本的な解決にならなかった。

また更に、近年はＳＢＤに於いて半導体基板にＳｉＣを用いると高耐圧を実現できるが、高耐圧においての高速のオンオフによって、ＥＭＩノイズが顕著になってきている。

近年、電力変換器が小型化、つまり電源回路が小型化する傾向にあり、電源回路上で主回路と制御回路は近接している場合が多い。例えば、ＳｉＣを用いたＦＷＤ（フリーホイールダイオード）は、スイッチング素子であるＩＧＢＴと一緒にモールドされて、一つのモジュールとして電源回路の主回路に利用されている。制御回路としては、スイッチング素子を制御する回路であるドライブＩＣが有り、比較的低電流で作動している。この様な状態であると、ＳｉＣのダイオードから放射されるＥＭＩノイズによってドライブＩＣが誤動作をし、結果的にＩＧＢＴを誤点弧させる事が有り、深刻な問題となる。

本発明は、前記問題点に着目してなされたもので、サージ電圧の抑制、ＥＭＩノイズの抑制をした上で、電源回路上でスナバ回路、フィルタ回路等の外部回路を簡易化、無用化し、高速動作化することができ、スナバ損失を低減して省エネルギー化するダイオード及び半導体モジュール及び電源回路を提供することを目的としている。

上記課題を達成するために、請求項１の発明は、
第１の主面および前記第１の主面に対向する第２の主面を有する半導体基板と、
第１の主面側に第１の金属であるアノード電極と、
第２の主面側に第２の金属であるカソード電極と、
前記第２の主面に面して前記半導体基板内に形成された高濃度である第１導電型の第１の半導体層と、
該第１の半導体層に面して第１の主面方向の該半導体基板内から第１の主面まで積層された低濃度の第１導電型である第２の半導体層と、
第１の主面から該第１の半導体層に形成させた電界を緩和するための終端構造を作成した略リング状である第１の構造領域と、
前記第１の構造領域の内側に形成されたアノード電極からカソード電極に負の電圧を印加すると空乏層が該第２の半導体層の中で該第１の主面側から該第２の主面側に伸張する事を特徴とした第２の構造領域と、
を備えたショットキバリアダイオードに於いて、
前記第２の構造領域中の該半導体基板内の該第２の半導体層に形成された第２導電型であり且つ該第２の半導体層中に位置する第３の半導体領域と、
前記第２の構造領域中で少なくとも該第３の半導体領域の外縁の一部を囲む様に位置し第２導電型のドーパント濃度が該第３の半導体領域より濃く深さが該第３の半導体領域より深く且つ該第２半導体層中に位置する第４の半導体領域と、
前記第３の半導体領域と該第３の半導体領域を取り囲む該第４の半導体領域の内縁で囲まれる領域と内縁を含む部分の前記第１の主面上と前記第１の金属との間に介在する第１の誘電体と、で構成されたキャパシタとして機能する第３の構造領域を具備したことを特徴とするダイオードである。

これにより、ダイオード素子のオフ損失の低減、及びサージ電圧の抑制、ＥＭＩノイズの除去をした上で、ダイオード素子の高速動作、導通損失の低減を実現が可能になる。

なお、第１の構造領域は、例えばガードリング（ＧＲ）、フィールドリミッティングリング（ＦＬＲ）、トレンチ耐圧構造、フィールドプレート（ＦＰ）構造等の周知の終端構造を用いれば良い。
又、第２の構造領域は、例えばＳＢＤ、ＪＢＳ、ＴＭＢＳ、の整流作用する領域の周知の構造を採用すれば良い。
更に、第１の誘電体は、例えばＳｉＯ２、Ｓｉ３Ｎ４、ＴｉＢａＯ３等の周知の誘電体を用いれば良い。または、これらの積層構造を用いてもよい。
又、２つの異なる誘電体の積層構造を用いた際は一つの誘電体膜とみなし、全体の誘電体の誘電率、膜厚は次の様に換算する。
第１の誘電体膜の誘電率をε２、第１の誘電体膜の膜厚をＴｏｘとし、誘電体１の誘電率をε３、膜厚をｔ３とし、誘電体２の誘電率をε４、膜厚をｔ４とする。
ε２＝ε３ε４（ｔ３＋ｔ４）／（ε３ｔ４＋ε４ｔ３）
Ｔｏｘ＝ｔ３＋ｔ４
又、３つの異なる誘電体の積層構造を用いた際は一つの誘電体膜とみなし、全体の誘電体の誘電率、膜厚は次の様に換算する。
第１の誘電体膜の誘電率をε２、第１の誘電体膜の膜厚をＴｏｘとし、誘電体１の誘電率をε３、膜厚をｔ３とし、誘電体２の誘電率をε４、膜厚をｔ４とし、誘電体３の誘電率をε５、膜厚をｔ５とする。
ε２＝ε３ε４ε５（ｔ３＋ｔ４＋ｔ５）／（ε３ε５ｔ４＋ε４ε５ｔ３＋ε３ε４ｔ５）
Ｔｏｘ＝ｔ３＋ｔ４＋ｔ５
更に、半導体基板は、Ｓｉ、ＳｉＣ、ＧａＮを適宜選択すれば良い。

更に請求項２に記載の発明は、請求項１に記載のダイオードに於いて、前記第１の主面から前記第２の主面に向かう方向を深さ方向として、前記第３の半導体領域中で前記第２導電型の不純物量Ｎ_Ａを領域中の前記半導体基板の深さ方向に対して積分した値が、前記第２の半導体層の前記第１導電型の不純物量Ｎ_Ｄを領域中の前記半導体基板の深さ方向に対して前記第４の半導体領域の底面に相当する深さから前記第１の半導体層の上面まで積分した値に対して、１／３倍以上０．９倍以下である事を特徴とする発明である。
これにより、特に電源電圧以上のサージ電圧を抑制した上で高速動作するダイオードを実現する。

更に請求項３に記載の発明は、請求項１または２に記載のダイオードにおいて、ショットキバリアダイオードはユニポーラ動作する事を特徴とする。

更に請求項４に記載の発明は、請求項１，２または３に記載のダイオードに於いて、半導体基板は、シリコンカーバイドである事を特徴とするものである。
これにより、ダイオードの耐圧を高くできる事と高温で動作できる事の特長が実現する。

更に請求項５に記載の発明は、半導体モジュールであって、請求項１〜４の何れか一項に記載したダイオードと、アノード電極、カソード電極から電気的に接続された外部端子と、を備えた半導体モジュールである事を特徴とする。

例えば、全波整流用のブリッジダイオードモジュール、ＩＧＢＴに逆並列に繋がれた転流ダイオードと一体化したＩＧＢＴモジュール、カソードコモンダイオードモジュール、アノードコモンダイオードモジュール、ダブラー型ダイオードモジュールである半導体モジュールに、前記記載したダイオードを使用すれば良い。
これにより、特に請求項６の半導体モジュールに位置的に近くに配置される（例えば、ＩＧＢＴの制御回路）低電流で駆動する集積回路に対して誤動作を起こさせる可能性が低減する。

更に請求項６に記載の発明は、電源回路であって、前記に記載した半導体モジュールを使用した事を特徴とする。
これにより、ＡＣ−ＤＣコンバータ，ＤＣ−ＤＣコンバータ，インバータの電源回路に前記半導体モジュールを使用し、スナバ回路、フィルタ回路といった回路を簡略化する事ができ、電源回路を小型化する事ができる。

前記本発明は次のように作用する。
ダイオードに逆電圧をかけると通常のドリフト層に濃度勾配がないＳＢＤでは電圧の−１／２乗に比例して容量が低下していく。半導体基板のドーパントプロファイルを改善した基板を使用したＳＢＤ或いは他のダイオードに於いても、ｎ−層の空乏層が逆電圧と伴に厚くなるため、容量の電圧変化は、低下していく傾向の特性を持つ。この特性は逆阻止電圧が印加されるまで続く。
実際に回路上で使用する際はダイオードを逆阻止電圧まで印加する事はなく、サージ電圧を見越して定格逆電圧はこれより低く設定されている。

ダイオードに設定した値の逆電圧を印加するとサージ電圧によって設定値の電圧をオーバーシュートする。電圧がオーバーシュートするとダイオードの容量は小さくなる。容量が小さくなると、高調波域にてＬＣ共振をしやすくなる。電圧値が高い方向にシフトするためには、少ない電荷の充電で済むため、ｄｖ／ｄｔが高くなる。電圧の振動過程で、電圧が低い側にシフトする際にはこれと逆の現象が起こり、振動が収束する作用をする。

本発明は、電圧容量特性に於いて、電圧が高電圧にシフトする際にも容量を大きくする事で、より早く電圧振動が収束する。特に電圧容量曲線に於いて容量が極小となる電圧値をサージ電圧値が超える場合に、この振動抑制効果が顕著になる。
この特性を実現するための構造が図１になる。

誘電体が形成されている領域に於いて低電圧を印加した場合では、ｐ⁻層とｎ⁻層の界面から空乏層が拡がる。空乏層が拡がっている間は、容量は減少していく。空乏層がｐ⁻層の全ての領域に拡がりｐ⁻層のキャリアが全て掃きだされると空乏層はｐ⁻層、ｎ⁻層ともに拡がらなくなり、キャパシタの電荷を保つために酸化膜とｐ⁻層界面にキャリアが溜まる。界面にキャリアが溜まると空乏層は後退していき形成された空乏層容量が等価的に短絡する事になり、誘電体膜容量が全体の容量成分を占め、誘電体領域の容量が増加する。

ダイオード素子に於いて、逆阻止電圧以下で容量が極小値を持つために、逆阻止電圧印加時に於ける誘電体領域の容量が他の領域の容量よりも大きくする事が本発明の手段である。このために、誘電体領域の整流面積に占める比率と、誘電体膜の膜厚、誘電体の種類、半導体基板の誘電率を鑑みて、段落００２９の式を満たす事が必要である。誘電体膜下のｐ⁻層が全て空乏化された後は、空乏層が後退していき再び空乏層容量が電圧に対して極大を持つ電圧が印加される状態では、電界の殆どが誘電体膜にかかってくる。誘電体膜は薄い傾向の方がスナバ機能を有しやすいが、前述の理由のために誘電体の膜厚の最低値が設定されている。

また容量の極小値が逆阻止電圧以下になる様にしなければならないが、これは誘電体領域直下のｐ⁻層のｐ型不純物の正味チャージ量がその下ｎ⁻層のｎ型不純物の正味チャージ量より少なければ、ｎ⁻層まで全て空乏化する状態にならない。これにより容量の極小値を調節する事ができる。ダイオードの実使用電圧は、定格電圧よりも低く使われる事が多く、好ましくはｎ⁻層のｎ型不純物の正味チャージ量は、ｐ⁻層のｐ型不純物の正味チャージ量の１／３〜０．９が良い。

本発明により、ダイオードに逆方向電圧を印加していくと、誘電体下の薄いｐ⁻層が完全に空乏化した後、ｐ⁻層、ｎ⁻層に形成されたキャパシタが短絡状態になるため、誘電体がキャパシタとして働き出し、高い電圧を印加した際には等価のスナバ回路としての特性を示し、一方、低い電圧を印加した際には従来通りのダイオードとしての高速動作をする。

このため、ダイオードのオフ時のサージ電圧を抑制すると伴に、ＥＭＩ（電磁妨害）ノイズを低減させた上で、高速動作させる事ができる。また本発明は、ダイオードのみでスナバ素子の機能を有しており、配線の引き回しがないため、ＥＳＬ（等価直列インダクタンス）が少なくキャパシタンスが高速で電流波形を平滑する機能を有する。更に、半導体基板１チップにダイオードを作成する領域と別にキャパシタの領域を作成した引用文献２の場合と比較して、スナバ領域の素子面積をダイオード領域に割り当てる事ができるため、ダイオードのｎ⁻層で構成されるドリフト抵抗が少なくなり、ダイオードのスイッチングに対する損失のみならず導通損失も少なくする事ができる。更に、素子面積が大きくなる事により発熱密度が薄くなり放熱性が高くなる。
更に、半導体をＳｉＣ等のワイドギャップ半導体とする事によって、高温での動作が可能になる。
この様なダイオードにて半導体モジュールを構成すると、ＥＭＩノイズが少ない半導体モジュールを構成する事ができる。

また、この様な半導体モジュールは高速で動作し、放熱機構とスナバ回路、フィルタ回路を簡略化する事ができるため、電源回路を小型化、高密度化する事ができる。

更に、この様な半導体モジュールを電源回路に適用すると、ＥＭＩノイズが少ないため、例えば電源回路は制御回路の近くに配置する事ができるため、パワーコンディショナー装置を小型化する事ができる。

本発明の一実施の形態に係るダイオードの部分縦断面図である。 本発明の一実施の形態に係るダイオードの横断面図である。 本発明の一実施の形態に係るダイオードの模式図である。 本発明の一実施の形態に係るダイオードの特性を示すグラフである。 本発明の一実施の形態に係るダイオードのターンオフ速度特性を示すグラフである。 本発明の一実施の形態に係るダイオードを用いた電源回路である。 整流面積に対するｐ^＋層に囲まれている領域の面積比の一例を示す図表である。

以下、本発明の実施の形態について図を参照しながら説明する。なお、実施の形態中では、第１導電型をｎ型とし、第２導電型をｐ型とし説明するが、両者を入れ替えて実施することも可能である。ｎ型不純物層として、ｎ⁻、ｎ、ｎ^＋の記号を用いる場合は、その層中のｎ型不純物濃度は、ｎ⁻＜ｎ＜ｎ^＋の順に高いものとする。ｐ型不純物層に関しても同様である。さらに、特に断りがない限り不純物濃度とは、それぞれの導電型の補償後の正味の不純物濃度を指すものとする。

また、実施例中の説明で使用する図は、説明を容易にするための模式的なものであり、図中の各要素の形状、寸法、大小関係などは、実際の実施においては必ずしも図に示されたとおりとは限らない。さらに、本発明の効果が得られる範囲内での、形状、寸法、大小関係、不純物濃度、及び材料等の変更は可能である。

また、半導体基板とは特に断りがない限りは、一例としてＳｉ（シリコン）からなる半導体基板を示すものとするが、その他の例えばＳｉＣ（炭化珪素）やＧａＮ（窒化ガリウム）などによる半導体基板でも可能である。

また、ダイオードとは、アノード電極とカソード電極を有し、アノード電極からカソード電極へ正の電圧を印加すると抵抗が低くなり、アノード電極からカソード電極へ負の電圧を印加すると抵抗が高くなる半導体で構成させる能動素子を示す。

課題を解決するための手段で記載される第２の構造領域とは、所謂、整流領域であり、ショットキバリア接合、ＰＮ接合といったバンド障壁形成させる機能を持つ一般的な構造を設けた領域を示し、例えば、ＰＮ接合、ＪＢＳ構造、ＭＰＳ構造、ＴＭＢＳ構造、という一般的な構造を採用すると良い。ここでは、特に断りがない限り、ショットキバリアダイオード（ＳＢＤ）構造とする。

また、請求項で示す第１の構造領域は、電界を接合面の終端部分に集中させないための電界緩和構造を示し、一般的にはガードリング、フィールドリミティッドリング、トレンチ耐圧構造、フィールドプレート等がある。ここでは、特に断りがない限り、ガードリング構造とする。

なお、以上に述べた第１の構造領域、第２の構造領域の構成要件は、本発明の特別な技術的特徴ではなく、本発明の課題を解決するための必要な構成であり、周知の構造を用いれば良い。

本発明の技術的特徴は第３の構造領域を用いたダイオードによって、開示した課題を解決できるため、発明を実施するための形態は第３の構造領域を中心に述べる。
図１および図２は、本発明を適用した半導体装置であるショットキバリアダイオードの一実施の形態を示し、図１は部分縦断面図、図２は横断面図である。

図に示すように、シリコンの高濃度ｎ^＋型半導体層である第１の半導体層１５と、第１の半導体層１５よりもドナーが低濃度であるｎ⁻型半導体層（ドリフト層）である第２の半導体層２０により半導体基板１０が構成されている。ｎ⁻型の第２の半導体層２０側の第１の主面２１にアノード電極３０が接合され、第１の半導体層１５側の第２の主面１６にカソード電極３１が接合されている。

ｎ⁻層である第２の半導体層２０の表面側には、終端構造として略リング状に耐圧構造（第１の構造領域４０）が形成されている。第１の構造領域４０は、ｐ^＋のガードリング４１、酸化膜４２、ｎ^＋層で構成されている。

耐圧構造のガードリング４１に囲まれた領域を整流領域（第２の構造領域５０）と呼び、整流領域の面積を整流面積と定義する。整流領域（第２の構造領域５０）では、第１の構造領域４０の内側に形成されたアノード電極３０からカソード電極３１に負の電圧を印加すると空乏層が該第２の半導体層２０の中で該第１の主面２１側から該第２の主面１６側に伸張する。

ダイオードの整流領域(第２の構造領域５０)に第３の半導体領域６０が設けられており、第２の構造領域５０中で、少なくとも該第３の半導体領域６０の外縁の一部を囲む様に位置し第２導電型のドーパント濃度が該第３の半導体領域６０より濃く深さが該第３の半導体領域６０より深く且つ該第２の半導体層２０中に位置する第４の半導体領域７０が設けられている。

前記第３の半導体領域６０と、該第３の半導体領域６０を取り囲む該第４の半導体領域７０の内縁で囲まれる領域と内縁を含む部分の該第１の主面２１上と第１の金属であるアノード電極３０との間に誘電体８０が介装されている。

第３の半導体領域６０は、アノード電極３０―誘電体８０―ｐ⁻層である第３の半導体領域６０―ｎ⁻層である第２の半導体層２０―ｎ^＋層である第１の半導体層１５―カソード電極３１の積層構造を有する領域であり、ｐ⁻層である該第３の半導体領域６０の周りをｐ^＋層である第４の半導体領域７０で囲んだ構造を有している。

これにより、整流領域（第２の構造領域５０）中に誘電体８０を挟み込んだキャパシタンスが組み込まれたことになり、図３の等価回路に示すように、回路上のイメージとしては、小さな逆電圧が掛かっている状態では、ダイオードは高抵抗として働き、定格の逆電圧以上では、高抵抗とキャパシタの直列接続した回路、すなわちスナバ回路状となって働く。
第１の実施形態に係るダイオードは８０ＶのＳＢＤであり、ｎ⁻層２０（ドリフト層）の濃度は２ｅ１５ａｔｍｓ／ｃｍ^３で厚さが６．５ｕｍとする。

耐圧構造は、ＧＲを用いている。ＧＲに囲まれたｎ⁻層２０の表面（整流領域）に選択的にｐ^＋層７０が略リング状に拡散されている。ｐ^＋層７０の濃度は１ｅ１８ａｔｍｓ／ｃｍ^３として、拡散深さは２．５ｕｍである。ｐ^＋層７０に囲まれたｎ⁻層２０の表面領域（第４の半導体領域７０の内縁で囲まれる領域の面積）に選択的にｐ⁻層６０が拡散されている。ｐ⁻層６０は２ｅ１６ａｔｍｓ／ｃｍ^３で拡散深さを０．５ｕｍとする。少なくともｐ^＋層７０に囲まれた領域の表面をｐ^＋層７０の拡散深さの０．８倍以上に値する距離以上離れたｐ^＋層７０上の外縁までＳｉＯ２で覆う事が望ましい。ＳｉＯ２の膜厚は１０００Åとする。

または、現行プロセスに即した６００Å〜１０００Åの膜厚が望ましい。６００Å以下にすると電界が誘電体に集中的に印加され絶縁破壊するため、誘電体膜厚を耐圧に応じた膜厚に設定しないと素子として機能を発しないので注意を要する。整流領域全体に、Ｍｏのバリアメタルと、それを覆うＡｌ電極メタルで構成されるアノードメタルを積層する。バリアメタルはｐ^＋層に囲まれていない領域を少なくとも覆う。整流面積に対するｐ^＋層に囲まれている領域の面積比は１２％以上程度が良い。その範囲は、図７に例示するハッチングの範囲内とする。

不純物濃度については、ｐ⁻層が形成された領域の深さ方向のｐ⁻層とｎ⁻層のチャージ量であるＱｐとＱｎの比（Ｑｐ／Ｑｎ）が１／３から０．９以下に設計するとブレークダウン電圧より下の値にて容量の値が極小値を持つ事になり望ましい。好ましくは電源電圧の電圧値より下の値にて容量の値が極小値を持つ事が望ましい。

この極小値をブレークダウン電圧以下とする事で電圧−容量特性を示す事で本発明の効果を奏する事ができる。その様子を図４に示す。図中に矢印で示すように、低電圧側から高電圧側の定格電圧を超える辺りまでにかけて、従来通りに負の傾きを持ち、定格電圧を超えて尚且つサージ電圧より低い所から、容量曲線が正の傾きになる。また、図５に示すように、ターンオフ速度が向上する。

他の実施形態にて、耐圧と基板材料を変更した上で、主な条件を下記に簡略的に示す。
６００ＶのＳｉダイオードに於いては、酸化膜の膜厚が５０００Åにて、整流面積に対するｐ^＋層に囲まれている領域の面積比を１０％以上にすれば良い。
６００ＶのＳｉＣダイオードに於いては、酸化膜の膜厚が５０００Åにて、整流面積に対するｐ^＋層に囲まれている領域の面積比を５０％以上にすれば良い。

次に作用を説明する。
ｐ^＋層に囲まれている領域は、低い逆阻止電圧を印加すると、整流領域と同じ様にｐ⁻層６０とｎ⁻層２０の接合面から空乏層が延伸する。空乏層によって形成させるキャパシタの容量は、印加電圧の−１／２乗に比例するため、逆阻止電圧を大きくする程、容量は小さくなる特性を持っている。

特徴的作用としては、逆阻止電圧を更に大きくした場合にその作用が現れる。逆阻止電圧を更に大きくした場合、ダイオードの主な作用としてのｎ⁻層２０の空乏化と同じ様にｐ⁻層６０が空乏化されていく。

そして、誘電体を積層している領域の周囲側のｐ^＋層７０からの電気力線に引かれ、完全に多数キャリアが掃き出される。その後、ｐ⁻層６０と酸化膜界面に少数キャリアが溜まった反転層ができると、ｐ⁻層６０とｎ⁻層２０の接合でできた空乏層のキャパシタ容量は等価回路上短絡され、その上の誘電体で構成させるＭＩＳ構造によって誘電体を積層している領域のキャパシタが残る。

誘電体で構成されるキャパシタが電界の向きに対して並列に配置されているため、ダイオードの全体でみたキャパシタの容量は、逆阻止電圧を大きくする程、大容量になる。

一般的にキャパシタの容量が小さい程高調波でＬＣ共振するが、従来のダイオードでは、逆阻止電圧を高くするとキャパシタが小さくなる傾向にあったため、寄生のインダクタンスと高調波でＬＣ共振し、ノイズを発生していた。一方、今回のダイオードは、所定の電圧を起点にして逆阻止電圧を高くするとキャパシタの容量が大きくなるため、寄生のインダクタンスと高調波でＬＣ共振をする事なく、ノイズを抑制する事ができる。

即ち、ダイオードの逆阻止電圧を大きくしていくと、等価回路でみた抵抗と容量の大きいキャパシタとの直列接続になり、これは高調波のフィルタ回路としても働くため、外付けのフィルタ回路の省略、簡略化をする事が可能になる。

また、所定の電圧を過ぎるとキャパシタの容量が増えるため、逆阻止電圧を高くするために使用される電荷は増えることになる。そのため、ｄＶ／ｄｔ、ｄｉ／ｄｔは遅くなり、寄生インダクタンス成分とｄｉ／ｄｔの積に相当するサージ電圧が抑制される事になる。

即ち、ダイオードの逆阻止電圧を大きくしていった逆回復時は、等価回路でみた抵抗と容量の大きいキャパシタとの直列接続になり、これはスナバ回路としても働くため、外付けのスナバ回路の省略、簡略化による部品点数の削減、スナバ損失の削減が可能になる。

また、ｐ⁻層を誘電体の下に作成した構造と比較すると、今回はｐ⁻層とｎ⁻層の接合があるため、逆阻止電圧が低電圧の領域は、キャパシタの容量が電圧の増加と伴に減少していくために、ダイオードに充電する電荷が少量で済み、高速動作と低損失動作を実現できる。特に高周波動作させると、ダイオードの充放電回数が増加して行くため、１回当たりの充電電荷が減るとダイオード素子は飛躍的に消費する電力が減る事になる。

他の実施の形態として、シリコンカーバイド基板を用いたＳＢＤがある。ＳＢＤの整流領域にアノード電極―誘電体―ｐ⁻層―ｎ⁻層−ｎ^＋層―カソードメタルの積層構造を有し、ｐ⁻層の周りをｐ^＋層で囲んだ構造を有している。

この領域は、低い逆阻止電圧を印加すると、整流領域と同じ様にｐ⁻層とｎ⁻層の接合面から空乏層が延伸する。空乏層によって形成させるキャパシタの容量は、印加電圧の−１／２乗に比例するため、逆阻止電圧を大きくする程、容量は小さくなる特性を有している。

シリコンカーバイドを用いた事により、次の様な特徴を持つ。シリコンカーバイドは高温動作が可能なため、電源回路に用いた際に放熱機構、及び冷却機構を簡略化する事ができる。

電源回路に使用されているスナバ回路、フィルタ回路等は、コンデンサと抵抗の直列回路になるがこれらを等価的にダイオードと一体化して作成する事により、Ｔｊが２００℃程の市販のコンデンサが動作しない温度領域での動作が可能になる。

図６は、整流回路であるダイオードブリッジを示しており、図で×印を付しているスナバ回路を設けることなくダイオードブリッジを構成している。電源回路上に於いてしばしばＥＭＩノイズが大きいトランス近くに配置されるが、本発明のダイオードを用いる事によって、ＥＭＳ（電磁気妨害感受）対策を実現する事ができる。

また、素子を転流ダイオードとして、ＩＧＢＴ，ＭＯＳＦＥＴ等のスイッチング素子と一緒に半導体モジュールとして用いると、スイッチング素子のドライブ回路ＩＣに対してのＥＭＩ（電磁気妨害）ノイズの影響による誤作動を抑制する事ができる。

本発明に係るダイオードは上記のような構成であるから、電力変換器の高周波化、省エネ化、小型化、更にノイズフリー化というメリットを有し、パワーコンディショナーの普及に伴って、再生可能エネルギーを電源とした分散型電源を普及させる事ができる。これをもって、所謂スマートグリッドによる省エネ社会、低炭素社会を実現する事を期待できる。

１０…半導体基板
１５…第１の半導体層
１６…第２の主面
２０…第２の半導体層
２１…第１の主面
３０…アノード電極
３１…カソード電極
４０…第１の構造領域
４１…ガードリング
４２…酸化膜
５０…第２の構造領域
６０…第３の半導体領域
７０…第４の半導体領域
８０…誘電体

Claims (6)

1. 第１の主面および前記第１の主面に対向する第２の主面を有する半導体基板と、
   第１の主面側に第１の金属であるアノード電極と、
   第２の主面側に第２の金属であるカソード電極と、
   前記第２の主面に面して前記半導体基板内に形成された高濃度である第１導電型の第１の半導体層と、
   該第１の半導体層に面して第１の主面方向の該半導体基板内から第１の主面まで積層された低濃度の第１導電型である第２の半導体層と、
   第１の主面から該第１の半導体層に形成させた電界を緩和するための終端構造を作成した略リング状である第１の構造領域と、
   前記第１の構造領域の内側に形成されたアノード電極からカソード電極に負の電圧を印加すると空乏層が該第２の半導体層の中で該第１の主面側から該第２の主面側に伸張する事を特徴とした第２の構造領域と、
   を備えたショットキバリアダイオードに於いて、
   前記第２の構造領域中の該半導体基板内の該第２の半導体層に形成された第２導電型であり且つ該第２の半導体層中に位置する第３の半導体領域と、
   前記第２の構造領域中で少なくとも該第３の半導体領域の外縁の一部を囲む様に位置し第２導電型のドーパント濃度が該第３の半導体領域より濃く深さが該第３の半導体領域より深く且つ該第２の半導体層中に位置する第４の半導体領域と、
   前記第３の半導体領域と該第３の半導体領域を取り囲む該第４の半導体領域の内縁で囲まれる領域と内縁を含む部分の前記第１の主面上と前記第１の金属との間に介在する第１の誘電体と、で構成されたキャパシタとして機能する第３の構造領域を具備したことを特徴とするダイオード。
2. 前記第１の主面から前記第２の主面に向かう方向を深さ方向として、該第３の半導体領域中で該第２導電型の不純物量を領域中の該半導体基板の深さ方向に対して積分した値が、該第２の半導体層の該第１導電型の不純物量を領域中の該半導体基板の深さ方向に対して該第４の半導体領域の底面に相当する深さから該第１の半導体層の上面まで積分した値に対して、１／３倍以上０．９倍未満である事を特徴とする、請求項１に記載のダイオード。
3. ショットキバリアダイオードはユニポーラ動作する事を特徴とする請求項１または２に記載のダイオード。
4. 前記半導体基板は、シリコンカーバイドである事を特徴とする請求項１，２または３に記載のダイオード。
5. 請求項１〜４の何れか一項に記載したダイオードと、アノード電極、カソード電極から電気的に接続された外部端子と、
   を備えた半導体モジュール。
6. 回路上に請求項５に記載した半導体モジュールを使用した電源回路。

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