JPWO2018207800A1 - レゾルバ信号の演算処理装置 - Google Patents
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Abstract
Description
外部から供給される回転検出センサの回転検出信号を、デジタル信号に変換するA/D変換器と、
前記A/D変換器から出力されるデジタル信号から、前記経典検出センサの角度を演算するロジック回路を構成する論理部と、を備え、
前記増幅器、前記A/D変換器、前記論理部が、同一チップ又は同一パッケージ内に実装されている、レゾルバ信号の演算処理装置。
[項目2]
前記回転検出センサは、励磁コイル、および前記励磁コイルの励磁信号に応じて信号を検出する第1検出コイルと第2検出コイルを備え、前記第1及び第2検出コイルは、互いに90°位相がずれて、前記励磁コイル周辺に配置されており、
前記A/D変換器は、前記第1検出コイルから発信するアナログ信号S1と、前記第2検出コイルから発生するアナログ信号S2とを、それぞれ、デジタル信号S1と、デジタル信号S2に変換し、
から、
前記論理部は、デジタル信号S1、S2に対して、以下の式により、励磁コイルの確度(θ)を求める(ここで、tは、時間、f(t)は励磁信号、ωは角速度)
S1=sinθ・f(t)=sinθ・sinωt
S2=cosθ・f(t)=cosθ・sinωt
θ=tan−1(sinθ/cosθ)
項目1に記載のレゾルバ信号の演算処理装置。
[項目3]
前記回転検出信号を、指定利得で増幅する増幅器をさらに備え、
前記論理部は、回転検出センサのアナログ信号電圧に従って、前記指定利得を設定する信号を前記増幅器に送信する、項目1又は2に記載のレゾルバ信号の演算処理装置。
[項目4]
前記論理部は、複数のアドレス線と、複数のデータ線と、メモリセルユニットと、アドレス信号をデコードして、前記メモリセルユニットにデコード信号を出力するアドレスデコーダと、を備えている、項目1〜3の何れか1項に記載のレゾルバ信号の演算処理装置。
[項目5]
前記メモリセルユニットは、真理値表データにより構成される配線要素及び/又は論理要素として、前記増幅部の制御又は設定を行う、項目4に記載のレゾルバ信号の演算処理装置。
[項目6]
前記メモリセルユニットは、真理値表データにより構成される配線要素及び/又は論理要素として、前記A/D変換器から出力されるデジタル信号から角度を演算する、項目4〜5の何れか1項に記載のレゾルバ信号の演算処理装置。
[項目7]
前記論理部は、マルチルックアップテーブルである、項目1〜6の何れか1項に記載のレゾルバ信号の演算処理装置。
図1Aは、回転検出センサ用プログラム可能デバイスの一例を示す図である。レゾルバ信号の演算処理装置100は、アナログユニット10、論理部20、構成ユニット22を有し、レゾルバ200と接続している。
S1=sinθ・f(t)=sinθ・sinωt
S2=cosθ・f(t)=cosθ・sinωt
θ=tan−1(sinθ/cosθ)
ここで、θは回転角を示し、tは時間で、ωは角速度である。
2.1 MRLDの全体構成
図3に示す20は、MRLDの一例である。MRLD20は、同期メモリユニットを利用したMLUT30を複数個、アレイ状に配置したMLUTアレイ60、MLUT30のメモリ読出し動作、書込み動作を特定する行デコーダ22、及び、列デコーダ24を有する。
図4は、MLUT30を横積みして構成されるMLUTアレイ60を概略的に示す図である。MLUTアレイ60は、図示されるように、MLUT30をアレイ状に配置したものである。MLUT30として用いるメモリはアドレス線の幅とデータ線の幅が等しい。アドレス線とデータ線の1ビットずつを対にして、擬似的な双方向線を定義する。この擬似的な双方向線を「AD対」と呼ぶ。図4では、双方向線 が、双方向矢印で示され、4ビットのデータ線幅の双方向線が示される。アドレス線の幅とデータ線の幅がNビットのメモリを用いることで、AD対をN本もつMLUTが実現される。
図6は、MLUTの回路図の一例を示す図である。MLUT30は、メモリセルユニット31Aおよび31Cを有する。なお、図6では、図6に示されるMLUTアレイ60は、MLUT30A〜30Eから構成され、それぞれが、単方向矢印で示す入力アドレス線または出力データ線で接続されている。図6に示す構成データを示す例では、MLUT30AおよびMLUT30Bでは、MLUT30Cに接続する接続回路として構成される。MLUT30Cは、MLUT30Fに接続する接続回路であるとともに、AND回路を構成する。MLUT30Fは、後述される出力バッファとして構成される。
出力バッファ13Aおよび13C(後述する第2例では、13A〜13Dである。以下同じ)は、クロックに同期して、メモリセルユニットのデータ線からデータを読み出し、それを保持することで、FF(フリップフロップ)の機能を提供している。つまり、FFのQ出力を、I/Oバッファに維持し、その前段の論理回路と接続関係を、真理値表データで実現することで、同期メモリユニットから構成されるMLUTがFF機能を提供できる。なお、出力バッファ13Aおよび13Cは、メモリセルのビット線から出力される電圧を増幅するセンスアンプを含んでいる。なお、遅延素子から出力されるクロックを受け取る非同期MLUTも同様に、I/Oバッファを有する。しかし、非同期MLUTは、組合せ論理回路用に使用されるため、FFを構成しないように使用される。同期動作については、「3.MLUTの論理、接続、及び同期動作」で説明される。
同期設計では、その遅延時間を包括的にクロック期間に収まるように最大のクロック時間で同期させ、このようなタイミング制約内で、回路構成されるので、配線やLUTの遅延時間が影響しないように見えている。このようにすると、FPGAを構成するLU(Logic Unit)単位で、クロックへの同期待ちが生じ、各同期待ち時間が、FPGA全体として直列的に付加されることで、FPGAの動作速度が遅くなる。
以下、MLUTの論理、接続、及び同期動作を、例を用いて説明する。なお、上記においては、MLUT30のアドレスはA0〜A7、および、出力データは、D0〜D7でそれぞれ、8つのアドレス又はデータがあったが、ここでは、説明の簡易化のために、4つのアドレス又はデータで説明する。
以下に示す回路構成をMLUTで実現するための構成データ(真理値表データ)は、図7に示すMLUT30a又は30bのものである。
図8は、論理回路として動作するMLUTの一例を示す図である。本例では、アドレスA0及びA1を2入力NOR回路701の入力とし、アドレスA2及びA3を2入力NAND回路702の入力とする。そして、2入力NOR回路701の出力と、2入力NAND回路702の出力を、2入力NAND回路703に入力し、2入力NAND回路703の出力を出力データD0に出力する論理回路を構成する。
図10は、接続回路として動作するMLUTの一例を示す図である。図10では、接続回路としてのMLUTは、アドレスA0の信号を出力データD1に出力し、アドレスA1の信号を出力データD2に出力し、アドレスA2の信号を出力データD3に出力するように動作する。接続回路としてのMLUTはさらに、アドレスA3の信号を出力データD0に出力するように動作する。
図12は、1つのMLUTが、論理回路及び接続回路として動作する一例を示す図である。図12に示す例では、アドレスA0及びA1を2入力NOR回路171の入力とし、2入力NOR回路171の出力と、アドレスA2とを2入力NAND回路172の入力とし、2入力NAND回路172の出力を出力データD0に出力する論理回路を構成する。また同時に、アドレスA3の信号を出力データD2に出力する接続回路を構成する。
順序回路は、組合せ回路のように、MLUTに保持される真理値表データそのもので、その動作を記述できない。本実施形態では、順序回路は、出力バッファ13の機能を用いて実現する。D型フリップフロップは、同期動作するメモリセルユニットの出力に対して、以下のような真理値表を構成する。
30 MLUT
60 論理部アレイ
100 レゾルバ信号の演算処理装置
Claims (7)
- 外部から供給される回転検出センサの回転検出信号を、デジタル信号に変換するA/D変換器と、
前記A/D変換器から出力されるデジタル信号から、前記経典検出センサの角度を演算するロジック回路を構成する論理部と、を備え、
前記増幅器、前記A/D変換器、前記論理部が、同一チップ又は同一パッケージ内に実装されている、レゾルバ信号の演算処理装置。 - 前記回転検出センサは、励磁コイル、および前記励磁コイルの励磁信号に応じて信号を検出する第1検出コイルと第2検出コイルを備え、前記第1及び第2検出コイルは、互いに90°位相がずれて、前記励磁コイル周辺に配置されており、
前記A/D変換器は、前記第1検出コイルから発信するアナログ信号S1と、前記第2検出コイルから発生するアナログ信号S2とを、それぞれ、デジタル信号S1と、デジタル信号S2に変換し、
から、
前記論理部は、デジタル信号S1、S2に対して、以下の式により、励磁コイルの確度(θ)を求める(ここで、tは、時間、f(t)は励磁信号、ωは角速度)
S1=sinθ・f(t)=sinθ・sinωt
S2=cosθ・f(t)=cosθ・sinωt
θ=tan−1(sinθ/cosθ)
項目1に記載のレゾルバ信号の演算処理装置。 - 前記回転検出信号を、指定利得で増幅する増幅器をさらに備え、
前記論理部は、回転検出センサのアナログ信号電圧に従って、前記指定利得を設定する信号を前記増幅器に送信する、請求項1又は2に記載のレゾルバ信号の演算処理装置。 - 前記論理部は、複数のアドレス線と、複数のデータ線と、メモリセルユニットと、アドレス信号をデコードして、前記メモリセルユニットにデコード信号を出力するアドレスデコーダと、を備えている、請求項1〜3の何れか1項に記載のレゾルバ信号の演算処理装置。
- 前記メモリセルユニットは、真理値表データにより構成される配線要素及び/又は論理要素として、前記増幅部の制御又は設定を行う、請求項4に記載のレゾルバ信号の演算処理装置。
- 前記メモリセルユニットは、真理値表データにより構成される配線要素及び/又は論理要素として、前記A/D変換器から出力されるデジタル信号から角度を演算する、請求項4〜5の何れか1項に記載のレゾルバ信号の演算処理装置。
- 前記論理部は、マルチルックアップテーブルである、請求項1〜6の何れか1項に記載のレゾルバ信号の演算処理装置。
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