JP2000040363A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JP2000040363A
JP2000040363A JP11123182A JP12318299A JP2000040363A JP 2000040363 A JP2000040363 A JP 2000040363A JP 11123182 A JP11123182 A JP 11123182A JP 12318299 A JP12318299 A JP 12318299A JP 2000040363 A JP2000040363 A JP 2000040363A
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JP
Japan
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signal
data
circuit
semiconductor memory
memory device
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JP11123182A
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Kyoichi Nagata
恭一 永田
Atsunori Hirobe
厚紀 廣部
Yasuo Kobayashi
康夫 小林
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NEC Corp
Original Assignee
NEC Corp
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Abstract

(57)【要約】 【課題】 ＤＤＲ−ＳＤＲＡＭにおいて、データストロ
ーブ信号の制御で取り込んだ入力データをクロック信号
制御に変換する際のラッチマージンを確保する。 【解決手段】 開示される半導体記憶装置は、データス
トローブ信号の立ち上がりと立ち下がりエッジから生成
した第１のワンショットパルス信号に応じて入力データ
を取り込む従続接続のレジスタ回路１３２，１３３と、
レジスタ回路１３２，１３３からの２個のデータを第１
のワンショットパルス信号の２倍の周期のタイミング信
号に応じて同時に取り込むレジスタ回路１３４，１３５
と、レジスタ回路１３４，１３５からの２個のデータを
クロック信号の立ち上がり又は立ち下がりエッジから生
成した第２のワンショットパルス信号に応じて同時に取
り込むレジスタ回路１３６，１３７とを備え、レジスタ
回路１３６，１３７からの２個のデータを並列に記憶セ
ルに書き込むように構成されている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体記憶装置
に係り、特に、ダブルデータレート（ＤＤＲ）型のシン
クロナス・ダイナミック・ランダム・アクセス・メモリ
（ＳＤＲＡＭ）である、ＤＤＲ−ＳＤＲＡＭに関する。
【０００２】
【従来の技術】中央処理装置（ＣＰＵ）の高速化に伴っ
て、計算機の主記憶装置には、クロックに同期して動作
するＳＤＲＡＭが用いられようになったが、さらに高速
化を図るため、２ビットのデータを同時に読み書きす
る、２ビットプリフェッチ型のＳＤＲＡＭが提案されて
いる。
【０００３】まず、２ビットプリフェッチ型ＳＤＲＡＭ
からなる半導体記憶装置の第１の従来例を説明する。図
７７及び図７８は、第１の従来例の電気的構成を示すブ
ロック図、図７９は第１の従来例の動作を説明するタイ
ミングチャートである。この第１の従来例の半導体記憶
装置は、図７７及び図７８に示すように、クロック信号
回路２０１と、データイン回路２０２とから概略構成さ
れている。クロック信号回路２０１は、図７７に示すよ
うに、入力バッファ２０１１と、ライズ遷移パルス発生
回路２０１２と、遅延回路２０１３と、分周回路２０１
４と、ライズ遷移パルス発生回路２０１５とを有してい
る。データイン回路２０２は、図７８（ａ）に示すよう
に、入力バッファ２０２１と、レジスタ回路２０２２，
２０２３，２０２４，２０２５と、データバスドライブ
回路２０２６とを有している。
【０００４】次に、図７７乃至図７９を参照して、２ビ
ットプリフェッチ型ＳＤＲＡＭからなる半導体記憶装置
の第１の従来例の動作を説明する。図７７に示すクロッ
ク信号回路２０１において、ライズ遷移パルス発生回路
２０１２は、外部から入力バッファ２０１１を経て入力
されたクロック信号ＣＬＫの立ち上がり（ライズ）エッ
ジを検出して、ワンショットパルス信号Φｃｌｋを発生
する。また、分周回路２０１４は、遅延回路２０１３を
経て所定時間遅延された入力クロック信号を２分周す
る。ライズ遷移パルス発生回路１０１５は、分周回路２
０１４から出力された分周クロック信号の立ち上がりエ
ッジを検出してワンショットパルス信号Φｃｌｋｄｉｎ
を発生する。ワンショットパルス信号Φｃｌｋｄｉｎ
は、クロック信号ＣＬＫの２倍の周期を有している。
【０００５】図７８（ａ）に示すデータイン回路２０２
において、データ入力信号ＤＩＮｉ（ｉ＝１〜８）は、
８ビットからなる並列データ入力のうちの１ビット分を
示している。レジスタ回路２０２２は、入力バッファ２
０２１を経て入力されたデータ入力信号ＤＩＮｉを、ク
ロック信号ＣＬＫのライズ遷移によって発生したワンシ
ョットパルス信号Φｃｌｋに応じて取り込む。レジスタ
回路２０２３は、レジスタ回路２０２２に保持されたデ
ータを、次のワンショットパルス信号Φｃｌｋに応じて
取り込む。次に、レジスタ回路２０２４，２０２５は、
クロック信号ＣＬＫの２サイクルごとに発生するワンシ
ョットパルス信号Φｃｌｋｄｉｎに応じて、それぞれレ
ジスタ回路２０２２，２０２３のデータを同時に取り込
む。この際、ミスラッチを防止するために、ワンショッ
トパルス信号Φｃｌｋｄｉｎは、ワンショットパルス信
号Φｃｌｋより後に与えられるように、遅延回路２０１
３によって遅延されている。データバスドライブ回路２
０２６は、レジスタ回路２０２４の出力データｅｄと、
レジスタ回路２０２５の出力データｏｄとを並列に、そ
れぞれ対応する偶数（ｅｖｅｎ）番目のデータバスＤＢ
Ｅｉ（ｉ＝１〜８）と、奇数（ｏｄｄ）番目のデータバ
スＤＢＯｉ（ｉ＝１〜８）とに供給し、これによって、
入力データが図示されない記憶セルに書き込まれる。
【０００６】なお、図７８（ａ）における各レジスタ回
路２０２２，２０２３，２０２４，２０２５はすべて図
７８（ｂ）のレジスタ回路２０３によって示される同じ
回路構成を有している。レジスタ回路２０３は、インバ
ータＩ１と、ゲートＧ１，Ｇ２と、ラッチＬ１，Ｌ２と
を有し、入力データＩＮを、外部クロック信号Φの立ち
下がりに応じてゲートＧ１を開いてラッチ回路Ｌ１にラ
ッチし、ラッチ回路Ｌ１にラッチされたデータを、外部
クロック信号Φの立ち上がりに応じてゲートＧ２を開い
てラッチ回路Ｌ２にラッチすることによって、１ビット
のデータを、外部クロック信号Φの１周期間保持する。
【０００７】次に、２ビットプリフェッチ型ＳＤＲＡＭ
からなる半導体記憶装置の第２の従来例を説明する。図
８０及び図８１は、第２の従来例の電気的構成を示すブ
ロック図、図８２は、第２の従来例の動作を説明するタ
イミングチャートである。この第２の従来例の半導体記
憶装置は、図８０及び図８１に示すように、クロック信
号回路２１１と、データイン回路２１２とから概略構成
されている。クロック信号回路２１１は、図８０に示す
ように、入力バッファ２１１１と、分周回路２１１２
と、ライズ遷移パルス発生回路２１１３と、遅延回路２
１１４と、１周期遅延回路２１１５と、分周回路２１１
６と、ライズ遷移パルス発生回路２１１７とを有してい
る。データイン回路２１２は、図８１（ａ）に示すよう
に、入力バッファ２１２１と、レジスタ回路２１２２，
２１２３，２１２４，２１２５と、データバスドライブ
回路２１２６とを有している。
【０００８】次に、図８０乃至図８２を参照して、２ビ
ットプリフェッチ型ＳＤＲＡＭからなる半導体記憶装置
の第２の従来例の動作を説明する。図８０に示すクロッ
ク信号回路２１１において、分周回路２１１２は、外部
から入力バッファ２１１１を経て入力されたクロック信
号ＣＬＫを２分周する。ライズ遷移パルス発生回路２１
１３は、分周回路２１１２の出力信号の立ち上がり（ラ
イズ）エッジを検出して、ワンショットパルス信号Φｃ
ｌｋを発生する。遅延回路２１１４は、分周回路２１１
２の出力信号を所定時間遅延させる。ライズ遷移パルス
発生回路２１１３は、遅延回路２１１４の出力信号の立
ち上がり（ライズ）エッジを検出して、ワンショットパ
ルス信号Φｃｌｋｄｉｎを発生する。また、１周期遅延
回路２１１５は、入力バッファ２１１１の出力信号を、
１周期遅延させ、分周回路２１１６は、１周期遅延回路
２１１５の出力信号を２分周する。ライズ遷移パルス発
生回路２１１７は、分周回路２１１６から出力された信
号の立ち上がり（ライズ）エッジを検出してワンショッ
トパルス信号Φ／ｃｌｋを発生する。
【０００９】図８１（ａ）に示すデータイン回路２１２
において、レジスタ回路２１２２は、入力バッファ２１
２１を経て入力されたデータ入力信号ＤＩＮｉを、２分
周されたクロック信号ＣＬＫのライズ遷移によって発生
したワンショットパルス信号Φｃｌｋに応じて取り込
む。また、レジスタ回路２１２３は、入力バッファ２１
２１の出力信号を、１周期遅延され２分周されたクロッ
ク信号ＣＬＫのライズ遷移によって発生したワンショッ
トパルス信号Φ／ｃｌｋに応じて取り込む。次にレジス
タ回路２１２４，２１２５は、クロック信号ＣＬＫの２
サイクルごとに発生する遅延されたワンショットパルス
信号Φｃｌｋｄｉｎに応じて、それぞれレジスタ回路２
１２２，２１２３のデータを同時に取り込む。この際、
ミスラッチを防止するために、ワンショットパルス信号
Φｃｌｋｄｉｎは、ワンショットパルス信号Φｃｌｋよ
り、後に与えられるように遅延されている。データバス
ドライブ回路２１２６は、レジスタ回路２１２４の出力
データｅｄと、レジスタ回路２１２５の出力データｏｄ
とを並列に、それぞれ偶数番目のデータバスＤＢＥｉ
（ｉ＝１〜８）と、奇数番目のデータバスＤＢＯｉ（ｉ
＝１〜８）とに供給し、これによって、入力データが図
示されない記憶セルに書き込まれる。
【００１０】なお、図８１（ａ）におけるレジスタ回路
２１２２，２１２３，２１２４，２１２５は、すべて、
図８１（ｂ）のレジスタ回路２１３によって示される同
じ回路構成を有している。レジスタ回路２１３は、図７
８（ｂ）に示されたレジスタ回路２０３と同じ構成，機
能を有している。
【００１１】次に、データマスク信号によってデータ信
号の書き込みを制御する場合の従来例を説明する。ま
ず、２ビットプリフェッチ型ＳＤＲＡＭからなる半導体
記憶装置の第３の従来例を説明する。図８３及び図８４
は、第３の従来例の電気的構成を示すブロック図、図８
５は、第３の従来例の動作を説明するタイミングチャー
トである。この第３の従来例の半導体記憶装置は、図８
３及び図８４に示すように、クロック信号回路２２１
と、ライトデータマスク回路２２２とから概略構成され
ている。クロック信号回路２２１は、図８３に示すよう
に、入力バッファ２２１１と、ライズ遷移パルス発生回
路２２１２と、遅延回路２２１３と、分周回路２２１４
と、ライズ遷移パルス発生回路２２１５とを有してい
る。ライトデータマスク回路２２２は、図８４（ａ）に
示すように、入力バッファ２２２１と、レジスタ回路２
２２２、２２２３、２２２４、２２２５と、ライトデー
タマスク信号ドライブ回路２２２６とを有している。
【００１２】次に、図８３乃至図８５を参照して、２ビ
ットプリフェッチ型ＳＤＲＡＭからなる半導体記憶装置
の第３の従来例の動作を説明する。図８３に示すクロッ
ク信号回路２２１において、ライズ遷移パルス発生回路
２２１２は、外部から入力バッファ２２１１を経て入力
されたクロック信号ＣＬＫの立ち上がり（ライズ）エッ
ジを検出して、ワンショットパルス信号Φｃｌｋを発生
する。また、分周回路２２１４は、遅延回路２２１３を
経て所定時間遅延された入力クロック信号を２分周す
る。ライズ遷移パルス発生回路２２１５は、分周回路２
２１４から出力された分周クロック信号の立ち上がりエ
ッジを検出してワンショットパルス信号Φｃｌｋｄｉｎ
を発生する。ワンショットパルス信号Φｃｌｋｄｉｎ
は、クロック信号ＣＬＫの２倍の周期を有している。
【００１３】図８４（ａ）に示すライトデータマスク回
路２２２において、データ制御信号ＤＭｉは、ＵとＬの
各１ビットからなる並列データ制御信号を示している。
レジスタ回路２２２２は、入力バッファ２２２１を経て
入力されたデータ制御信号ＤＭｉを、クロック信号ＣＬ
Ｋのライズ遷移によって発生したワンショットパルス信
号Φｃｌｋに応じて取り込む。レジスタ回路２２２３
は、レジスタ回路２２２２に保持されたデータを、次の
ワンショットパルス信号Φｃｌｋに応じて取り込む。次
に、レジスタ回路２２２４、２２２５は、クロック信号
ＣＬＫの２サイクルごとに発生するワンショットパルス
信号Φｃｌｋｄｉｎに応じて、それぞれレジスタ回路２
２２２、２２２３のデータ制御信号を同時に取り込む。
この際、ラッチミスを防止するために、ワンショットパ
ルス信号Φｃｌｋｄｉｎは、ワンショットパルス信号Φ
ｃｌｋより後に与えるように、遅延回路２２１３によっ
て遅延されている。ライトデータマスク信号ドライブ回
路２２２６は、レジスタ回路２２２４の出力ライトデー
タ制御信号ｅｄと、レジスタ回路２０２５の出力ライト
データ制御信号ｏｄとによって、奇数番目の出力データ
制御信号ＤＭＥｉ（ｉ＝Ｕ，Ｌ）と、偶数番目の出力デ
ータ制御信号ＤＭＯｉ（ｉ＝Ｕ，Ｌ）を並列に、それぞ
れ対応する図示しないライトデータ制御回路に供給す
る。ライトデータ制御回路では、与えられたデータ制御
信号ＤＭＥｉ，ＤＭＯｉに応じて、それぞれ図示しない
偶数（ｅｖｅｎ）番目のデータバスＤＢＥｉと、奇数
（ｏｄｄ）番目のデータバスＤＢＯｉから供給される入
力データの、記憶セル（不図示）への書き込みを制御
（例えばマスク）する。
【００１４】なお、図８４（ａ）における各レジスタ回
路２２２２、２２２３，２２２４、２２２５はすべて図
８４（ｂ）のレジスタ回路２２３によって示される同じ
回路構成を有している。レジスタ回路２２３は、インバ
ーターＩ１と、ゲートＧ１、Ｇ２と、ラッチＬ１、Ｌ２
とを有し、入力データＩＮを、外部クロック信号Φの立
ち下がりに応じてゲートＧ１を開いてラッチ回路Ｌ１に
ラッチし、ラッチ回路Ｌ１にラッチされたデータを、外
部クロック信号Φの立ち上がりに応じてゲートＧ２を開
いてラッチ回路Ｌ２にラッチすることによって、１ビッ
トのデータを、外部クロック信号Φの１周期間保持す
る。
【００１５】次に、２ビットプリフェッチ型ＳＤＲＡＭ
からなる半導体記憶装置の第４の従来例を説明する。図
８６及び図８７は、第４の従来例の電気的構成を示すブ
ロック図、図８８は、第４の従来例の動作を説明するタ
イミングチャートである。この第４の従来例の半導体記
憶装置は、図８６及び図８７に示すように、クロック信
号回路２３１と、ライトデータマスク回路２３２とから
概略構成されている。クロック信号回路２３１は、図８
６に示すように、入力バッファ２３１１と、分周回路２
３１２と、ライズ遷移パルス発生回路２３１３と、遅延
回路２３１４と、１周期遅延回路２３１５と、分周回路
２３１６と、ライズ遷移パルス発生回路２３１７とを有
している。ライトデータマスク回路２３２は、図８７
（ａ）に示すように、入力バッファ２３２１と、レジス
タ回路２３２２，２３２３，２３２４，２３２５と、ラ
イトデータマスク信号ドライブ回路２３２６とを有して
いる。
【００１６】次に、図８６乃至図８８を参照して、２ビ
ットプリフェッチ型ＳＤＲＡＭからなる半導体記憶装置
の第４の従来例の動作を説明する。図８６に示すクロッ
ク信号回路２３１において、分周回路２３１２は、外部
から入力バッファ２３１１を経て入力されたクロック信
号ＣＬＫを２分周する。ライズ遷移パルス発生回路２３
１３は、分周回路２３１２の出力信号の立ち上がり（ラ
イズ）エッジを検出して、ワンショットパルス信号Φｃ
ｌｋを発生する。遅延回路２３１４は、分周回路２３１
２の出力信号を所定時間遅延させる。ライズ遷移パルス
発生回路２３１３は、遅延回路２３１４の出力信号の立
ち上がり（ライズ）エッジを検出して、ワンショットパ
ルス信号Φｃｌｋｄｉｎを発生する。また、１周期遅延
回路２３１５は、入力バッファ２３１１の出力信号を、
１周期遅延させ、分周回路２３１６は、１周期遅延回路
２３１５の出力信号を２分周する。ライズ遷移パルス発
生回路２３１７は、分周回路２３１６から出力された信
号の立ち上がり（ライズ）エッジを検出してワンショッ
トパルス信号Φ／ｃｌｋを発生する。
【００１７】図８７（ａ）に示すライトデータマスク回
路２３２において、レジスタ回路２３２２は、入力バッ
ファ２３２１を経て入力されたデータ入力信号ＤＭｉ
を、２分周されたクロック信号ＣＬＫのライズ遷移によ
って発生したワンショットパルス信号Φｃｌｋに応じて
取り込む。また、レジスタ回路２３２３は、入力バッフ
ァ２３２１の出力信号を、１周期遅延され２分周された
クロック信号ＣＬＫのライズ遷移によって発生したワン
ショットパルス信号Φ／ｃｌｋに応じて取り込む。次に
レジスタ回路２３２４，２３２５は、クロック信号ＣＬ
Ｋの２サイクルごとに発生する遅延されたワンショット
パルス信号Φｃｌｋｄｉｎに応じて、それぞれレジスタ
回路２３２２，２３２３のデータを同時に取り込む。こ
の際、ミスラッチを防止するために、ワンショットパル
ス信号Φｃｌｋｄｉｎは、ワンショットパルス信号Φｃ
ｌｋより、後に与えられるように遅延されている。ライ
トデータマスク信号ドライブ回路２３２６は、レジスタ
回路２３２４の出力データｅｄと、レジスタ回路２３２
５の出力データｏｄとを並列に、それぞれ対応する図示
しないライトデータ制御回路に供給する。ライトデータ
制御回路では、与えられたデータ制御信号ＤＭＥｉ，Ｄ
ＭＯｉに応じて、それぞれ図示しない偶数（ｅｖｅｎ）
番目のデータバスＤＢＥｉと、奇数（ｏｄｄ）番目のデ
ータバスＤＢＯｉから供給される入力データの、記憶セ
ル（不図示）への書き込みを制御（例えばマスク）す
る。
【００１８】なお、図８７（ａ）におけるレジスタ回路
２３２２，２３２３，２３２４，２３２５は、すべて、
図８７（ｂ）のレジスタ回路２３３によって示される同
じ回路構成を有している。レジスタ回路２３３は、図７
８（ｂ）に示されたレジスタ回路２０３と同じ構成，機
能を有している。
【００１９】次に、２ビットプリフェッチ型ＳＤＲＡＭ
からなる半導体記憶装置における第５の従来例を説明す
る。図８９は、第５の従来例の電気的構成を示すブロッ
ク図である。第５の従来例は、同図に示すように、クロ
ック信号回路２４１と、中間バッファ２４２と、データ
イン回路２４３と、ライトデータマスク回路２４４とか
ら概略構成されている。クロック信号回路２４１は、図
７７に示された第１の従来例におけるクロック信号回路
２０１と同様の構成，機能を有している。クロック信号
回路２４１の出力信号であるワンショットパルス信号Φ
ｃｌｋ及びΦｃｌｋｄｉｎは、中間バッファ２４２で増
幅され、データイン回路２４３およびライトデータマス
ク回路２４４に供給される。データイン回路２４３は、
図７８（ａ）に示された第１の従来例におけるデータイ
ン回路２０２と同様の機能を有し、ライトデータマスク
回路２４４は、図８４（ａ）に示された第３の従来例に
おけるライトデータマスク回路２２２と同様の機能を有
している。データイン回路２４３は、ワンショットパル
ス信号Φｃｌｋ及びΦｃｌｋｄｉｎのタイミングで、外
部から供給されるデータ信号を取り込み、図示されない
データバスにデータを転送する。ライトデータマスク回
路２４４は、ワンショットパルス信号Φｃｌｋ及びΦｃ
ｌｋｄｉｎのタイミングで、外部から供給されるデータ
制御信号を取り込み、図示されないデータ制御回路に供
給する。図示されないデータ制御回路は、データ制御信
号に従って、図示されないデータバスからの入力データ
の、記憶セルへの書き込みを制御（例えばマスク）す
る。
【００２０】次に、２ビットプリフェッチ型ＳＤＲＡＭ
からなる半導体記憶装置における第６の従来例を説明す
る。ＤＤＲ型ＳＤＲＡＭでは、外部クロック信号ＣＬＫ
と、外部クロックの逆相信号ＣＬＫＢとを用いた相補信
号に対して、動作が同期する。一方、従来のＳＤＲ型Ｓ
ＤＲＡＭでは、クロック信号ＣＬＫに動作が同期する。
さらに、ＤＤＲ型ＳＤＲＡＭでは、データ書き込み動作
時にはデータストローブ信号によりデータを取り込み、
読み出し動作時にはデータとともに、タイミング信号で
あるデータストローブ信号を出力して、外部システムと
の同期をとる。一方、従来のＳＤＲ型ＳＤＲＡＭでは、
クロック信号ＣＬＫに対して、動作が同期するのみであ
る。
【００２１】
【発明が解決しようとする課題】しかしながら、上記各
従来例の半導体記憶装置にあっては、データ処理速度を
上げるためには、クロック信号ＣＬＫを高速化する必要
があるが、ＳＤＲＡＭを使用した実際のシステムでは、
多数のＳＤＲＡＭをモジュール基板上に搭載して使うこ
とが多いため、クロック信号ＣＬＫとデータ入力信号Ｄ
ＩＮｉとのタイミングスキューの問題が顕著になるの
で、クロック信号ＣＬＫの高速化は必ずしも容易ではな
い。このような問題が生じるのは、クロック信号ＣＬＫ
のみを用いてデータ入力信号の制御（取り込み）を行っ
ているからであり、これに対して近年において、ダブル
データレート型のＤＤＲ−ＳＤＲＡＭが提案され、現
在、ＪＥＤＥＣ（Joint Electron Device Engineering
Council）における標準化が進められている。ＤＤＲ−
ＳＤＲＡＭにおいては、２ビットプリフェッチ方式を使
用するが、データ入力信号の取り込みは、データストロ
ーブ信号ＤＳによって行われ、クロック信号ＣＬＫの周
期は、データ入力信号周期の２倍になっている。データ
ストローブ信号ＤＳは、データ入力信号ＤＩＮｉと同時
に、図示されない中央処理装置（ＣＰＵ）で作成される
ものであり、データストローブ信号ＤＳとデータ入力信
号ＤＩＮｉとを、等長の配線によってＳＤＲＡＭに接続
することによって、両者の間のタイミングスキューの問
題が解消される。したがって、クロック信号の高速化の
問題と、クロック信号とデータ入力信号のタイミングス
キューの問題とを同時に解決することができる。ただ
し、データ入力信号をデータストローブ信号ＤＳによっ
て取り込んだ後、クロック信号ＣＬＫによる制御に変換
する必要があり、この際の動作を確実に行うことが重要
になる。
【００２２】この発明は、上述の事情に鑑みてなされた
ものであって、ＤＤＲ−ＳＤＲＡＭにおいて、入力信号
をデータストローブ信号の制御によって取り込んだ後、
クロック信号の制御に変換する際のラッチマージンを十
分確保することが可能な、半導体記憶装置を提供するこ
とを目的としている。
【００２３】また、データストローブ信号ＤＳで取り込
むデータ制御信号ＤＭに関しても、データ信号と同様に
ＪＥＤＥＣで標準化が進められている。この場合もデー
タ信号と同様に、データ制御信号をデータストローブ信
号ＤＳで取り込んだ後、クロック信号ＣＬＫによる制御
に変換する動作を、確実に行うことが重要になる。さら
に、従来方式でのクロック信号ＣＬＫによる、データ信
号の取り込みおよびデータ制御信号の取り込みと、デー
タストローブ信号による、データ信号の取り込みおよび
データ制御信号の取り込みとを切り替える構成とし、チ
ップの内部動作を従来と同様のＳＤＲに切り替える手段
を提供することによって、チップ製造後において、チッ
プ組立時、従来のＳＤＲか、ダブルデータ型のＤＤＲ−
ＳＤＲＡＭかを選択することが可能になる。これによっ
て、需要に応じてチップを選択供給することが可能とな
るので、供給面において有益である。また、メモリセル
の基本的性能評価などに、従来ＳＤＲにおいて蓄積され
た評価技術を用いることが可能となるので、生産面，コ
スト面において有益である。さらに、この切り替えを容
易に行えるような制御手段、及び、切り替えを行ったこ
とによるフローティングノードを電気的に固定する手段
を設けることは、製品の品質と、信頼性を向上させるこ
とになる。
【００２４】この発明は、上述の事情に鑑みてなされた
ものであって、ＤＤＲ−ＳＤＲＡＭにおいて、データ制
御信号をデータストローブ信号の制御によって取り込ん
だ後、クロック信号の制御に変換する際のラッチマージ
ンを十分確保することが可能な、半導体記憶装置を提供
することを目的としている。また、従来のＳＤＲ仕様の
メモリと、ＤＤＲ仕様のメモリとの切り替えが可能な、
半導体記憶装置を提供することを目的としている。さら
に、その際、必要となる、フローティングノードの電気
的固定および、内部クロック発生回路の動作切り替えを
行うことが可能な、半導体記憶装置を提供することを目
的としている。
【００２５】
【課題を解決するための手段】上記課題を解決するため
に、請求項１記載の発明は、半導体記憶装置に係り、入
力データの２個周期で出力されるデータストローブ信号
の立ち上がり（又は立ち下がり）エッジと立ち下がり
（又は立ち上がり）エッジとに応じて入力データを順次
取り込む、従続接続された第１及び第２のデータ保持手
段を備え、該第１及び第２のデータ保持手段に取り込ま
れたデータを同時に取り出してクロック信号のタイミン
グで並列に記憶セルに書き込むように構成されているこ
とを特徴としている。
【００２６】また、請求項２記載の発明は、半導体記憶
装置に係り、入力データの２個周期で出力されるデータ
ストローブ信号の立ち上がり（又は立ち下がり）エッジ
と立ち下がり（又は立ち上がり）エッジとから生成した
第１のワンショットパルス信号に応じて入力データを順
次取り込む従続接続された第１の組の２個のデータ保持
手段と、該第１の組の２個のデータ保持手段に取り込ま
れた２個のデータを前記第１のワンショットパルス信号
の２倍の周期を有するタイミング信号に応じて同時に取
り込む第２の組の２個のデータ保持手段と、該第２の組
の２個のデータ保持手段に取り込まれた２個のデータを
クロック信号の立ち上がり又は立ち下がりエッジから生
成した第２のワンショットパルス信号に応じて同時に取
り込む第３の組の２個のデータ保持手段とを備え、該第
３の組の２個のデータ保持手段に取り込まれた２個のデ
ータを並列に記憶セルに書き込むように構成されている
ことを特徴としている。
【００２７】また、請求項３記載の発明は、請求項２記
載の半導体記憶装置に係り、上記タイミング信号が上記
第１のワンショットパルス信号より後に発生するように
構成されていることを特徴としている。
【００２８】また、請求項４記載の発明は、請求項２又
は３記載の半導体記憶装置に係り、上記第２の組の２個
のデータ保持手段がそれぞれレジスタ回路からなること
を特徴としている。
【００２９】また、請求項５記載の発明は、請求項４記
載の半導体記憶装置に係り、上記タイミング信号がデー
タストローブ信号の立ち上がり又は立ち下がりエッジか
ら遅延して生成されるとともに、上記第２のワンショッ
トパルス信号がクロック信号の立ち上がり又は立ち下が
りエッジから遅延して生成されるように構成されている
ことを特徴としている。
【００３０】また、請求項６記載の発明は、請求項２又
は３記載の半導体記憶装置に係り、上記第２の組の２個
のデータ保持手段がそれぞれデータラッチ回路からなる
ことを特徴としている。
【００３１】また、請求項７記載の発明は、半導体記憶
装置に係り、入力データの２個周期で出力されるデータ
ストローブ信号の立ち上がり（又は立ち下がり）エッジ
に応じて入力データを取り込む第１のデータ保持手段
と、該データストローブ信号の立ち下がり（又は立ち上
がり）エッジに応じて入力データを取り込む第２のデー
タ保持手段とを備え、該第１及び第２のデータ保持手段
に取り込まれたデータを同時に取り出してクロック信号
のタイミングで並列に記憶セルに書き込むように構成さ
れていることを特徴としている。
【００３２】また、請求項８記載の発明は、半導体記憶
装置に係り、入力データの２個周期で出力されるデータ
ストローブ信号の立ち上がり（又は立ち下がり）エッジ
から生成した第１のワンショットパルス信号に応じて入
力データを取り込む第１のデータ保持手段と、該データ
ストローブ信号の立ち下がり（又は立ち上がり）エッジ
から生成した第２のワンショットパルス信号に応じて入
力データを取り込む第２のデータ保持手段とからなる第
１の組の２個のデータ保持手段と、該第１の組の２個の
データ保持手段に取り込まれた２個のデータを上記第１
又は第２のワンショットパルス信号と同じ周期を有する
タイミング信号に応じて同時に取り込む第２の組の２個
のデータ保持手段と、該第２の組の２個のデータ保持手
段に取り込まれた２個のデータをクロック信号の立ち上
がり又は立ち下がりエッジから生成した第３のワンショ
ットパルス信号に応じて同時に取り込む第３の組の２個
のデータ保持手段とを備え、該第３の組の２個のデータ
保持手段に取り込まれた２個のデータを並列に記憶セル
に書き込むように構成されていることを特徴としてい
る。
【００３３】また、請求項９記載の発明は、請求項８記
載の半導体記憶装置に係り、上記タイミング信号が上記
第１又は第２のワンショットパルス信号より後に発生す
るように構成されていることを特徴としている。
【００３４】また、請求項１０記載の発明は、請求項８
又は９記載の半導体記憶装置に係り、上記第２の組の２
個のデータ保持手段がそれぞれレジスタ回路からなるこ
とを特徴としている。
【００３５】また、請求項１１記載の発明は、請求項１
０記載の半導体記憶装置に係り、上記タイミング信号が
上記第１又は第２のワンショットパルス信号から遅延し
て生成されるとともに、上記第３のワンショットパルス
信号がクロック信号の立ち上がり又は立ち下がりエッジ
から遅延して生成されるように構成されていることを特
徴としている。
【００３６】また、請求項１２記載の発明は、請求項８
又は９記載の半導体記憶装置に係り、上記第２の組の２
個のデータ保持手段がそれぞれデータラッチ回路からな
ることを特徴としている。
【００３７】また、請求項１３記載の発明は、半導体記
憶装置に係り、入力制御信号の２個周期で出力されるデ
ータストローブ信号の立ち上がり（又は立ち下がり）エ
ッジと立ち下がり（又は立ち上がり）エッジとに応じて
入力制御信号を順次取り込む、従続接続された第１及び
第２の制御信号保持手段を備え、該第１及び第２の制御
信号保持手段に取り込まれた制御信号を同時に取り出し
てクロック信号のタイミングで並列にデータ制御を行う
ように構成されていることを特徴としている。
【００３８】また、請求項１４記載の発明は、半導体記
憶装置に係り、入力制御信号の２個周期で出力されるデ
ータストローブ信号の立ち上がり（又は立ち下がり）エ
ッジと立ち下がり（又は立ち上がり）エッジとから生成
した第１のワンショットパルス信号に応じて入力制御信
号を順次取り込む従続接続された第１の組の２個の制御
信号保持手段と、該第１の組の２個の制御信号保持手段
に取り込まれた２個の制御信号を上記第１のワンショッ
トパルス信号の２倍の周期を有するタイミング信号に応
じて同時に取り込む第２の組の２個の制御信号保持手段
と、該第２の組の２個の制御信号保持手段に取り込まれ
た２個の制御信号をクロック信号の立ち上がり（又は立
ち下がり）エッジから生成した第２のワンショットパル
ス信号に応じて同時に取り込む第３の組の２個の制御信
号保持手段とを備え、該第３の組の２個の制御信号保持
手段に取り込まれた２個の制御信号で並列にデータ制御
を行うように構成されていることを特徴としている。
【００３９】また、請求項１５記載の発明は、請求項１
４記載の半導体記憶装置に係り、上記タイミング信号が
上記第１のワンショットパルス信号より後に発生するよ
うに構成されていることを特徴としている。
【００４０】また、請求項１６記載の発明は、請求項１
４又は１５記載の半導体記憶装置に係り、上記第２の組
の２個の制御信号保持手段がそれぞれレジスタ回路から
なることを特徴としている。
【００４１】また、請求項１７記載の発明は、請求項１
６記載の半導体記憶装置に係り、上記タイミング信号が
データストローブ信号の立ち上がり又は立ち下がりエッ
ジから遅延して生成されるとともに、上記第２のワンシ
ョットパルス信号がクロック信号の立ち上がり又は立ち
下がりエッジから遅延して生成されるように構成されて
いることを特徴としている。
【００４２】また、請求項１８記載の発明は、請求項１
４又は１５記載の半導体記憶装置に係り、上記第２の組
の２個の制御信号保持手段がそれぞれデータラッチ回路
からなることを特徴としている。
【００４３】また、請求項１９記載の発明は、半導体記
憶装置に係り、入力制御信号の２個周期で出力されるデ
ータストローブ信号の立ち上がり（又は立ち下がり）エ
ッジに応じて入力制御信号を取り込む第１のデータ保持
手段と、該データストローブ信号の立ち下がり（又は立
ち上がり）エッジに応じて入力制御信号を取り込む第２
のデータ保持手段とを備え、該第１及び第２のデータ保
持手段に取り込まれた制御信号を同時に取り出してクロ
ック信号のタイミングで並列にデータ制御を行うように
構成されていることを特徴としている。
【００４４】また、請求項２０記載の発明は、半導体記
憶装置に係り、入力制御信号の２個周期で出力されるデ
ータストローブ信号の立ち上がり（又は立ち下がり）エ
ッジから生成した第１のワンショットパルス信号に応じ
て入力制御信号を取り込む第１の制御信号保持手段と、
該データストローブ信号の立ち下がり（又は立ち上が
り）エッジから生成した第２のワンショットパルス信号
に応じて入力制御信号を取り込む第２の制御信号保持手
段とからなる第１の組の２個の制御信号保持手段と、該
第１の組の２個の制御信号保持手段に取り込まれた２個
の制御信号を前記第１又は第２のワンショットパルス信
号と同じ周期を有するタイミング信号に応じて同時に取
り込む第２の組の２個の制御信号保持手段と、該第２の
組の２個の制御信号保持手段に取り込まれた２個の制御
信号をクロック信号の立ち上がり又は立ち下がりエッジ
から生成した第３のワンショットパルス信号に応じて同
時に取り込む第３の組の２個の制御信号保持手段とを備
え、該第３の組の２個の制御信号保持手段に取り込まれ
た２個の制御信号で並列にデータ制御を行うように構成
されていることを特徴としている。
【００４５】また、請求項２１記載の発明は、請求項２
０記載の半導体記憶装置に係り、上記タイミング信号が
上記第１又は第２のワンショットパルス信号より後に発
生するように構成されていることを特徴としている。
【００４６】また、請求項２２記載の発明は、請求項２
０又は２１記載の半導体記憶装置に係り、上記第２の組
の２個の制御信号保持手段がそれぞれレジスタ回路から
なることを特徴としている。
【００４７】また、請求項２３記載の発明は、請求項２
２記載の半導体記憶装置に係り、上記タイミング信号が
上記第１又は第２のワンショットパルス信号から遅延し
て生成されるとともに、上記第３のワンショットパルス
信号がクロック信号の立ち上がり又は立ち下がりエッジ
から遅延して生成されるように構成されていることを特
徴としている。
【００４８】また、請求項２４記載の発明は、請求項２
０又は２１記載の半導体記憶装置に係り、上記第２の組
の２個の制御信号保持手段がそれぞれデータラッチ回路
からなることを特徴としている。
【００４９】また、請求項２５記載の発明は、請求項１
３乃至２４のいずれか１に記載の半導体記憶装置に係
り、上記制御信号によるデータ制御が、記憶セルに書き
込むデータのマスク制御であることを特徴としている。
【００５０】また、請求項２６記載の発明は、請求項１
乃至２５のいずれか１に記載の半導体記憶装置に係り、
上記クロック信号から該クロック信号又はその分周信号
の立ち上がり又は立ち下がりエッジを検出して第１のワ
ンショットパルス信号を発生するクロック信号回路と、
入力データ又は入力制御信号の２個周期で出力されるデ
ータストローブ信号から、該データストローブ信号の立
ち上がり及び立ち下がりエッジを検出した第２のワンシ
ョットパルス信号と、該データストローブ信号の立ち上
がり又は立ち下がりエッジを検出したワンショットパル
ス信号を遅延した第１のタイミング信号とを発生するデ
ータストローブ信号回路と、上記クロック信号回路とデ
ータストローブ信号回路のそれぞれの出力信号から、モ
ード制御信号に応じて、上記半導体記憶装置のデータイ
ン回路又はライトデータマスク回路に対するそれぞれの
制御用タイミング信号を生成する中間バッファとを備
え、該中間バッファからの上記制御用タイミング信号に
よって、上記データイン回路とライトデータマスク回路
における、クロック信号に基づく入力データ又は入力制
御信号の処理と、上記データストローブ信号に基づく入
力データ又は入力制御信号の処理とを切り替えることを
特徴としている。
【００５１】請求項２７記載の発明は、請求項２６記載
の半導体記憶装置に係り、上記中間バッファが、上記第
１のタイミング信号と、タイミング切り替え信号に応じ
て、上記第１のワンショットパルス信号と第２のワンシ
ョットパルス信号とを切り替えた第２のタイミング信号
と、上記モード制御信号に応じて出力される前記第１の
ワンショットパルス信号を遅延した第３のタイミング信
号とを、上記制御用タイミング信号として生成するよう
に構成されていることを特徴としている。
【００５２】また、請求項２８記載の発明は、請求項１
乃至２５のいずれか１に記載の半導体記憶装置に係り、
上記クロック信号から該クロック信号又はその分周信号
の立ち上がり又は立ち下がりエッジを検出して第１のワ
ンショットパルス信号を発生するクロック信号回路と、
入力データ又は入力制御信号の２個周期で並列に出力さ
れる２系列のデータストローブ信号における第１の系列
のデータストローブ信号から、該データストローブ信号
の立ち上がり及び立ち下がりエッジを検出した第２のワ
ンショットパルス信号と、該データストローブ信号の立
ち上がり又は立ち下がりエッジを検出したワンショット
パルス信号を遅延した第１のタイミング信号とを発生す
る第１のデータストローブ信号回路と、入力データ又は
入力制御信号の２個周期で並列に出力される２系列のデ
ータストローブ信号における第２の系列のデータストロ
ーブ信号から、該データストローブ信号の立ち上がり及
び立ち下がりエッジを検出した第２のワンショットパル
ス信号と、該データストローブ信号の立ち上がり又は立
ち下がりエッジを検出したワンショットパルス信号を遅
延した第１のタイミング信号とを発生する第２のデータ
ストローブ信号回路と、上記クロック信号回路と第１及
び第２のデータストローブ信号回路のそれぞれの出力信
号から、モード制御信号に応じて、複数のデータイン回
路又はライトデータマスク回路に対する、上記２系列の
データストローブ信号に対応するそれぞれの制御用タイ
ミング信号を生成する中間バッファとを備え、該中間バ
ッファからの上記制御用タイミング信号によって、上記
データイン回路とライトデータマスク回路における、ク
ロック信号に基づく入力データ又は入力制御信号の処理
と、上記データストローブ信号に基づく入力データ又は
入力制御信号の処理とを切り替えることを特徴としてい
る。
【００５３】請求項２９記載の発明は、請求項２８記載
の半導体記憶装置に係り、上記中間バッファが、上記第
１の系列の第１のタイミング信号と、ビット指定信号に
応じて第１の系列の第１のタイミング信号と第２の系列
の第１のタイミング信号とを切り替えた第２の系列の第
１のタイミング信号と、モード制御信号に応じて上記第
１のワンショット信号と第１の系列の第２のワンショッ
ト信号とを切り替えた第１の系列の第２のタイミング信
号と、ビット指定信号とモード制御信号とに応じて上記
第１のワンショットパルス信号と第１の系列の第２のワ
ンショットパルス信号と第２の系列の第２のワンショッ
トパルス信号とを切り替えた第２の系列の第２のタイミ
ング信号と、上記モード制御信号に応じて出力される上
記第１のワンショットパルス信号を遅延した第３のタイ
ミング信号とを、上記制御用タイミング信号として生成
するように構成されていることを特徴としている。
【００５４】また、請求項３０記載の発明は、請求項２
６乃至２９のいずれか１に記載の半導体記憶装置に係
り、上記中間バッファが、それぞれの出力タイミング信
号を増幅するとともに、上記各データイン回路及びライ
トデータマスク回路におけるすべてのレジスタ回路及び
データラッチ回路への出力タイミング信号のスキューが
最小になるような位置に配置されていることを特徴とし
ている。
【００５５】また、請求項３１記載の発明は、請求項２
６乃至２９のいずれか１に記載の半導体記憶装置に係
り、上記第３のタイミング信号に対する遅延量が可変で
あることを特徴としている。
【００５６】また、請求項３２記載の発明は、請求項２
７又は２９記載の半導体記憶装置に係り、上記モード制
御信号が、外部コマンドに基づく第１のコマンドデコー
ダからの禁止信号が出力されていないとき、外部からの
ボンディングオプション指示信号に基づいて出力される
とともに、外部コマンドに基づいて上記第１のコマンド
デコーダが上記禁止信号を出力した状態で該第１のコマ
ンドデコーダから出力され、該第１のコマンドデコーダ
は、外部コマンドに基づいて第２のコマンドデコーダが
テスト信号を出力する状態で、該第２のコマンドデコー
ダからのリセット信号によって初期化されるように構成
されていることを特徴としている。
【００５７】また、請求項３３記載の発明は、請求項３
２記載の半導体記憶装置に係り、上記ボンディングオプ
ション指示信号が、当該半導体記憶装置のパッケージ組
み立て時に与えられることを特徴としている。
【００５８】また、請求項３４記載の発明は、請求項２
６乃至３３のいずれか１に記載の半導体記憶装置に係
り、上記モード制御信号に応じて、レベルシフタを介し
てゲートに制御電圧を付与されるトランジスタを備え、
該モード制御信号に応じてフローティングノードとなる
当該半導体記憶装置の入力端子に、上記トランジスタを
介して固定電位を付与するように構成されていることを
特徴としている。
【００５９】また、請求項３５記載の発明は、請求項３
４記載の半導体記憶装置に係り、上記固定電位が、上記
入力端子の参照電位であることを特徴としている。
【００６０】さらにまた、請求項３６記載の発明は、請
求項３２乃至３３のいずれかに記載の半導体記憶装置に
係り、前記モード制御信号に従い、読み出し動作時には
半導体記憶装置がデータストローブ信号を供給するよう
に構成されていることを特徴としている。
【００６１】
【作用】この発明の構成では、入力データの２個周期で
出力されるデータストローブ信号の立ち上がり（又は立
ち下がり）エッジと立ち下がり（又は立ち上がり）エッ
ジとから生成した第１のワンショットパルス信号に応じ
て入力データを従続接続された第１の組の２個のデータ
保持手段に順次取り込み、第１の組の２個のデータ保持
手段に取り込まれた２個のデータを上記第１のワンショ
ットパルス信号の２倍の周期を有するタイミング信号に
応じて第２の組の２個のデータ保持手段に同時に取り込
み、第２の組の２個のデータ保持手段に取り込まれた２
個のデータをクロック信号の立ち上がり又は立ち下がり
エッジから生成した第２のワンショットパルス信号に応
じて第３の組の２個のデータ保持手段に同時に取り込ん
で、第３の組の２個のデータ保持手段に取り込まれた２
個のデータを並列に記憶セルに書き込むようにしたの
で、第１のワンショットパルス信号と第２のワンショッ
トパルス信号とに対するタイミングの調整によって、入
力データをデータストローブ信号ＤＳの制御で取り込ん
だ後、クロック信号ＣＬＫの制御に変換する際のラッチ
マージンを容易に確保することができる。
【００６２】また、この発明の別の構成では、入力デー
タの２個周期で出力されるデータストローブ信号の立ち
上がり（又は立ち下がり）エッジから生成した第１のワ
ンショットパルス信号に応じて入力データを第１のデー
タ保持手段に取り込むとともに、データストローブ信号
の立ち下がり（又は立ち上がり）エッジから生成した第
２のワンショットパルス信号に応じて入力データを第２
のデータ保持手段に取り込み、第１のデータ保持手段と
第２のデータ保持手段とに取り込まれた２個のデータを
上記第１又は第２のワンショットパルス信号と同じ周期
を有するタイミング信号に応じて第２の組の２個のデー
タ保持手段に同時に取り込み、第２の組の２個のデータ
保持手段に取り込まれた２個のデータをクロック信号の
立ち上がり又は立ち下がりエッジから生成した第３のワ
ンショットパルス信号に応じて第３の組の２個のデータ
保持手段に同時に取り込んで、第３の組の２個のデータ
保持手段に取り込まれた２個のデータを並列に記憶セル
に書き込むようにしたので、第１のワンショットパルス
信号及び第２のワンショットパルス信号と第３のワンシ
ョットパルス信号とに対するタイミングの調整によっ
て、入力データをデータストローブ信号ＤＳの制御で取
り込んだ後、クロック信号ＣＬＫの制御に変換する際の
ラッチマージンを容易に確保することができる。
【００６３】また、この発明の別の構成では、入力制御
信号の２個周期で出力されるデータストローブ信号の立
ち上がり（又は立ち下がり）エッジと立ち下がり（又は
立ち上がり）エッジとから生成した第１のワンショット
パルス信号に応じて入力制御信号を従続接続された第１
の組の２個の制御信号保持手段に順次取り込み、第１の
組の２個の制御信号保持手段に取り込まれた２個の制御
信号を上記第１のワンショットパルス信号の２倍の周期
を有するタイミング信号に応じて第２の組の２個の制御
信号保持手段に同時に取り込み、第２の組の２個の制御
信号保持手段に取り込まれた２個の制御信号をクロック
信号の立ち上がり又は立ち下がりエッジから生成した第
２のワンショットパルス信号に応じて第３の組の２個の
制御信号保持手段に同時に取り込んで、第３の組の２個
の制御信号保持手段に取り込まれた２個の制御信号を並
列に記憶セルに書き込むようにしたので、第１のワンシ
ョットパルス信号と第２のワンショットパルス信号とに
対するタイミングの調整によって、入力制御信号をデー
タストローブ信号ＤＳの制御で取り込んだ後、クロック
信号ＣＬＫの制御に変換する際のラッチマージンを容易
に確保することができる。
【００６４】また、この発明の別の構成では、入力制御
信号の２個周期で出力されるデータストローブ信号の立
ち上がり（又は立ち下がり）エッジから生成した第１の
ワンショットパルス信号に応じて入力制御信号を第１の
制御信号保持手段に取り込むとともに、データストロー
ブ信号の立ち下がり（又は立ち上がり）エッジから生成
した第２のワンショットパルス信号に応じて入力制御信
号を第２の制御信号保持手段に取り込み、第１の制御信
号保持手段と第２の制御信号保持手段とに取り込まれた
２個の制御信号を上記第１又は第２のワンショットパル
ス信号と同じ周期を有するタイミング信号に応じて第２
の組の２個の制御信号保持手段に同時に取り込み、第２
の組の２個の制御信号保持手段に取り込まれた２個の制
御信号をクロック信号の立ち上がり又は立ち下がりエッ
ジから生成した第３のワンショットパルス信号に応じて
第３の組の２個の制御信号保持手段に同時に取り込ん
で、第３の組の２個の制御信号保持手段に取り込まれた
２個の制御信号を並列に記憶セルに書き込むようにした
ので、第１のワンショットパルス信号及び第２のワンシ
ョットパルス信号と第３のワンショットパルス信号とに
対するタイミングの調整によって、入力制御信号をデー
タストローブ信号ＤＳの制御で取り込んだ後、クロック
信号ＣＬＫの制御に変換する際のラッチマージンを容易
に確保することができる。
【００６５】また、この発明の別の構成では、入力デー
タの２個周期で出力されるデータストローブ信号の立ち
上がり（又は立ち下がり）エッジと立ち下がり（又は立
ち上がり）エッジから生成した第１のワンショットパル
ス信号に応じて取り込まれた入力データ信号を、前記タ
イミングで取り込まれた制御信号によりデータの書き込
みを制御する際に、データストローブ信号ＤＳの制御に
よって取り込まれた入力データを、クロック信号ＣＬＫ
の制御に変換するときのラッチマージンを確保すること
ができるとともに、このような変換を容易に行うことが
できる。また、同時に、複数のデータ信号を複数の制御
信号により、別々に書き込み制御を行うことができる。
【００６６】また、この発明の別の構成では、入力デー
タの２個周期で出力されるデータストローブ信号の立ち
上がり（又は立ち下がり）エッジから生成した第１のワ
ンショットパルス信号に応じて取り込まれた入力データ
信号を、前記タイミングで取り込まれた制御信号により
データの書き込みを制御する際に、データストローブ信
号ＤＳの制御によって取り込まれた入力データを、クロ
ック信号ＣＬＫの制御に変換するときのマージンを確保
することができるとともに、このような変換を容易に行
うことができる。また、同時に、複数のデータ信号を複
数の制御信号により、別々に書き込み制御を行うことが
できる。
【００６７】また、この発明の別の構成では、入力デー
タの２個周期で出力されるデータストローブ信号の立ち
上がり（又は立ち下がり）エッジと立ち下がり（又は立
ち上がり）エッジから生成した第１のワンショットパル
スを第２のワンショットパルスに切り替えるとともに、
第２のワンショットパルスを分周回路で遅延すること
で、従来のＳＤＲ型半導体記憶装置の入力データタイミ
ングでのデータの取り込みを可能とし、さらに従来のＳ
ＤＲ型半導体記憶装置の制御タイミングで制御信号の取
り込みを可能とする。また、ＳＤＲ型半導体記憶装置と
ＤＤＲ型半導体記憶装置とを切り替えた際に、フローテ
ィングノードとなる入力端子を電気的に固定し、チップ
の誤動作又は破壊を防止することができる。さらに、同
期クロック発生回路の動作を切り替え、出力データ信号
のタイミング信号であるデータストローブ信号を制御す
る。以上のことにより、ＳＤＲ型半導体記憶装置とＤＤ
Ｒ型半導体記憶装置との切り替えが容易となり、チップ
を需要に応じて出荷することが可能となり、さらにはメ
モリセルの基本特性評価など、従来、ＳＤＲ型半導体記
憶装置で蓄積された評価技術を、ＤＤＲ型半導体記憶装
置に適用利用することが容易になる。
【００６８】
【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態について説明する。説明は、実施例を用い
て具体的に行なう。 ◇第１実施例 図１及び図２は、この発明の第１実施例である半導体記
憶装置の電気的構成を示すブロック図、図３は、第１実
施例の動作を説明するタイミングチャート、図４は、デ
ータストローブ信号のタイミングが最も早い場合のラッ
チマージンの説明図、図５は、データストローブ信号の
タイミングが最も遅い場合のラッチマージンの説明図で
ある。この第１実施例の半導体記憶装置は、図１及び図
２に示すように、データストローブ信号回路１１と、ク
ロック信号回路１２と、データイン回路１３とから概略
構成されている。
【００６９】データストローブ信号回路１１は、図１
（ａ）に示すように、入力バッファ１１１と、ライズ／
フォール遷移パルス発生回路１１２と、フォール遷移パ
ルス発生回路１１３とを有している。入力バッファ１１
１は、データストローブ信号ＤＳを、ライズ／フォール
遷移パルス発生回路１１２と、フォール遷移パルス発生
回路１１３に供給する。ライズ／フォール遷移パルス発
生回路１１２は、入力バッファ１１１の出力信号の立ち
上がり（ライズ）エッジと立ち下がり（フォール）エッ
ジとを検出して、ワンショットパルス信号Φｄｓｅｏを
発生する。フォール遷移パルス発生回路１１３は、入力
バッファ１１１の出力信号の立ち下がり（フォール）エ
ッジを検出して、ワンショットパルス信号Φｄｓｏｄを
発生する。
【００７０】クロック信号回路１２は、図１（ｂ）に示
すように、入力バッファ１２１と、ライズ遷移パルス発
生回路１２２とを有している。入力バッファ１２１は、
クロック信号ＣＬＫをライズ遷移パルス発生回路１２２
に供給する。ライズ遷移パルス発生回路１２２は、入力
バッファ１２１の出力信号の立ち上がり（ライズ）エッ
ジを検出して、ワンショットパルス信号Φｃｌｋｄｉｎ
を発生する。
【００７１】データイン回路１３は、図２（ａ）に示す
ように、入力バッファ１３１と、レジスタ回路１３２，
１３３，１３４，１３５，１３６，１３７と、データバ
スドライブ回路１３８とを有している。入力バッファ１
３１は、データ入力信号ＤＩＮｉ（ｉ＝１〜８）をレジ
スタ回路１３２に供給する。レジスタ回路１３２は、入
力バッファ１３１の出力信号を、ワンショットパルス信
号Φｄｓｅｏに応じて取り込む。レジスタ回路１３３
は、レジスタ回路１３２の出力信号を、次のワンショッ
トパルス信号Φｄｓｅｏに応じて取り込む。レジスタ回
路１３４，１３５は、それぞれレジスタ回路１３２，１
３３の出力信号を、ワンショットパルス信号Φｄｓｏｄ
に応じて取り込んで、それぞれ出力信号ｅｄ１，ｏｄ１
を発生する。また、レジスタ回路１３６，１３７は、そ
れぞれレジスタ回路１３４，１３５の出力信号を、ワン
ショットパルス信号Φｃｌｋｄｉｎに応じて取り込ん
で、それぞれ出力信号ｅｄ２，ｏｄ２を発生する。デー
タバスドライブ回路１３８は、レジスタ回路１３６の出
力データｅｄ２と、レジスタ回路１３７の出力データｏ
ｄ２とを並列に、それぞれ偶数番目のデータバスＤＢＥ
ｉ（ｉ＝１〜８）と、奇数番目のデータバスＤＢＯｉ
（ｉ＝１〜８）とに供給し、これによって、入力データ
が図示されない記憶セルに書き込まれる。
【００７２】ここで、レジスタ回路１３２，１３３，１
３４，１３５，１３６，１３７は、すべて、図２（ｂ）
のレジスタ回路１４によって示される同じ回路構成を有
している。レジスタ回路１４は、図７８（ｂ）に示され
たレジスタ回路２０３と同じ構成，機能を有している。
【００７３】次に、図１乃至図５を参照して、この例の
半導体記憶装置の動作について説明する。図１（ａ）に
示すデータストローブ信号回路１１では、データストロ
ーブ信号ＤＳの立ち上がり（ライズ）エッジと立ち下が
り（フォール）エッジとを検出して、ワンショットパル
ス信号Φｄｓｅｏを発生し、また、データストローブ信
号ＤＳの立ち下がり（フォール）エッジを検出して、ワ
ンショットパルス信号Φｄｓｏｄを発生する。一方、図
１（ｂ）に示すクロック信号回路１２では、クロック信
号ＣＬＫの立ち上がり（ライズ）エッジを検出して、ワ
ンショットパルス信号Φｃｌｋｄｉｎを発生する。
【００７４】図２（ａ）に示すデータイン回路１３にお
いて、データストローブ信号ＤＳのライズ／フォール遷
移検出によって発生したワンショットパルス信号Φｄｓ
ｅｏによって、データ入力ＤＩＮｉをレジスタ回路１３
２，１３３に順次１個ずつ取り込む。次にレジスタ回路
１３２，１３３に取り込まれた２個分のデータを、デー
タストローブ信号ＤＳの立ち下がり（フォール）遷移検
出によって発生したワンショットパルス信号Φｄｓｏｄ
によって、レジスタ回路１３４，１３５に同時に取り込
む。この際、ミスラッチを避けるため、ワンショットパ
ルス信号Φｄｓｏｄは、ワンショットパルス信号Φｄｓ
ｅｏより後に発生するように遅延されている。その後、
レジスタ回路１３４，１３５に取り込まれたデータｅｄ
１，ｏｄ１を、クロック信号ＣＬＫのライズ遷移検出に
よって発生したワンショットパルス信号Φｃｌｋｄｉｎ
によって、次のレジスタ回路１３６，１３７へ転送す
る。クロック信号ＣＬＫとデータストローブ信号ＤＳと
のタイミング差を示す規格ｔＤＱＳＳは、クロック周期
をｔＣＫとしたとき、例えば、０．７５ｔＣＫ（ｔＤＱ
ＳＳ最小）〜１．２５ｔＣＫ（ｔＤＱＳＳ最大）の範囲
である。したがって、図４，図５に示すように、０．７
５ｔＣＫと１．２５ｔＣＫの２つの場合において、ミス
ラッチに対するマージンの確保が必要であるが、この例
では、ワンショットパルス信号Φｄｓｏｄ発生部と、ワ
ンショットパルス信号Φｃｌｋｄｉｎ発生部との信号発
生タイミングの選択によって、図４においては、データ
ストローブ信号のタイミングが最も早い状態でもラッチ
マージンが確保されており、図５においては、データス
トローブ信号のタイミングが最も遅い状態でもラッチマ
ージンが確保されることが示されている。
【００７５】このように、この例の半導体記憶装置の構
成によれば、データストローブ信号ＤＳの制御によって
取り込まれた入力データを、クロック信号ＣＬＫの制御
に変換する際のラッチマージンを確保することができ
る。この例では、クロック信号ＣＬＫとデータストロー
ブ信号ＤＳとのタイミング差を示す規格ｔＤＱＳＳが基
準値（１ｔＣＫ）に比較的近い場合に対応可能である。
さらに、この例では、クロック信号ＣＬＫによる制御
も、ワンショットパルス信号Φｃｌｋｄｉｎによって行
うことで、クロック信号ＣＬＫのデューティに対する依
存性を解消することができる。
【００７６】◇第２実施例 図６及び図７は、この発明の第２実施例である半導体記
憶装置の電気的構成を示すブロック図である。この第２
実施例の半導体記憶装置は、同図に示すように、データ
ストローブ信号回路２１と、クロック信号回路２２と、
データイン回路２３とから概略構成されている。
【００７７】データストローブ信号回路２１は、図６
（ａ）に示すように、入力バッファ２１１と、ライズ／
フォール遷移パルス発生回路２１２と、フォール遷移パ
ルス発生回路２１３とを有している。入力バッファ２１
１，ライズ／フォール遷移パルス発生回路２１２，フォ
ール遷移パルス発生回路２１３は、それぞれ、図１
（ａ）に示された入力バッファ１１１，ライズ／フォー
ル遷移パルス発生回路１１２，フォール遷移パルス発生
回路２１３と同じ構成，機能を有している。したがっ
て、データストローブ信号回路２１は、第１実施例の場
合のデータストローブ信号回路１１と同じ機能を有して
いる。
【００７８】クロック信号回路２２は、図６（ｂ）に示
すように、入力バッファ２２１と、ライズ遷移パルス発
生回路２２２と、遅延回路２２３と、分周回路２２４
と、ライズ遷移パルス発生回路２２５と、スイッチ回路
２２６とを有している。入力バッファ２２１，ライズ遷
移パルス発生回路２２５は、それぞれ、図１（ｂ）に示
された入力バッファ１２１，ライズ遷移パルス発生回路
１２２と同じ構成，機能を有し、入力バッファ２２１，
ライズ遷移パルス発生回路２２２，遅延回路２２３，分
周回路２２４，ライズ遷移パルス発生回路２２５は、そ
れぞれ、図７６に示された入力バッファ２０１１，ライ
ズ遷移パルス発生回路２０１２，遅延回路２０１３，分
周回路２０１４，ライズ遷移パルス発生回路２０１５と
同じ構成，機能を有している。したがって、クロック信
号回路２２は、スイッチ回路２２６が図示の接続状態で
は、第１実施例の場合のクロック信号回路１２と同じ機
能を有し、スイッチ回路２２６が図示と反対の接続状態
では、第１の従来例の場合のクロック信号回路２０１と
同じ機能を有している。
【００７９】また、データイン回路２３は、図７に示す
ように、入力バッファ２３１と、レジスタ回路２３２，
２３３，２３４，２３５，２３６，２３７と、データバ
スドライブ回路２３８と、スイッチ回路２３９，２３１
０，２３１１とを有している。入力バッファ２３１，レ
ジスタ回路２３２，２３３，２３４，２３５，２３６，
２３７，データバスドライブ回路２３８は、それぞれ、
図２（ａ）に示された入力バッファ１３１，レジスタ回
路１３２，１３３，１３４，１３５，１３６，１３７，
データバスドライブ回路１３８と同じ構成，機能を有
し、入力バッファ２３１，レジスタ回路２３２，２３
３，２３６，２３７，データバスドライブ回路２３８
は、それぞれ、図７８（ａ）に示された入力バッファ２
０２１，レジスタ回路２０２２，２０２３，２０２４，
２０２５，データバスドライブ回路２０２６と同じ構
成，機能を有している。したがって、データイン回路２
３は、スイッチ回路２３９，２３１０，２３１１が図示
の接続状態では、第１実施例の場合のデータイン回路１
３と同じ機能を有し、スイッチ回路２３９，２３１０，
２３１１が図示と反対の接続状態では、第１の従来例の
場合のデータイン回路２０２と同じ機能を有している。
【００８０】このように、この例の半導体記憶装置の構
成によれば、スイッチ回路２２６，２３９，２３１０，
２３１１の切り換え状態に応じて、第１実施例の場合の
動作と、第１の従来例の場合の動作とを切り換えて行な
うことができる。スイッチ回路２２６，２３９，２３１
０は、ボンディングオプションで設定することによっ
て、上記のいずれかの状態に固定的に切り換えることが
できる。したがって、この例によれば、第１実施例の場
合と第１の従来例の場合との２つの品種の半導体記憶装
置のいずれかを任意に選択して容易に実現できるので、
半導体記憶装置を組み込むべき装置品種切り換えの過渡
期における、半導体記憶装置の生産計画上有利である。
【００８１】◇第３実施例 図８及び図９は、この発明の第３実施例である半導体記
憶装置の電気的構成を示すブロック図、図１０は、第３
実施例の動作を説明するタイミングチャート、図１１
は、データストローブ信号のタイミングが最も早い場合
のラッチマージンの説明図、図１２は、データストロー
ブ信号のタイミングが最も遅い場合のラッチマージンの
説明図である。この第３実施例の半導体記憶装置は、図
８及び図９に示すように、データストローブ信号回路３
１と、クロック信号回路３２と、データイン回路３３と
から概略構成されている。
【００８２】データストローブ信号回路３１は、図８
（ａ）に示すように、入力バッファ３１１と、ライズ／
フォール遷移パルス発生回路３１２と、遅延回路３１３
と、フォール遷移パルス発生回路３１４とを有してい
る。入力バッファ３１１，ライズ／フォール遷移パルス
発生回路３１２，フォール遷移パルス発生回路３１４
は、それぞれ、図１（ａ）に示された入力バッファ１１
１，ライズ／フォール遷移パルス発生回路１１２，フォ
ール遷移パルス発生回路１１３と同じ構成，機能を有し
ている。また、遅延回路３１３は、入力バッファ３１１
の出力信号を所定時間遅延してフォール遷移パルス発生
回路３１４に供給する。したがってこの例のデータスト
ローブ信号回路３１では、ワンショットパルス信号Φｄ
ｓｅｏに対するワンショットパルス信号Φｄｓｏｄの発
生タイミングが、第１実施例の場合と比べて、所定時間
遅れている。
【００８３】クロック信号回路３２は、図８（ｂ）に示
すように、入力バッファ３２１と、遅延回路３２２と、
ライズ遷移パルス発生回路３２３とを有している。入力
バッファ３２１，ライズ遷移パルス発生回路３２３は、
それぞれ、図１（ｂ）に示された入力バッファ１２１，
ライズ遷移パルス発生回路１２２と同じ構成，機能を有
している。遅延回路３２２は、入力バッファ３２１の出
力信号を所定時間遅延してライズ遷移パルス発生回路３
２３に供給する。したがって、この例のクロック信号回
路３２では、ワンショットパルス信号Φｃｌｋｄｉｎの
発生タイミングが、第１実施例の場合と比べて、所定時
間遅れている。
【００８４】データイン回路３３は、図９に示すよう
に、入力バッファ３３１と、レジスタ回路３３２，３３
３，３３４，３３５，３３６，３３７と、データバスド
ライブ回路３３８とを有している。入力バッファ３３１
と、レジスタ回路３３２，３３３，３３４，３３５，３
３６，３３７と、データバスドライブ回路３３８とは、
それぞれ、図２（ａ）に示された入力バッファ１３１
と、レジスタ回路１３２，１３３，１３４，１３５，１
３６，１３７と、データバスドライブ回路１３８と、同
じ構成，機能を有している。
【００８５】次に、図８乃至図１２を参照して、この例
の半導体記憶装置の動作について説明する。図８（ａ）
に示すデータストローブ信号回路３１では、データスト
ローブ信号ＤＳの立ち上がり（ライズ）エッジと立ち下
がり（フォール）エッジとを検出して、ワンショットパ
ルス信号Φｄｓｅｏを発生し、また、データストローブ
信号ＤＳを遅延した信号の立ち下がり（フォール）エッ
ジを検出して、ワンショットパルス信号Φｄｓｏｄを発
生する。一方、図８（ｂ）に示すクロック信号回路３２
では、クロック信号ＣＬＫを遅延した信号の立ち上がり
（ライズ）エッジを検出して、ワンショットパルス信号
Φｃｌｋｄｉｎを発生する。
【００８６】図９に示すデータイン回路３３において、
データストローブ信号ＤＳのライズ／フォール遷移検出
によって発生したワンショットパルス信号Φｄｓｅｏに
よって、データ入力ＤＩＮｉをレジスタ回路３３２，３
３３に順次１個ずつ取り込む。次にレジスタ回路３３
２，３３３に取り込まれた２個分のデータを、データス
トローブ信号ＤＳの遅延信号の立ち下がり（フォール）
遷移によって発生したワンショットパルス信号Φｄｓｏ
ｄによって、レジスタ回路３３４，３３５に同時に取り
込む。この際、ミスラッチを避けるため、ワンショット
パルス信号Φｄｓｏｄは、ワンショットパルス信号Φｄ
ｓｅｏより後に発生するように遅延されている。その
後、レジスタ回路３３４，３３５に取り込まれたデータ
ｅｄ１，ｏｄ１を、クロック信号ＣＬＫのライズ遷移検
出によって発生したワンショットパルス信号Φｃｌｋｄ
ｉｎによって、次のレジスタ回路３３６，３３７へ転送
する。クロック信号ＣＬＫとデータストローブ信号ＤＳ
とのタイミング差を示す規格ｔＤＱＳＳは、クロック周
期をｔＣＫとしたとき、例えば、０．７５ｔＣＫ（ｔＤ
ＱＳＳ最小）〜１．２５ｔＣＫ（ｔＤＱＳＳ最大）の範
囲である。したがって、図１１，図１２に示すように、
０．７５ｔＣＫと１．２５ｔＣＫの２つの場合におい
て、ミスラッチに対するマージンの確保が必要であり、
このためワンショットパルス信号号Φｄｓｏｄ発生部で
の遅延回路３１３の遅延量と、ワンショットパルス信号
Φｃｌｋｄｉｎ発生部での遅延回路３２２の遅延量とを
最適値に調整する。これによって、図１１においては、
データストローブ信号のタイミングが最も早い状態でも
ラッチマージンが確保されており、図１２においては、
データストローブ信号のタイミングが最も遅い状態でも
ラッチマージンが確保されることが示されている。
【００８７】このように、この例の半導体記憶装置の構
成によれば、データストローブ信号ＤＳの制御によって
取り込まれた入力データを、クロック信号ＣＬＫの制御
に変換する際のラッチマージンを確保することができ
る。この例では、ラッチマージン確保のための遅延回路
の数が増加するが、これによってクロック信号ＣＬＫと
データストローブ信号ＤＳとのタイミング差を示す規格
ｔＤＱＳＳが大きい場合にも対応できるようになる。さ
らにこの例では、クロック信号ＣＬＫによる制御も、ワ
ンショットパルス信号Φｃｌｋｄｉｎによって行うこと
で、クロック信号ＣＬＫのデューティに対する依存性を
解消することができる。
【００８８】◇第４実施例 図１３及び図１４は、この発明の第４実施例である半導
体記憶装置の電気的構成を示すブロック図である。この
第４実施例の半導体記憶装置は、同図に示すように、デ
ータストローブ信号回路４１と、クロック信号回路４２
と、データイン回路４３とから概略構成されている。
【００８９】データストローブ信号回路４１は、図１３
（ａ）に示すように、入力バッファ４１１と、ライズ／
フォール遷移パルス発生回路４１２と、遅延回路４１３
と、フォール遷移パルス発生回路４１４とを有してい
る。入力バッファ４１１，ライズ／フォール遷移パルス
発生回路４１２，遅延回路４１３，フォール遷移パルス
発生回路４１４は、それぞれ、図８（ａ）に示された入
力バッファ３１１，ライズ／フォール遷移パルス発生回
路３１２，遅延回路３１３，フォール遷移パルス発生回
路３１４と同じ構成，機能を有している。したがって、
データストローブ信号回路４１は、第３実施例のデータ
ストローブ信号回路３１と同じ機能を有している。
【００９０】クロック信号回路４２は、図１３（ｂ）に
示すように、入力バッファ４２１と、ライズ遷移パルス
発生回路４２２と、遅延回路４２３と、分周回路４２４
と、ライズ遷移パルス発生回路４２５と、スイッチ回路
４２６とを有している。入力バッファ４２１，遅延回路
４２３，ライズ遷移パルス発生回路４２６は、それぞ
れ、図８（ｂ）に示された入力バッファ３２１，遅延回
路３２２，ライズ遷移パルス発生回路３２３と同じ構
成，機能を有し、入力バッファ４２１，ライズ遷移パル
ス発生回路４２２，遅延回路４２３，分周回路４２４，
ライズ遷移パルス発生回路４２５は、それぞれ、図７７
に示された入力バッファ２０１１，ライズ遷移パルス発
生回路２０１２，遅延回路２０１３，分周回路２０１
４，ライズ遷移パルス発生回路２０１５と同じ構成，機
能を有している。したがって、クロック信号回路４２
は、スイッチ回路４２６が図示の接続状態では、第３実
施例の場合のクロック信号回路３２と同じ機能を有し、
スイッチ回路４２５が図示と反対の接続状態では、第１
の従来例の場合のクロック信号回路２０１と同じ機能を
有している。
【００９１】データイン回路４３は、図１４に示すよう
に、入力バッファ４３１と、レジスタ回路４３２，４３
３，４３４，４３５，４３６，２３７と、データバスド
ライブ回路４３８と、スイッチ回路４３９，４３１０，
４３１１とを有している。入力バッファ４３１，レジス
タ回路４３２，４３３，４３４，４３５，４３６，４３
７，データバスドライブ回路４３８は、それぞれ、図９
に示された入力バッファ３３１，レジスタ回路３３２，
３３３，３３４，３３５，３３６，３３７，データバス
ドライブ回路３３８と同じ構成，機能を有し、入力バッ
ファ４３１，レジスタ回路４３２，４３３，４３６，４
３７，データバスドライブ回路４３８は、それぞれ、図
７８（ａ）に示された入力バッファ２０２１，レジスタ
回路２０２２，２０２３，２０２４，２０２５，データ
バスドライブ回路２０２６と同じ構成，機能を有してい
る。したがって、データイン回路４３は、スイッチ回路
４３９，４３１０，４３１１が図示の接続状態のとき、
上述した第３実施例の場合のデータイン回路３３と同じ
機能を有し、スイッチ回路４３９，４３１０，４３１１
が図示と反対の接続状態のとき、第１の従来例の場合の
場合のデータイン回路２０２と同じ機能を有している。
【００９２】このように、この例の半導体記憶装置の構
成によれば、スイッチ回路４２６，４３９，４３１０，
４３１１の切り換え状態に応じて、第３実施例の場合の
動作と、第１の従来例の場合の動作とを切り換えて行う
ことができる。スイッチ回路４２６，４３９，４３１
０，４３１１は、ボンディングオプションで設定するこ
とによって、上記のいずれかの状態に固定的に切り換え
ることができることは、第２実施例の場合と同じであ
る。
【００９３】◇第５実施例 図１５及び図１６は、この発明の第５実施例である半導
体記憶装置の電気的構成を示すブロック図、図１７は、
第５実施例の動作を説明するタイミングチャート、図１
８は、データストローブ信号のタイミングが最も早い場
合のラッチマージンの説明図、また、図１９は、データ
ストローブ信号のタイミングが最も遅い場合のラッチマ
ージンの説明図である。この第５実施例の半導体記憶装
置は、図１５及び図１６に示すように、データストロー
ブ信号回路５１と、クロック信号回路５２と、データイ
ン回路５３とから概略構成されている。
【００９４】データストローブ信号回路５１は、図１５
（ａ）に示すように、入力バッファ５１１と、ライズ遷
移パルス発生回路５１２と、フォール遷移パルス発生回
路５１３とを有している。入力バッファ５１１は、デー
タストローブ信号ＤＳを、ライズ遷移パルス発生回路５
１２と、フォール遷移パルス発生回路５１３とに供給す
る。ライズ遷移パルス発生回路５１２は、入力バッファ
５１１の出力信号の立ち上がり（ライズ）エッジを検出
して、ワンショットパルス信号Φｄｓｅを発生する。フ
ォール遷移パルス発生回路５１３は、入力バッファ５１
１の出力信号の立ち下がり（フォール）エッジを検出し
て、ワンショットパルス信号Φｄｓｏを発生する。
【００９５】クロック信号回路５２は、図１５（ｂ）に
示すように、入力バッファ５２１と、遅延回路５２２
と、ライズ遷移パルス発生回路５２３とを有している。
入力バッファ５２１は、クロック信号ＣＬＫを遅延回路
５２２に供給する。遅延回路５２２は、入力バッファ５
２１の出力信号を所定時間遅延する。ライズ遷移パルス
発生回路５２３は、遅延回路５２２の出力信号の立ち上
がり（ライズ）エッジを検出して、ワンショットパルス
信号Φｃｌｋｄｉｎを出力する。
【００９６】データイン回路５３は、図１６（ａ）に示
すように、入力バッファ５３１と、レジスタ回路５３
２，５３３，５３５，５３６，５３７，５３８と、遅延
回路５３４と、データバスドライブ回路５３９とを有し
ている。入力バッファ５３１は、データ入力信号ＤＩＮ
ｉ（ｉ＝１〜８）をレジスタ回路５３２、５３３に供給
する。レジスタ回路５３２は、入力バッファ５３１の出
力信号を、ワンショットパルス信号Φｄｓｅに応じて取
り込む。レジスタ回路５３３は、入力バッファ５３１の
出力信号を、ワンショットパルス信号Φｄｓｏに応じて
取り込む。遅延回路５３４は、ワンショットパルス信号
Φｄｓｏを所定時間遅延して、ワンショットパルス信号
Φｄｓｏｄ’を発生する。レジスタ回路５３５，５３６
は、それぞれレジスタ回路５３２，５３３の出力信号
を、ワンショットパルス信号号Φｄｓｏｄ’に応じて取
り込んで、それぞれ出力信号ｅｄ１，ｏｄ１を発生す
る。レジスタ回路５３７，５３８は、それぞれレジスタ
回路５３５，５３６の出力信号を、ワンショットパルス
信号Φｃｌｋｄｉｎに応じて取り込んで、それぞれ出力
信号ｅｄ２，ｏｄ２を発生する。データバスドライブ回
路５３９は、レジスタ回路５３７の出力データｅｄ２
と、レジスタ回路５３８の出力データｏｄ２とを並列
に、それぞれ偶数番目のデータバスＤＢＥｉ（ｉ＝１〜
８）と、奇数番目のデータバスＤＢＯｉ（ｉ＝１〜８）
とに供給し、これによって、入力データが図示されない
記憶セルに書き込まれる。ここで、レジスタ回路５３
２，５３３，５３５，５３６，５３７，５３８は、すべ
て、図１６（ｂ）のレジスタ回路５４によって示される
同じ回路構成を有している。レジスタ回路５４は、図７
８（ｂ）に示されたレジスタ回路２０３と同じ構成，機
能を有している。
【００９７】次に、図１５乃至図１９を参照して、この
例の半導体記憶装置の動作について説明する。図１５
（ａ）に示すデータストローブ信号回路５１では、デー
タストローブ信号ＤＳの立ち上がり（ライズ）エッジを
検出して、ワンショットパルス信号Φｄｓｅを発生し、
また、データストローブ信号ＤＳの立ち下がり（フォー
ル）エッジを検出して、ワンショットパルス信号Φｄｓ
ｏを発生する。一方、図１５（ｂ）に示すクロック信号
回路５２では、クロック信号ＣＬＫを遅延した信号の立
ち上がり（ライズ）エッジを検出して、ワンショットパ
ルス信号Φｃｌｋｄｉｎを発生する。
【００９８】図１６（ａ）に示すデータイン回路５３に
おいて、データストローブ信号ＤＳのライズ遷移検出に
よって発生したワンショットパルス信号Φｄｓｅによっ
て、データ入力ＤＩＮｉをレジスタ回路５３２に取り込
み、データストローブ信号ＤＳのフォール遷移検出によ
って発生したワンショットパルス信号Φｄｓｏによっ
て、データ入力ＤＩＮｉをレジスタ回路５３３に取り込
む。次にレジスタ回路５３２，５３３に取り込まれた２
個分のデータを、データストローブ信号ＤＳの立ち下が
り（フォール）遷移によって発生したワンショットパル
ス信号Φｄｓｏを遅延したワンショットパルス信号Φｄ
ｓｏｄ’によって、レジスタ回路５３５，５３６に同時
に取り込む。この際、ミスラッチを避けるため、ワンシ
ョットパルス信号Φｄｓｏｄ’は、ワンショットパルス
信号Φｄｓｏより後に発生するように遅延されている。
その後、レジスタ回路５３５，５３６に取り込まれたデ
ータｅｄ１，ｏｄ１を、クロック信号ＣＬＫのライズ遷
移検出によって発生したワンショットパルス信号Φｃｌ
ｋｄｉｎによって、次のレジスタ回路５３７，５３８へ
転送する。クロック信号ＣＬＫとデータストローブ信号
ＤＳとのタイミング差を示す規格ｔＤＱＳＳは、クロッ
ク周期をｔＣＫとしたとき、例えば、０．７５ｔＣＫ
（ｔＤＱＳＳ最小）〜１．２５ｔＣＫ（ｔＤＱＳＳ最
大）の範囲である。したがって、図１８，図１９に示す
ように、０．７５ｔＣＫと１．２５ｔＣＫの２つの場合
において、ミスラッチに対するマージンの確保が必要で
あり、このためワンショットパルス信号号Φｄｓｏｄ’
発生部での遅延回路５３４の遅延量と、ワンショットパ
ルス信号Φｃｌｋｄｉｎ発生部での遅延回路５２２の遅
延量とを最適値に調整する。これによって、図１８にお
いては、データストローブ信号のタイミングが最も早い
状態でもラッチマージンが確保されており、図１９にお
いては、データストローブ信号のタイミングが最も遅い
状態でもラッチマージンが確保されることが示されてい
る。
【００９９】このように、この例の半導体記憶装置の構
成によれば、データストローブ信号ＤＳの制御によって
取り込まれた入力データを、クロック信号ＣＬＫの制御
に変換する際のラッチマージンを確保することができ
る。この例では、ラッチマージン確保のための遅延回路
の数が増加するが、クロック信号ＣＬＫとデータストロ
ーブ信号ＤＳによるワンショットパルス信号周波数を同
一にできるので、前述の各実施例の場合よりも、さらに
高周波の場合にも対応することができる。
【０１００】◇第６実施例 図２０及び図２１は、この発明の第６実施例である半導
体記憶装置の電気的構成を示すブロック図である。この
第６実施例の半導体記憶装置は、同図に示すように、デ
ータストローブ信号回路６１と、クロック信号回路６２
と、データイン回路６３とから概略構成されている。
【０１０１】データストローブ信号回路６１は、図２０
（ａ）に示すように、入力バッファ６１１と、ライズ遷
移パルス発生回路６１２と、フォール遷移パルス発生回
路６１３とを有している。入力バッファ６１１，ライズ
遷移パルス発生回路６１２，フォール遷移パルス発生回
路６１３は、それぞれ、図１５（ａ）に示された入力バ
ッファ５１１，ライズ遷移パルス発生回路５１２，フォ
ール遷移パルス発生回路５１３と同じ構成，機能を有し
ている。したがって、データストローブ信号回路６１
は、第５実施例のデータストローブ信号回路５１と同じ
機能を有している。
【０１０２】クロック信号回路６２は、図２０（ｂ）に
示すように、入力バッファ６２１と、分周回路６２２
と、スイッチ回路６２３と、ライズ遷移パルス発生回路
６２４と、スイッチ回路６２５と、遅延回路６２６と、
１周期遅延回路６２７と、分周回路６２８と、スイッチ
回路６２９と、ライズ遷移パルス発生回路６２１０とを
有している。入力バッファ６２１，遅延回路６２６，ラ
イズ遷移パルス発生回路６２４は、それぞれ、図１５
（ｂ）に示された入力バッファ５２１，遅延回路５２
２，ライズ遷移パルス発生回路５２３と略同じ構成、機
能を有し、入力バッファ６２１，分周回路６２２，ライ
ズ遷移パルス発生回路６２４，遅延回路６２６，１周期
遅延回路６２７，分周回路６２８，ライズ遷移パルス発
生回路６２１０は、それぞれ、図７９に示された入力バ
ッファ２１１１，分周回路２１１２，ライズ遷移パルス
発生回路２１１３，遅延回路２１１４，１周期遅延回路
２１１５，分周回路２１１６，ライズ遷移パルス発生回
路２１１７と略同じ構成、機能を有している。したがっ
て、クロック信号回路６２は、スイッチ回路６２３，６
２５，，６２９が図示の接続状態では、第５実施例の場
合のクロック信号回路５２と同じ機能を有し、スイッチ
回路６２３，６２５，６２９が図示と反対の接続状態で
は、第２の従来例の場合のクロック信号回路２１１と同
じ機能を有している。
【０１０３】データイン回路６３は、図２１に示すよう
に、入力バッファ６３１と、レジスタ回路６３２，６３
３，６３５，６３６，６３７，６３８と、遅延回路６３
４と、データバスドライブ回路６３９と、スイッチ回路
６３１０，６３１１，６３１２，６３１３とを有してい
る。入力バッファ６３１，レジスタ回路６３２，６３
３，６３５，６３６，６３７，６３８，遅延回路６３
４，データバスドライブ回路６３９は、それぞれ、図１
６（ａ）に示された入力バッファ５３１，レジスタ回路
５３２，５３３，５３５，５３６，５３７，５３８，遅
延回路５３４，データバスドライブ回路５３９と同じ構
成，機能を有し、入力バッファ６３１，レジスタ回路６
３２，６３３，６３７，６３８，データバスドライブ回
路６３９は、それぞれ、図８１（ａ）に示された入力バ
ッファ２１２１，レジスタ回路２１２２，２１２３，２
１２４，２１２５，データバスドライブ回路２１２６と
同じ構成，機能を有している。したがって、データイン
回路６３は、スイッチ回路６３１０，６３１１，６３１
２，６３１３が図示の接続状態のとき、第５実施例の場
合のデータイン回路５３と同じ機能を有し、スイッチ回
路６３１０，６３１１，６３１２，６３１３が図示と反
対の接続状態のとき、第２の従来例の場合のデータイン
回路２１２と同じ機能を有している。
【０１０４】このように、この例の半導体記憶装置の構
成によれば、スイッチ回路６２３，６２５，６２６，６
２９，６３１０，６３１１，６３１２，６３１３の切り
換え状態に応じて、第５実施例の場合の動作と、第２の
従来例の場合の動作とを切り換えて行うことができる。
スイッチ回路６２３，６２５，６２６，６２９，６３１
０，６３１１，６３１２，６３１３は、ボンディングオ
プションで設定することによって、上記のいずれかの状
態に固定的に切り換えることができることは、第２実施
例の場合と同じである。
【０１０５】◇第７実施例 図２２及び図２３は、この発明の第７実施例である半導
体記憶装置の電気的構成を示すブロック図、図２４は、
第７実施例の動作を説明するタイミングチャート、図２
５は、データストローブ信号のタイミングが最も早い場
合のラッチマージンの説明図、図２６は、データストロ
ーブ信号のタイミングが最も遅い場合のラッチマージン
の説明図である。この第７実施例の半導体記憶装置は、
図２２及び図２３に示すように、データストローブ信号
回路７１と、クロック信号回路７２と、データイン回路
７３とから概略構成されている。
【０１０６】データストローブ信号回路７１は、図２２
（ａ）に示すように、入力バッファ７１１と、ライズ／
フォール遷移パルス発生回路７１２と、インバータ７１
３と、遅延回路７１４とを有している。入力バッファ７
１１は、データストローブ信号ＤＳを、ライズ／フォー
ル遷移パルス発生回路７１２とインバータ７１３に供給
する。ライズ／フォール遷移パルス発生回路７１２は、
入力バッファ５１１の出力信号の立ち上がり（ライズ）
エッジと立ち下がり（フォール）エッジとを検出して、
ワンショットパルス信号Φｄｓｅｏを発生する。インバ
ータ７１３は、入力バッファ７１１の出力信号を反転し
て出力する。遅延回路７１４は、インバータ７１３の出
力信号を所定時間遅延して、遅延データストローブ信号
ＤＳＤを出力する。
【０１０７】クロック信号回路７２は、図２２（ｂ）に
示すように、入力バッファ７２１と、フォール遷移パル
ス発生回路７２２とを有している。入力バッファ７２１
は、クロック信号ＣＬＫをフォール遷移パルス発生回路
７２２に供給する。フォール遷移パルス発生回路７２２
は、入力バッファ７２１の出力信号の立ち下がり（フォ
ール）エッジを検出して、ワンショットパルス信号Φｃ
ｌｋｄｉｎ’を出力する。
【０１０８】データイン回路７３は、図２３（ａ）に示
すように、入力バッファ７３１と、レジスタ回路７３
２，７３３，７３６，７３７と、データラッチ回路７３
４，７３５と、データバスドライブ回路７３８とを有し
ている。入力バッファ７３１は、データ入力信号ＤＩＮ
ｉ（ｉ＝１〜８）をレジスタ回路７３２に供給する。レ
ジスタ回路７３２は、入力バッファ７３１の出力信号
を、ワンショットパルス信号Φｄｓｅｏに応じて取り込
む。レジスタ回路７３３は、レジスタ回路７３２の出力
信号を、次のワンショットパルス信号Φｄｓｅｏに応じ
て取り込む。データラッチ回路７３４，７３５は、それ
ぞれレジスタ回路７３２，７３３の出力信号を、遅延デ
ータストローブ信号ＤＳＤに応じてラッチして、それぞ
れ出力信号ｅｄ１，ｏｄ１を発生する。レジスタ回路７
３６，７３７は、それぞれデータラッチ回路７３４，７
３５の出力信号を、ワンショットパルス信号Φｃｌｋｄ
ｉｎ’に応じて取り込んで、それぞれ出力信号ｅｄ２，
ｏｄ２を発生する。データバスドライブ回路７３８は、
レジスタ回路７３６の出力データｅｄ２と、レジスタ回
路７３７の出力データｏｄ２とを並列に、それぞれ偶数
番目のデータバスＤＢＥｉ（ｉ＝１〜８）と、奇数番目
のデータバスアスＤＢＯｉ（ｉ＝１〜８）とに供給し、
これによって、入力データが図示されない記憶セルに書
き込まれる。
【０１０９】ここで、レジスタ回路７３２，７３３，７
３６，７３７は、すべて図２３（ｂ）のレジスタ回路７
４によって示される同じ回路構成を有している。レジス
タ回路７４は、図２３（ｂ）に示すように、図７８
（ｂ）に示されたレジスタ回路２０３と同じ構成，機能
を有している。また、データラッチ回路７３４，７３５
は、図２３（ｃ）のデータラッチ回路７５によって示さ
れる構成を有している。データラッチ回路７５は、イン
バータＩ２と、ゲートＧ３と、ラッチＬ３と、インバー
タＩ３とを有し、入力データＩＮを、遅延データストロ
ーブ信号ＤＳＤの立ち下がりに応じてゲートＧ３を開い
てラッチ回路Ｌ３にラッチし、インバータＩ３を経て反
転して出力することによって、入力データＩＮを所定時
間遅延して出力する。
【０１１０】次に、図２２乃至図２６を参照して、この
例の半導体記憶装置の動作を説明する。図２２（ａ）に
示すデータストローブ信号回路７１では、データストロ
ーブ信号ＤＳの立ち上がり（ライズ）エッジと立ち下が
り（フォール）エッジとを検出して、ワンショットパル
ス信号Φｄｓｅｏを発生し、データストローブ信号ＤＳ
を反転し遅延して、遅延データストローブ信号ＤＳＤを
発生する。一方、図２２（ｂ）に示すクロック信号回路
７２では、クロック信号ＣＬＫの立ち下がり（フォー
ル）エッジを検出して、ワンショットパルス信号Φｃｌ
ｋｄｉｎ’を発生する。
【０１１１】図２３（ａ）に示すデータイン回路７３に
おいて、データストローブ信号ＤＳのライズ遷移とフォ
ール遷移の検出によって発生したワンショットパルス信
号Φｄｓｅｏに応じて、データ入力ＤＩＮｉをレジスタ
回路７３２に取り込み、レジスタ回路７３２の出力信号
を、次のワンショットパルス信号Φｄｓｅｏに応じてレ
ジスタ回路７３３に取り込む。次にレジスタ回路７３
２，７３３に取り込まれた２個分のデータを、遅延デー
タストローブ信号ＤＳＤに応じて、データラッチ回路７
３４，７３５に同時に取り込む。その後、データラッチ
回路７３４，７３５に取り込まれたデータを、クロック
信号ＣＬＫのフォール遷移検出によって発生したワンシ
ョットパルス信号Φｃｌｋｄｉｎ’によって、次のレジ
スタ回路７３６，７３７へ転送する。クロック信号ＣＬ
Ｋとデータストローブ信号ＤＳとのタイミング差を示す
規格ｔＤＱＳＳは、クロック周期をｔＣＫとしたとき、
例えば、０．４ｔＣＫ（ｔＤＱＳＳ最小）〜０．９ｔＣ
Ｋ（ｔＤＱＳＳ最大）の範囲である。したがって、図２
５，図２６に示すように、０．４ｔＣＫと０．９ｔＣＫ
の２つの場合において、ミスラッチに対するマージンの
確保が必要であり、このため遅延データストローブ信号
ＤＳＤ発生部での遅延回路７１４の遅延量を最適値に調
整する。これによって、図２５においては、データスト
ローブ信号のタイミングが最も早い状態でもラッチマー
ジンが確保されており、図２６においては、データスト
ローブ信号のタイミングが最も遅い状態でもラッチマー
ジンが確保されることが示されている。
【０１１２】このように、この例の半導体記憶装置の構
成によれば、データストローブ信号ＤＳの制御によって
取り込まれた入力データを、クロック信号ＣＬＫの制御
に変換する際のラッチマージンを確保することができ
る。この例は、クロック信号ＣＬＫとデータストローブ
信号ＤＳとのタイミング差を示すｔＤＱＳの値が小さい
場合に有効であるとともに、ラッチマージン確保のため
の遅延回路の数が少ないので、回路構成が簡単になる。
さらにこの例では、クロック信号ＣＬＫによる制御も、
ワンショットパルス信号Φｃｌｋｄｉｎ’によって行う
ことで、クロック信号ＣＬＫのデューティに対する依存
性を解消することができる。
【０１１３】◇第８実施例 図２７及び図２８は、この発明の第８実施例である半導
体記憶装置の電気的構成を示すブロック図である。この
第８実施例の半導体記憶装置は、同図に示すように、デ
ータストローブ信号回路８１と、クロック信号回路８２
と、データイン回路８３とから概略構成されている。
【０１１４】データストローブ信号回路８１は、図２７
（ａ）に示すように、入力バッファ８１１と、ライズ／
フォール遷移パルス発生回路８１２と、インバータ８１
３と、遅延回路８１４とを有している。入力バッファ８
１１，ライズ／フォール遷移パルス発生回路８１２，イ
ンバータ８１３，遅延回路８１４は、それぞれ、図２２
（ａ）に示された入力バッファ７１１，ライズ／フォー
ル遷移パルス発生回路７１２，インバータ７１３，遅延
回路７１４と同じ構成，機能を有している。したがっ
て、データストローブ信号回路８１は、第７実施例のデ
ータストローブ信号回路７１と同じ機能を有している。
【０１１５】クロック信号回路８２は、図２７（ｂ）に
示すように、入力バッファ８２１と、フォール遷移パル
ス発生回路８２２と、ライズ遷移パルス発生回路８２３
と、遅延回路８２４と、分周回路８２５と、ライズ遷移
パルス発生回路８２６と、スイッチ回路８２７とを有し
ている。入力バッファ８２１，フォール遷移パルス発生
回路８２２は、図２２（ｂ）に示された入力バッファ７
２１，フォール遷移パルス発生回路７２２と同じ構成，
機能を有している。入力バッファ８２１，ライズ遷移パ
ルス発生回路８２３，遅延回路８２４，分周回路８２
５，ライズ遷移パルス発生回路８２６は、図７７に示さ
れた入力バッファ２０１１，ライズ遷移パルス発生回路
２０１２，遅延回路２０１３，分周回路２０１４，ライ
ズ遷移パルス発生回路２０１５と同じ構成，機能を有し
ている。したがって、クロック信号回路８２は、スイッ
チ回路８２７が図示の接続状態では、第７実施例の場合
のクロック信号回路７２と同じ機能を有し、スイッチ回
路８２７が図示と反対の接続状態では、第１の従来例の
場合のクロック信号回路２０１と同じ機能を有してい
る。
【０１１６】データイン回路８３は、図２８に示すよう
に、入力バッファ８３１と、レジスタ回路８３２，８３
３，８３６，８３７と、データラッチ回路８３４，８３
５と、データバスドライブ回路８３８と、スイッチ回路
８３９，８３１０，８３１１，８３１２とを有してい
る。入力バッファ８３１と、レジスタ回路８３２，８３
３，８３６，８３７と、データラッチ回路８３４，８３
５と、データバスドライブ回路８３８とは、図２３
（ａ）に示された入力バッファ７３１と、レジスタ回路
７３２，７３３，７３６，７３７と、データラッチ回路
７３４，７３５と、データバスドライブ回路７３８と同
じ構成，機能を有している。入力バッファ８３１と、レ
ジスタ回路８３２，８３３，８３６，８３７と、データ
バスドライブ回路８３８とは、図７８（ａ）に示された
入力バッファ２０２１と、レジスタ回路２０２２，２０
２３，２０２４，２０２５と、データバスドライブ回路
２０２６と同じ構成，機能を有している。したがって、
データイン回路８３は、スイッチ回路８３９，８３１
０，８３１１，８３１２が図示の接続状態のときは、第
７実施例の場合のデータイン回路７３と同じ機能を有
し、スイッチ回路８３９，８３１０，８３１１，８３１
２が図示と反対の接続状態のときは、第１の従来例の場
合のデータイン回路２０２と同じ機能を有している。
【０１１７】このように、この例の半導体記憶装置の構
成によれば、スイッチ回路８２７，８３９，８３１０，
８３１１，８３１２の切り換え状態に応じて、第７実施
例の場合の動作と、第１の従来例の場合の動作とを切り
換えて行うことができる。スイッチ回路８２７，８３
９，８３１０，８３１１，８３１２は、ボンディングオ
プションで設定することによって、上記のいずれかの状
態に固定的に切り換えることができることは、第２実施
例の場合と同じである。
【０１１８】◇第９実施例 図２９及び図３０は、この発明の第９実施例である半導
体記憶装置の電気的構成を示すブロック図、図３１は、
第９実施例の動作を説明するタイミングチャート、図３
２は、データストローブ信号のタイミングが最も早い場
合のラッチマージンの説明図、また、図３３は、データ
ストローブ信号のタイミングが最も遅い場合のラッチマ
ージンの説明図である。この第９実施例の半導体記憶装
置は、図２９及び図３０に示すように、データストロー
ブ信号回路９１と、クロック信号回路９２と、データイ
ン回路９３とから概略構成されている。
【０１１９】データストローブ信号回路９１は、図２９
（ａ）に示すように、入力バッファ９１１と、ライズ遷
移パルス発生回路９１２と、フォール遷移パルス発生回
路９１３と、インバータ９１４と、遅延回路９１５とを
有している。入力バッファ９１１は、データストローブ
信号ＤＳを、ライズ遷移パルス発生回路９１２と、フォ
ール遷移パルス発生回路９１３と、インバータ９１４と
に供給する。ライズ遷移パルス発生回路９１２は、入力
バッファ９１１の出力信号の立ち上がり（ライズ）エッ
ジを検出して、ワンショットパルス信号Φｄｓｅを発生
する。フォール遷移パルス発生回路９１３は、入力バッ
ファ９１１の出力信号の立ち下がり（フォール）エッジ
を検出して、ワンショットパルス信号Φｄｓｏを発生す
る。インバータ９１４は、入力バッファ９１１の出力信
号を反転する。遅延回路９１５は、インバータ９１４の
出力信号を所定時間遅延して、遅延データストローブ信
号ＤＳＤを発生する。
【０１２０】クロック信号回路９２は、図２９（ｂ）に
示すように、入力バッファ９２１と、フォール遷移パル
ス発生回路９２２とを有している。入力バッファ９２１
は、クロック信号ＣＬＫをフォール遷移パルス発生回路
９２２に供給する。フォール遷移パルス発生回路９２２
は、入力バッファ９２１の出力信号の立ち下がり（フォ
ール）エッジを検出して、ワンショットパルス信号Φｃ
ｌｋｄｉｎ’を出力する。
【０１２１】データイン回路９３は、図３０（ａ）に示
すように、入力バッファ９３１と、レジスタ回路９３
２，９３３，９３６，９３７と、データラッチ回路９３
４，９３５と、データバスドライブ回路９３８とを有し
ている。入力バッファ９３１は、データ入力信号ＤＩＮ
ｉ（ｉ＝１〜８）をレジスタ回路９３２、９３３に供給
する。レジスタ回路９３２は、入力バッファ９３１の出
力信号を、ワンショットパルス信号Φｄｓｅに応じて取
り込む。レジスタ回路９３３は、入力バッファ９３１の
出力信号を、ワンショットパルス信号Φｄｓｏに応じて
取り込む。データラッチ回路９３４，９３５は、それぞ
れレジスタ回路９３２，９３３の出力信号を、遅延デー
タストローブ信号ＤＳＤに応じてラッチして、それぞれ
出力信号ｅｄ１，ｏｄ１を発生する。レジスタ回路９３
６，９３７は、それぞれデータラッチ回路９３４，９３
５の出力信号を、ワンショットパルス信号Φｃｌｋｄｉ
ｎ’に応じて取り込んで、それぞれ出力信号ｅｄ２，ｏ
ｄ２を発生する。データバスドライブ回路９３８は、レ
ジスタ回路９３６の出力データｏｄ２と、レジスタ回路
９３７の出力データｏｄ２とを並列に、それぞれ偶数番
目のデータバスＤＢＥｉ（ｉ＝１〜８）と、奇数番目の
データバスアスＤＢＯｉ（ｉ＝１〜８）とに供給し、こ
れによって、入力データが図示されない記憶セルに書き
込まれる。ここで、レジスタ回路９３２，９３３，９３
６，９３７は、すべて、図３０（ｂ）のレジスタ回路９
４によって示される同じ回路構成を有している。レジス
タ回路９４は、図７８（ｂ）に示されたレジスタ回路２
０３と略同じ構成、機能を有している。また、データラ
ッチ回路９３４，９３５は、図３０（ｃ）のデータラッ
チ回路９５によって示される同じ回路構成を有してい
る。データラッチ回路９５は、図２３（ｃ）に示された
データラッチ回路７５と略同じ構成、機能を有してい
る。
【０１２２】次に、図２９乃至図３３を参照して、この
例の半導体記憶装置の動作について説明する。図２９
（ａ）に示すデータストローブ信号回路９１では、デー
タストローブ信号ＤＳの立ち上がり（ライズ）エッジを
検出して、ワンショットパルス信号Φｄｓｅを発生し、
また、データストローブ信号ＤＳの立ち下がり（フォー
ル）エッジを検出して、ワンショットパルス信号Φｄｓ
ｏを発生する。さらに、データストローブ信号ＤＳを反
転し遅延して、遅延データストローブ信号ＤＳＤを発生
する。一方、図２９（ｂ）に示すクロック信号回路９２
では、クロック信号ＣＬＫの立ち下がり（フォール）エ
ッジを検出して、ワンショットパルス信号Φｃｌｋｄｉ
ｎ’を発生する。
【０１２３】図３０（ａ）に示すデータイン回路９３に
おいて、データストローブ信号ＤＳのライズ遷移検出に
よって発生したワンショットパルス信号Φｄｓｅによっ
て、データ入力ＤＩＮｉをレジスタ回路９３２に取り込
み、データストローブ信号ＤＳのフォール遷移検出によ
って発生したワンショットパルス信号Φｄｓｏによっ
て、データ入力ＤＩＮｉをレジスタ回路９３３に取り込
む。次にレジスタ回路９３２，９３３に取り込まれた２
個分のデータを、遅延データストローブ信号ＤＳＤに応
じて、データラッチ回路９３４，９３５に同時に取り込
む。その後、データラッチ回路９３４，９３５に取り込
まれたデータｅｄ１，ｏｄ１を、クロック信号ＣＬＫの
フォール遷移検出によって発生したワンショットパルス
信号Φｃｌｋｄｉｎ’によって、次のレジスタ回路９３
６，９３７へ転送する。クロック信号ＣＬＫとデータス
トローブ信号ＤＳとのタイミング差を示す規格ｔＤＱＳ
Ｓは、クロック周期をｔＣＫとしたとき、例えば、０．
４ｔＣＫ（ｔＤＱＳＳ最小）〜０．９ｔＣＫ（ｔＤＱＳ
Ｓ最大）の範囲である。したがって、図３２，図３３に
示すように、０．４ｔＣＫと０．９ｔＣＫの２つの場合
において、ミスラッチに対するマージンの確保が必要で
あり、このため遅延データストローブ信号ＤＳＤ発生部
での遅延回路９１５の遅延量を最適値に調整する。これ
によって、図３２においては、データストローブ信号の
タイミングが最も早い状態でもラッチマージンが確保さ
れており、図３３においては、データストローブ信号の
タイミングが最も遅い状態でもラッチマージンが確保さ
れることが示されている。
【０１２４】このように、この例の半導体記憶装置の構
成によれば、データストローブ信号ＤＳの制御によって
取り込まれた入力データを、クロック信号ＣＬＫの制御
に変換する際のラッチマージンを確保することができ
る。この例は、クロック信号ＣＬＫとデータストローブ
信号ＤＳとのタイミング差を示すｔＤＱＳの値が小さい
場合に有効であるとともに、ラッチマージン確保のため
の遅延回路の数が少ないので、回路構成が簡単になる。
さらに、この例では、クロック信号ＣＬＫによる制御
も、ワンショットパルス信号Φｃｌｋｄｉｎ’によって
行うことで、クロック信号ＣＬＫのデューティに対する
依存性を解消することができる。
【０１２５】◇第１０実施例 図３４及び図３５は、この発明の第１０実施例である半
導体記憶装置の電気的構成を示すブロック図である。こ
の第１０実施例の半導体記憶装置は、同図に示すよう
に、データストローブ信号回路１０１と、クロック信号
回路１０２と、データイン回路１０３とから概略構成さ
れている。
【０１２６】データストローブ信号回路１０１は、図３
４（ａ）に示すように、入力バッファ１０１１と、ライ
ズ遷移パルス発生回路１０１２と、フォール遷移パルス
発生回路１０１３と、インバータ１０１４と、遅延回路
１０１５とを有している。入力バッファ１０１１，ライ
ズ遷移パルス発生回路１０１２，フォール遷移パルス発
生回路１０１３，インバータ１０１４，遅延回路１０１
５は、図２９（ａ）に示された入力バッファ９１１，ラ
イズ遷移パルス発生回路９１２，フォール遷移パルス発
生回路９１３，インバータ９１４，遅延回路９１５と同
じ構成，機能を有している。したがって、データストロ
ーブ信号回路１０１は、第９実施例のデータストローブ
信号回路９１と略同じ機能を有している。
【０１２７】クロック信号回路１０２は、図３４（ｂ）
に示すように、入力バッファ１０２１と、フォール遷移
パルス発生回路１０２２と、分周回路１０２３と、ライ
ズ遷移パルス発生回路１０２４と、遅延回路１０２５
と、１周期遅延回路１０２６と、分周回路１０２７と、
ライズ遷移パルス発生回路１０２８と、スイッチ回路１
０２９とを有している。入力バッファ１０２１，フォー
ル遷移パルス発生回路１０２２は、図２９（ｂ）に示さ
れた入力バッファ９２１，フォール遷移パルス発生回路
９２２と同じ構成，機能を有している。入力バッファ１
０２１，分周回路１０２３，ライズ遷移パルス発生回路
１０２４，遅延回路１０２５，１周期遅延回路１０２
６，分周回路１０２７，ライズ遷移パルス発生回路１０
２８は、図８０に示された入力バッファ２１１１，分周
回路２１１２，ライズ遷移パルス発生回路２１１３，遅
延回路２１１４，１周期遅延回路２１１５，分周回路２
１１６，ライズ遷移パルス発生回路２１１７と同じ構
成，機能を有している。したがって、クロック信号回路
１０２は、スイッチ回路１０２９が図示の接続状態で
は、第９実施例の場合のクロック信号回路９２と同じ機
能を有し、スイッチ回路１０２９が図示と反対の接続状
態では、第２の従来例の場合のクロック信号回路２１１
と同じ機能を有している。
【０１２８】また、上記データイン回路１０３は、図３
５に示すように、入力バッファ１０３１と、レジスタ回
路１０３２，１０３３，１０３６，１０３７と、データ
ラッチ回路１０３４，１０３５と、データバスドライブ
回路１０３８と、スイッチ回路１０３９，１０３１０，
１０３１１，１０３１２，１０３１３とを有してなって
いる。入力バッファ１０３１と、レジスタ回路１０３
２，１０３３，１０３６，１０３７と、データラッチ回
路１０３４，１０３５と、データバスドライブ回路１０
３８とは、図３０（ａ）に示された入力バッファ９３１
と、レジスタ回路９３２，９３３，９３６，９３７と、
データラッチ回路９３４，９３５と、データバスドライ
ブ回路９３８と同じ構成，機能を有している。入力バッ
ファ１０３１と、レジスタ回路１０３２，１０３３，１
０３６，１０３７と、データバスドライブ回路１０３８
とは、図８１（ａ）に示された入力バッファ２１２１
と、レジスタ回路２１２２，２１２３，２１２４，２１
２５と、データバスドライブ回路２１２６と同じ構成，
機能を有している。したがって、データイン回路１０３
は、スイッチ回路１０３９，１０３１０，１０３１１，
１０３１２，１０３１３が図示の接続状態のときは、第
９実施例の場合のデータイン回路９３と同じ機能を有
し、スイッチ回路１０３９，１０３１０，１０３１１，
１０３１２，１０３１３が図示と反対の接続状態のとき
は、第２の従来例の場合のデータイン回路２１２と同じ
機能を有している。
【０１２９】このように、この例の半導体記憶装置の構
成によれば、スイッチ回路１０２９，１０３９，１０３
１０，１０３１１，１０３１２，１０３１３の切り換え
に応じて、第９実施例の場合の動作と、第２の従来例の
場合の動作とを切り換えて行うことができる。スイッチ
回路１０２９，１０３９，１０３１０，１０３１１，１
０３１２，１０３１３は、ボンディングオプションによ
って設定することによって、上記のいずれかの状態に固
定的に切り換えることができることは、図６及び図７に
示された第２実施例の場合と同じである。
【０１３０】◇第１１実施例 図３６及び図３７は、この発明の第１１実施例である半
導体記憶装置の電気的構成を示すブロック図、図３８
は、第１１実施例の動作を説明するタイミングチャー
ト、図３９は、データストローブ信号のタイミングが最
も早い場合のラッチマージンの説明図、図４０は、デー
タストローブ信号のタイミングが最も遅い場合のラッチ
マージンの説明図である。この第１１実施例の半導体記
憶装置は、図３６及び図３７に示すように、データスト
ローブ信号回路１１Ａと、クロック信号回路１２Ａと、
ライトデータマスク回路１３Ａとから概略構成されてい
る。
【０１３１】データストローブ信号回路１１Ａは、図３
６（ａ）に示すように、入力バッファ１１１と、ライズ
／フォール遷移パルス発生回路１１２と、フォール遷移
パルス発生回路１１３とを有してとり、その構成，機能
は、図１（ａ）に示された第１実施例のデータストロー
ブ回路１１と同様なので、詳細な説明を省略する。クロ
ック信号回路１２Ａは、図３６（ｂ）に示すように、入
力バッファ１２１と、ライズ遷移パルス発生回路１２２
とを有しており、その構成，機能は、図１（ｂ）に示さ
れた第１実施例のクロック信号回路１２と同様なので、
詳細な説明を省略する。
【０１３２】ライトデータマスク回路１３Ａは、図３７
（ａ）に示すように、入力バッファ１３１と、レジスタ
回路１３２，１３３，１３４，１３５，１３６，１３７
と、ライトデータマスク信号ドライブ回路１３８Ａとを
有している。入力バッファ１３１は、入力データ制御信
号ＤＭｉ（ｉ＝Ｕ，Ｌ）をレジスタ回路１３２に供給す
る。レジスタ回路１３２は、入力バッファ１３１の出力
信号を、ワンショットパルス信号Φｄｓｅｏに応じて取
り込む。レジスタ回路１３３は、レジスタ回路１３２の
出力信号を、次のワンショットパルス信号Φｄｓｅｏに
応じて取り込む。レジスタ回路１３４，１３５は、それ
ぞれレジスタ回路１３２，１３３の出力信号を、ワンシ
ョットパルス信号Φｄｓｏｄに応じて取り込んで、それ
ぞれ出力信号ｅｄ１，ｏｄ１を発生する。また、レジス
タ回路１３６，１３７は、それぞれレジスタ回路１３
４，１３５の出力信号を、ワンショットパルス信号Φｃ
ｌｋｄｉｎに応じて取り込んで、それぞれ出力信号ｅｄ
２，ｏｄ２を発生する。ライトデータマスク信号ドライ
ブ回路１３８Ａは、レジスタ回路１３６の出力信号ｅｄ
２と、レジスタ回路１３７の出力信号ｏｄ２とを並列
に、それぞれ偶数番目のデータバスＤＭＥｉ（ｉ＝Ｕ，
Ｌ）と、奇数番目のデータバスＤＭＯｉ（ｉ＝Ｕ，Ｌ）
とに供給し、これによって、入力データ制御信号が図示
されないライトデータ制御回路に供給される。
【０１３３】ここで、レジスタ回路１３２，１３３，１
３４，１３５，１３６，１３７は、すべて、図３７
（ｂ）のレジスタ回路１４Ａによって示される同じ回路
構成を有している。レジスタ回路１４Ａは、図２（ｂ）
に示されたレジスタ回路１４と同じ構成，機能を有して
いる。
【０１３４】次に、図３６乃至図４０を参照して、この
例の半導体記憶装置の動作について説明する。図３６
（ａ）に示すデータストローブ信号回路１１Ａでは、デ
ータストローブ信号ＤＳの立ち上がり（ライズ）エッジ
と立ち下がり（フォール）エッジとを検出して、ワンシ
ョットパルス信号Φｄｓｅｏを発生し、また、データス
トローブ信号ＤＳの立ち下がり（フォール）エッジを検
出して、ワンショットパルス信号Φｄｓｏｄを発生す
る。一方、図３６（ｂ）に示すクロック信号回路１２Ａ
では、クロック信号ＣＬＫの立ち上がり（ライズ）エッ
ジを検出して、ワンショットパルス信号Φｃｌｋｄｉｎ
を発生する。
【０１３５】図３７（ａ）に示すライトデータマスク回
路１３Ａにおいて、データストローブ信号ＤＳのライズ
／フォール遷移検出によって発生したワンショットパル
ス信号Φｄｓｅｏによって、入力データ制御信号ＤＭｉ
をレジスタ回路１３２，１３３に順次１個ずつ取り込
む。次にレジスタ回路１３２，１３３に取り込まれた２
個分のデータ制御信号を、データストローブ信号ＤＳの
立ち下がり（フォール）遷移検出によって発生したワン
ショットパルス信号Φｄｓｏｄによって、レジスタ回路
１３４，１３５に同時に取り込む。この際、ミスラッチ
を避けるため、ワンショットパルス信号Φｄｓｏｄは、
ワンショットパルス信号Φｄｓｅｏより後に発生するよ
うに遅延されている。その後、レジスタ回路１３４，１
３５に取り込まれたデータ制御信号ｅｄ１，ｏｄ１を、
クロック信号ＣＬＫのライズ遷移検出によって発生した
ワンショットパルス信号Φｃｌｋｄｉｎによって、次の
レジスタ回路１３６，１３７へ転送する。クロック信号
ＣＬＫとデータストローブ信号ＤＳとのタイミング差を
示す規格ｔＤＱＳＳは、クロック周期をｔＣＫとしたと
き、例えば、０．７５ｔＣＫ（ｔＤＱＳＳ最小）〜１．
２５ｔＣＫ（ｔＤＱＳＳ最大）の範囲である。したがっ
て、図３９，図４０に示すように、０．７５ｔＣＫと
１．２５ｔＣＫの２つの場合において、ミスラッチに対
するマージンの確保が必要であるが、この例では、ワン
ショットパルス信号Φｄｓｏｄ発生部と、ワンショット
パルス信号Φｃｌｋｄｉｎ発生部との信号発生タイミン
グの選択によって、図３９においては、データストロー
ブ信号のタイミングが最も早い状態でもラッチマージン
が確保されており、図４０においては、データストロー
ブ信号のタイミングが最も遅い状態でもラッチマージン
が確保されることが示されている。
【０１３６】このように、この例の半導体記憶装置の構
成によれば、データストローブ信号ＤＳの制御によって
取り込まれた入力データ制御信号を、クロック信号ＣＬ
Ｋの制御に変換する際のラッチマージンを確保すること
ができる。この例では、クロック信号ＣＬＫとデータス
トローブ信号ＤＳとのタイミング差を示す規格ｔＤＱＳ
Ｓが基準値（１ｔＣＫ）に比較的近い場合に対応可能で
ある。さらにこの例では、クロック信号ＣＬＫによる制
御も、ワンショットパルス信号Φｃｌｋｄｉｎによって
行うことで、クロック信号ＣＬＫのデューティに対する
依存性を解消することができる。
【０１３７】◇第１２実施例 図４１及び図４２は、この発明の第１２実施例である半
導体記憶装置の電気的構成を示すブロック図である。こ
の第１２実施例の半導体記憶装置は、同図に示すよう
に、データストローブ信号回路２１Ａと、クロック信号
回路２２Ａと、ライトデータマスク回路２３Ａとから概
略構成されている。
【０１３８】データストローブ信号回路２１Ａは、図４
１（ａ）に示すように、入力バッファ２１１と、ライズ
／フォール遷移パルス発生回路２１２と、フォール遷移
パルス発生回路２１３とを有している。入力バッファ２
１１，ライズ／フォール遷移パルス発生回路２１２，フ
ォール遷移パルス発生回路２１３は、それぞれ図３６
（ａ）に示された入力バッファ１１１，ライズ／フォー
ル遷移パルス発生回路１１２，フォール遷移パルス発生
回路１１３と同じ構成，機能を有している。したがっ
て、データストローブ信号回路２１Ａは、第１１実施例
の場合のデータストローブ信号回路１１Ａと同じ機能を
有している。
【０１３９】クロック信号回路２２Ａは、図４１（ｂ）
に示すように、入力バッファ２２１と、ライズ遷移パル
ス発生回路２２２と、遅延回路２２３と、分周回路２２
４と、ライズ遷移パルス発生回路２２５と、スイッチ回
路２２６とを有している。入力バッファ２２１，ライズ
遷移パルス発生回路２２２は、それぞれ図３６（ａ）に
示された入力バッファ１２１，ライズ遷移パルス発生回
路１２２と同じ構成，機能を有し、入力バッファ２２
１，ライズ遷移パルス発生回路２２２，遅延回路２２
３，分周回路２２４，ライズ遷移パルス発生回路２２５
は、それぞれ図８３に示された入力バッファ２２１１，
ライズ遷移パルス発生回路２２１２，遅延回路２２１
３，分周回路２２１４，ライズ遷移パルス発生回路２２
１５と同じ構成，機能を有している。したがって、クロ
ック信号回路２２Ａは、スイッチ回路２２６が図示の接
続状態では、第１１実施例の場合のクロック信号回路１
２Ａと同じ機能を有し、スイッチ回路２２６が図示と反
対の接続状態では、第３の従来例と同じ機能を有してい
る。
【０１４０】また、ライトデータマスク回路２３Ａは、
図４２に示すように、入力バッファ２３１と、レジスタ
回路２３２，２３３，２３４，２３５，２３６，２３７
と、ライトデータマスク信号ドライブ回路２３８Ａと、
スイッチ回路２３９，２３１０，２３１１とを有してい
る。入力バッファ２３１，レジスタ回路２３２，２３
３，２３４，２３５，２３６，２３７，ライトデータマ
スク信号ドライブ回路２３８Ａは、それぞれ、図３７
（ａ）に示された入力バッファ１３１，レジスタ回路１
３２，１３３，１３４，１３５，１３６，１３７，ライ
トデータマスク信号ドライブ回路１３８Ａと同じ構成，
機能を有し、入力バッファ２３１，レジスタ回路２３
２，２３３，２３６，２３７，ライトデータマスク信号
ドライブ回路２３８Ａは、それぞれ、図８４（ａ）に示
された入力バッファ２２２１，レジスタ回路２２２２，
２２２３，２２２４，２２２５，ライトデータマスク信
号ドライブ回路２２２６と同じ構成，機能を有してい
る。したがって、ライトデータマスク回路２３Ａは、ス
イッチ回路２３９，２３１０，２３１１が図示の接続状
態では、第１１実施例の場合のライトデータマスク回路
１３Ａと同じ機能を有し、スイッチ回路２３９，２３１
０，２３１１が図示と反対の接続状態では、第３の従来
例の場合のライトデータマスク回路２２２と同じ機能を
有している。
【０１４１】このように、この例の半導体記憶装置の構
成によれば、スイッチ回路２２９，２３１０，２３１１
の切り換え状態に応じて、第１１実施例の場合の動作
と、第３の従来例の場合の動作とを切り換えて行なうこ
とができる。 ３スイッチ回路２３９，２３１
０，２３１１は、ボンディングオプションで設定するこ
とによって、上記のいずれかの状態に固定的に切り換え
ることができる。したがって、この例によれば、第１１
実施例の場合と第３の従来例の場合との２つの品種の半
導体記憶装置のいずれかを任意に選択して容易に実現で
きるので、半導体記憶装置を組み込むべき装置品種切り
換えの過渡期における、半導体記憶装置の生産計画上有
利である。
【０１４２】◇第１３実施例 図４３及び図４４は、この発明の第１３実施例である半
導体記憶装置の電気的構成を示すブロック図、図４５
は、第１３実施例の動作を説明するタイミングチャー
ト、図４６は、データストローブ信号のタイミングが最
も早い場合のラッチマージンの説明図、図４７は、デー
タストローブ信号のタイミングが最も遅い場合のラッチ
マージンの説明図である。この第１３実施例の半導体記
憶装置は、図４３及び図４４に示すように、データスト
ローブ信号回路３１Ａと、クロック信号回路３２Ａと、
ライトデータマスク回路３３Ａとから概略構成されてい
る。
【０１４３】データストローブ信号回路３１Ａは、図４
３（ａ）に示すように、入力バッファ３１１と、ライズ
／フォール遷移パルス発生回路３１２と、遅延回路３１
３と、フォール遷移パルス発生回路３１４とを有してお
り、その構成，機能は、図８（ａ）に示された第３実施
例のデータストローブ信号回路３１と同様である。
【０１４４】クロック信号回路３２Ａは、図４３（ｂ）
に示すように、入力バッファ３２１と、遅延回路３２２
と、ライズ遷移パルス発生回路３２３とを有しており、
その構成，機能は、図８（ｂ）に示された第３実施例の
クロック信号回路３２と同様である。
【０１４５】また、ライトデータマスク回路３３Ａは、
図４４（ａ）に示すように、入力バッファ３３１と、レ
ジスタ回路３３２，３３３，３３４，３３５，３３６，
３３７と、ライトデータマスク信号ドライブ回路３３８
Ａとを有している。入力バッファ３３１は、入力データ
制御信号ＤＭｉ（ｉ＝Ｕ，Ｌ）をレジスタ回路３３２に
供給する。レジスタ回路３３２は、入力バッファ３３１
の出力信号を、ワンショットパルス信号Φｄｓｅｏに応
じて取り込む。レジスタ回路３３３は、レジスタ回路３
３２の出力信号を、次のワンショットパルス信号Φｄｓ
ｅｏに応じて取り込む。レジスタ回路３３４，３３５
は、それぞれレジスタ回路３３２，３３３の出力信号
を、ワンショットパルス信号Φｄｓｏｄに応じて取り込
んで、それぞれ出力信号ｅｄ１，ｏｄ１を発生する。ま
た、レジスタ回路３３６，３３７は、それぞれレジスタ
回路３３４，３３５の出力信号を、ワンショットパルス
信号Φｃｌｋｄｉｎに応じて取り込んで、それぞれ出力
信号ｅｄ２，ｏｄ２を発生する。ライトデータマスク信
号ドライブ回路３３８Ａは、レジスタ回路３３６の出力
信号ｅｄ２と、レジスタ回路３３７の出力信号ｏｄ２と
を並列に、それぞれ偶数番目のデータバスＤＭＥｉ（ｉ
＝Ｕ，Ｌ）と、奇数番目のデータバスＤＭＯｉ（ｉ＝
Ｕ，Ｌ）とに供給し、これによって、入力データ制御信
号が図示されないライトデータ制御回路に供給される。
【０１４６】ここで、レジスタ回路３３２，３３３，３
３４，３３５，３３６，３３７は、すべて、図４４
（ｂ）のレジスタ回路３４Ａによって示される同じ回路
構成を有している。レジスタ回路３４Ａは、図９（ｂ）
に示されたレジスタ回路３４と同じ構成，機能を有して
いる。
【０１４７】次に、図４３乃至図４７を参照して、この
例の半導体記憶装置の動作について説明する。図４３
（ａ）に示すデータストローブ信号回路３１Ａでは、デ
ータストローブ信号ＤＳの立ち上がり（ライズ）エッジ
と立ち下がり（フォール）エッジとを検出して、ワンシ
ョットパルス信号Φｄｓｅｏを発生し、また、データス
トローブ信号ＤＳの立ち下がり（フォール）エッジを検
出して、ワンショットパルス信号Φｄｓｏｄを発生す
る。一方、図４３（ｂ）に示すクロック信号回路３２Ａ
では、クロック信号ＣＬＫの立ち上がり（ライズ）エッ
ジを検出して、ワンショットパルス信号Φｃｌｋｄｉｎ
を発生する。
【０１４８】図４４（ａ）に示すライトデータマスク回
路３３Ａにおいて、データストローブ信号ＤＳのライズ
／フォール遷移検出によって発生したワンショットパル
ス信号Φｄｓｅｏによって、入力データ制御信号ＤＭｉ
をレジスタ回路３３２，３３３に順次１個ずつ取り込
む。次にレジスタ回路３３２，３３３に取り込まれた２
個分のデータ制御信号を、データストローブ信号ＤＳの
立ち下がり（フォール）遷移検出によって発生したワン
ショットパルス信号Φｄｓｏｄによって、レジスタ回路
３３４，３３５に同時に取り込む。この際、ミスラッチ
を避けるため、ワンショットパルス信号Φｄｓｏｄは、
ワンショットパルス信号Φｄｓｅｏより後に発生するよ
うに遅延されている。その後、レジスタ回路３３４，３
３５に取り込まれたデータ制御信号ｅｄ１，ｏｄ１を、
クロック信号ＣＬＫのライズ遷移検出によって発生した
ワンショットパルス信号Φｃｌｋｄｉｎによって、次の
レジスタ回路３３６，３３７へ転送する。クロック信号
ＣＬＫとデータストローブ信号ＤＳとのタイミング差を
示す規格ｔＤＱＳＳは、クロック周期をｔＣＫとしたと
き、例えば、０．７５ｔＣＫ（ｔＤＱＳＳ最小）〜１．
２５ｔＣＫ（ｔＤＱＳＳ最大）の範囲である。したがっ
て、図４６，図４７に示すように、０．７５ｔＣＫと
１．２５ｔＣＫの２つの場合において、ミスラッチに対
するマージンの確保が必要であるが、この例では、ワン
ショットパルス信号Φｄｓｏｄ発生部と、ワンショット
パルス信号Φｃｌｋｄｉｎ発生部との信号発生タイミン
グの選択によって、図４６においては、データストロー
ブ信号のタイミングが最も早い状態でもラッチマージン
が確保されており、図４７においては、データストロー
ブ信号のタイミングが最も遅い状態でもラッチマージン
が確保されることが示されている。
【０１４９】このように、この例の半導体記憶装置の構
成によれば、データストローブ信号ＤＳの制御によって
取り込まれた入力データ制御信号を、クロック信号ＣＬ
Ｋの制御に変換する際のラッチマージンを確保すること
ができる。この例では、クロック信号ＣＬＫとデータス
トローブ信号ＤＳとのタイミング差を示す規格ｔＤＱＳ
Ｓが基準値（１ｔＣＫ）に比較的近い場合に対応可能で
ある。さらにこの例では、クロック信号ＣＬＫによる制
御も、ワンショットパルス信号Φｃｌｋｄｉｎによって
行うことで、クロック信号ＣＬＫのデューティに対する
依存性を解消することができる。
【０１５０】◇第１４実施例 図４８及び図４９は、この発明の第１４実施例である半
導体記憶装置の電気的構成を示すブロック図である。こ
の第１４実施例の半導体記憶装置は、同図に示すよう
に、データストローブ信号回路４１Ａと、クロック信号
回路４２Ａと、ライトデータマスク回路４３Ａとから概
略構成されている。
【０１５１】データストローブ信号回路４１Ａは、図４
８（ａ）に示すように、入力バッファ４１１と、ライズ
／フォール遷移パルス発生回路４１２と、遅延回路４１
３と、フォール遷移パルス発生回路４１４とを有してい
る。入力バッファ４１１，ライズ／フォール遷移パルス
発生回路４１２，遅延回路４１３，フォール遷移パルス
発生回路４１４は、それぞれ、図４３（ａ）に示された
入力バッファ３１１，ライズ／フォール遷移パルス発生
回路３１２，遅延回路３１３，フォール遷移パルス発生
回路３１４と同じ構成，機能を有している。したがっ
て、データストローブ信号回路４１Ａは、図４３（ａ）
に示された第１３実施例のデータストローブ信号回路４
１と同じ機能を有している。
【０１５２】クロック信号回路４２Ａは、図４８（ｂ）
に示すように、入力バッファ４２１と、ライズ遷移パル
ス発生回路４２２と、遅延回路４２３と、分周回路４２
４と、ライズ遷移パルス発生回路４２５と、スイッチ回
路４２６とを有している。入力バッファ４２１，遅延回
路４２３，ライズ遷移パルス発生回路４２５は、それぞ
れ図４３（ｂ）に示された入力バッファ３２１，遅延回
路３２２，ライズ遷移パルス発生回路３２３と同じ構
成，機能を有し、入力バッファ４２１，ライズ遷移パル
ス発生回路４２２，遅延回路４２３，分周回路４２４，
ライズ遷移パルス発生回路４２５は、それぞれ図８３に
示された入力バッファ２２１１，ライズ遷移パルス発生
回路２２１２，遅延回路２２１３，分周回路２２１４，
ライズ遷移パルス発生回路２２１５と同じ構成，機能を
有している。したがって、クロック信号回路４２Ａは、
スイッチ回路４２６が図示の接続状態では、第１３実施
例の場合のクロック信号回路３２Ａと同じ機能を有し、
スイッチ回路４２６が図示と反対の接続状態では、第３
の従来例の場合のクロック信号回路２２１と同じ機能を
有している。
【０１５３】ライトデータマスク回路４３Ａは、図４９
に示すように、入力バッファ４３１と、レジスタ回路４
３２，４３３，４３４，４３５，４３６，４３７と、ラ
イトデータマスク信号ドライブ回路４３８Ａと、スイッ
チ回路４３９，４３１０，４３１１とを有している。入
力バッファ４３１，レジスタ回路４３２，４３３，４３
４，４３５，４３６，４３７，ライトデータマスク信号
ドライブ回路４３８Ａは、それぞれ、図４４（ａ）に示
された入力バッファ３３１，レジスタ回路３３２，３３
３，３３４，３３５，３３６，３３７，ライトデータマ
スク信号ドライブ回路３３８Ａと同じ構成，機能を有
し、入力バッファ４３１，レジスタ回路４３２，４３
３，４３６，４３７，ライトデータマスク信号ドライブ
回路４３８Ａは、それぞれ、図８４（ａ）に示された入
力バッファ２２２１，レジスタ回路２２２２，２２２
３，２２２４，２２２５，ライトデータマスク信号ドラ
イブ回路２２２６と同じ構成，機能を有している。した
がって、ライトデータマスク回路４３Ａは、スイッチ回
路４３９，４３１０，４３１１が図示の接続状態のと
き、上述した第１３実施例の場合のライトデータマスク
回路３３Ａと同じ機能を有し、スイッチ回路４３９，４
３１０，４３１１が図示と反対の接続状態のとき、第３
の従来例の場合のデータイン回路２２２と同じ機能を有
している。
【０１５４】このように、この例の半導体記憶装置の構
成によれば、スイッチ回路４３９，４３１０，４３１１
の切り換え状態に応じて、第１３実施例の場合の動作
と、第３の従来例の場合の動作とを切り換えて行うこと
ができる。スイッチ回路４３９，４３１０，４３１１
は、ボンディングオプションで設定することによって、
上記のいずれかの状態に固定的に切り換えることができ
ることは、第１２実施例の場合と同じである。
【０１５５】◇第１５実施例 図５０及び図５１は、この発明の第１５実施例である半
導体記憶装置の電気的構成を示すブロック図、図５２
は、第１５実施例の動作を説明するタイミングチャー
ト、図５３は、データストローブ信号のタイミングが最
も早い場合のラッチマージンの説明図、また、図５４
は、データストローブ信号のタイミングが最も遅い場合
のラッチマージンの説明図である。この第１５実施例の
半導体記憶装置は、図５０及び図５１に示すように、デ
ータストローブ信号回路５１Ａと、クロック信号回路５
２Ａと、ライトデータマスク回路５３Ａとから概略構成
されている。
【０１５６】データストローブ信号回路５１Ａは、図５
０（ａ）に示すように、入力バッファ５１１と、ライズ
遷移パルス発生回路５１２と、フォール遷移パルス発生
回路５１３とを有しており、その構成，機能は、図１５
（ａ）に示された第５実施例のデータストローブ信号回
路５１と同様である。
【０１５７】クロック信号回路５２Ａは、図５０（ｂ）
に示すように、入力バッファ５２１と、遅延回路５２２
と、ライズ遷移パルス発生回路５２３とを有しており、
その構成，機能は、図１５（ｂ）に示された第５実施例
のクロック信号回路５２と同様である。
【０１５８】ライトデータマスク回路５３Ａは、図５１
（ａ）に示すように、入力バッファ５３１と、レジスタ
回路５３２，５３３，５３５，５３６，５３７，５３８
と、遅延回路５３４と、ライトデータマスク信号ドライ
ブ回路５３９Ａとを有している。入力バッファ５３１
は、入力データ制御信号ＤＭｉ（ｉ＝Ｕ，Ｌ）をレジス
タ回路５３２、５３３に供給する。レジスタ回路５３２
は、入力バッファ５３１の出力信号を、ワンショットパ
ルス信号Φｄｓｅに応じて取り込む。レジスタ回路５３
３は、入力バッファ５３１の出力信号を、ワンショット
パルス信号Φｄｓｏに応じて取り込む。遅延回路５３４
は、ワンショットパルス信号Φｄｓｏを所定時間遅延し
て、ワンショットパルス信号Φｄｓｏｄ’を発生する。
レジスタ回路５３５，５３６は、それぞれレジスタ回路
５３２，５３３の出力信号を、ワンショットパルス信号
号Φｄｓｏｄ’に応じて取り込んで、それぞれ出力信号
ｅｄ１，ｏｄ１を発生する。レジスタ回路５３７，５３
８は、それぞれレジスタ回路５３５，５３６の出力信号
を、ワンショットパルス信号Φｃｌｋｄｉｎに応じて取
り込んで、それぞれ出力信号ｅｄ２，ｏｄ２を発生す
る。ライトデータマスク信号ドライブ回路５３９Ａは、
レジスタ回路５３７の出力信号ｅｄ２と、レジスタ回路
５３８の出力信号ｏｄ２とを並列に、それぞれ偶数番目
のデータバスＤＭＥｉ（ｉ＝Ｕ，Ｌ）と、奇数番目のデ
ータバスＤＭＯｉ（ｉ＝Ｕ，Ｌ）とに供給し、これによ
って、入力データ制御信号が図示されないライトデータ
制御回路に供給される。ここで、レジスタ回路５３２，
５３３，５３５，５３６，５３７，５３８は、すべて、
図５１（ｂ）のレジスタ回路５４Ａによって示される同
じ回路構成を有している。レジスタ回路５４Ａは、図１
６（ｂ）に示されたレジスタ回路５４と同じ構成，機能
を有している。
【０１５９】次に、図５０乃至図５４を参照して、この
例の半導体記憶装置の動作について説明する。図５０
（ａ）に示すデータストローブ信号回路５１Ａでは、デ
ータストローブ信号ＤＳの立ち上がり（ライズ）エッジ
を検出して、ワンショットパルス信号Φｄｓｅを発生
し、また、データストローブ信号ＤＳの立ち下がり（フ
ォール）エッジを検出して、ワンショットパルス信号Φ
ｄｓｏを発生する。一方、図５０（ｂ）に示すクロック
信号回路５２Ａでは、クロック信号ＣＬＫを遅延した信
号の立ち上がり（ライズ）エッジを検出して、ワンショ
ットパルス信号Φｃｌｋｄｉｎを発生する。
【０１６０】図５１（ａ）に示すライトデータマスク回
路５３Ａにおいて、データストローブ信号ＤＳのライズ
遷移検出によって発生したワンショットパルス信号Φｄ
ｓｅによって、入力データ制御信号ＤＭｉをレジスタ回
路５３２に取り込み、データストローブ信号ＤＳのフォ
ール遷移検出によって発生したワンショットパルス信号
Φｄｓｏによって、入力データ制御信号ＤＭｉをレジス
タ回路５３３に取り込む。次にレジスタ回路５３２，５
３３に取り込まれた２個分のデータ制御信号を、データ
ストローブ信号ＤＳの立ち下がり（フォール）遷移によ
って発生したワンショットパルス信号Φｄｓｏを遅延し
たワンショットパルス信号Φｄｓｏｄ’によって、レジ
スタ回路５３５，５３６に同時に取り込む。この際、ミ
スラッチを避けるため、ワンショットパルス信号Φｄｓ
ｏｄ’は、ワンショットパルス信号Φｄｓｏより後に発
生するように遅延されている。その後、レジスタ回路５
３５，５３６に取り込まれたデータ制御信号ｅｄ１，ｏ
ｄ１を、クロック信号ＣＬＫのライズ遷移検出によって
発生したワンショットパルス信号Φｃｌｋｄｉｎによっ
て、次のレジスタ回路５３７，５３８へ転送する。クロ
ック信号ＣＬＫとデータストローブ信号ＤＳとのタイミ
ング差を示す規格ｔＤＱＳＳは、クロック周期をｔＣＫ
としたとき、例えば、０．７５ｔＣＫ（ｔＤＱＳＳ最
小）〜１．２５ｔＣＫ（ｔＤＱＳＳ最大）の範囲であ
る。したがって、図５３，図５４に示すように、０．７
５ｔＣＫと１．２５ｔＣＫの２つの場合において、ミス
ラッチに対するマージンの確保が必要であり、このため
ワンショットパルス信号号Φｄｓｏｄ’発生部での遅延
回路５３４の遅延量と、ワンショットパルス信号Φｃｌ
ｋｄｉｎ発生部での遅延回路５２２の遅延量とを最適値
に調整する。これによって、図５３においては、データ
ストローブ信号のタイミングが最も早い状態でもラッチ
マージンが確保されており、図５４においては、データ
ストローブ信号のタイミングが最も遅い状態でもラッチ
マージンが確保されることが示されている。
【０１６１】このように、この例の半導体記憶装置の構
成によれば、データストローブ信号ＤＳの制御によって
取り込まれた入力データ制御信号を、クロック信号ＣＬ
Ｋの制御に変換する際のラッチマージンを確保すること
ができる。この例では、ラッチマージン確保のための遅
延回路の数が増加するが、クロック信号ＣＬＫとデータ
ストローブ信号ＤＳによるワンショットパルス信号周波
数を同一にできるので、前述の各実施例の場合よりも、
さらに高周波の場合にも対応することができる。
【０１６２】◇第１６実施例 図５５及び図５６は、この発明の第１６実施例である半
導体記憶装置の電気的構成を示すブロック図である。こ
の第１６実施例の半導体記憶装置は、同図に示すよう
に、データストローブ信号回路６１Ａと、クロック信号
回路６２Ａと、ライトデータマスク回路６３Ａとから概
略構成されている。
【０１６３】データストローブ信号回路６１Ａは、図５
５（ａ）に示すように、入力バッファ６１１と、ライズ
遷移パルス発生回路６１２と、フォール遷移パルス発生
回路６１３とを有している。入力バッファ６１１，ライ
ズ遷移パルス発生回路６１２，フォール遷移パルス発生
回路６１３は、それぞれ、図５０（ａ）に示された入力
バッファ５１１，ライズ遷移パルス発生回路５１２，フ
ォール遷移パルス発生回路５１３と同じ構成，機能を有
している。したがって、データストローブ信号回路６１
Ａは、第１５実施例のデータストローブ信号回路５１Ａ
と同じ機能を有している。
【０１６４】クロック信号回路６２Ａは、図５５（ｂ）
に示すように、入力バッファ６２１と、分周回路６２２
と、スイッチ回路６２３と、ライズ遷移パルス発生回路
６２４と、スイッチ回路６２５と、遅延回路６２６と、
１周期遅延回路６２７と、分周回路６２８と、スイッチ
回路６２９と、ライズ遷移パルス発生回路６２１０とを
有している。入力バッファ６２１，遅延回路６２６，ラ
イズ遷移パルス発生回路６２４は、それぞれ、図５０図
（ｂ）に示された入力バッファ５２１，遅延回路５２
２，ライズ遷移パルス発生回路５２３と略同じ構成，機
能を有し、入力バッファ６２１，分周回路６２２，ライ
ズ遷移パルス発生回路６２４，遅延回路６２６，１周期
遅延回路６２７，分周回路６２８，ライズ遷移パルス発
生回路６２１０は、それぞれ図８６に示された入力バッ
ファ２３１１，分周回路２３１２，ライズ遷移パルス発
生回路２３１３，遅延回路２３１４，１周期遅延回路２
３１５，分周回路２３１６，ライズ遷移パルス発生回路
２３１７と略同じ構成，機能を有している。したがっ
て、クロック信号回路６２Ａは、スイッチ回路６２３，
６２５，６２９が図示の接続状態では、第１５実施例の
場合のクロック信号回路５２Ａと同じ機能を有し、スイ
ッチ回路６２３，６２５，６２９が図示と反対の接続状
態では、第４の従来例と同じ機能を有している。
【０１６５】ライトデータマスク回路６３Ａは、図５６
に示すように、入力バッファ６３１と、レジスタ回路６
３２，６３３，６３５，６３６，６３７，６３８と、遅
延回路６３４と、ライトデータマスク信号ドライブ回路
６３９Ａと、スイッチ回路６３１０，６３１１，６３１
２，６３１３とを有している。入力バッファ６３１，レ
ジスタ回路６３２，６３３，６３５，６３６，６３７，
６３８，遅延回路６３４，ライトデータマスク信号ドラ
イブ回路６３９Ａは、それぞれ、図５１（ａ）に示され
た入力バッファ５３１，レジスタ回路５３２，５３３，
５３５，５３６，５３７，５３８，遅延回路５３４，ラ
イトデータマスク信号ドライブ回路５３９Ａと同じ構
成，機能を有し、入力バッファ６３１，レジスタ回路６
３２，６３３，６３７，６３８，データバスドライブ回
路６３９は、それぞれ、図８７（ａ）に示された入力バ
ッファ２３２１，レジスタ回路２３２２，２３２３，２
３２４，２３２５，ライトデータマスク信号ドライブ回
路２３２６と同じ構成，機能を有している。したがっ
て、ライトデータマスク回路６３Ａは、スイッチ回路６
３１０，６３１１，６３１２，６３１３が図示の接続状
態のとき、第１５実施例の場合のライトデータマスク回
路５３Ａと同じ機能を有し、スイッチ回路６３１０，６
３１１，６３１２，６３１３が図示と反対の接続状態の
とき、第４の従来例の場合のライトデータマスク回路２
３２と同じ機能を有している。
【０１６６】このように、この例の半導体記憶装置の構
成によれば、スイッチ回路６２３，６２５，６２６，６
２９，６３１０，６３１１，６３１２，６３１３の切り
換え状態に応じて、第１５実施例の場合の動作と、第４
の従来例の場合の動作とを切り換えて行うことができ
る。スイッチ回路６２３，６２５，６２６，６２９，６
３１０，６３１１，６３１２，６３１３は、ボンディン
グオプションで設定することによって、上記のいずれか
の状態に固定的に切り換えることができることは、第１
２実施例の場合と同じである。
【０１６７】◇第１７実施例 図５７及び図５８は、この発明の第１７実施例である半
導体記憶装置の電気的構成を示すブロック図、図５９
は、第１７実施例の動作を説明するタイミングチャー
ト、図６０は、データストローブ信号のタイミングが最
も早い場合のラッチマージンの説明図、図６１は、デー
タストローブ信号のタイミングが最も遅い場合のラッチ
マージンの説明図である。この第１７実施例の半導体記
憶装置は、図５７及び図５８に示すように、データスト
ローブ信号回路７１Ａと、クロック信号回路７２Ａと、
ライトデータマスク回路７３Ａとから概略構成されてい
る。
【０１６８】データストローブ信号回路７１Ａは、図５
７（ａ）に示すように、入力バッファ７１１と、ライズ
／フォール遷移パルス発生回路７１２と、インバータ７
１３と、遅延回路７１４とを有しており、その構成，機
能は、図２２（ａ）に示された第７実施例のデータスト
ローブ信号回路７１と同様である。
【０１６９】クロック信号回路７２Ａは、図５７（ｂ）
に示すように、入力バッファ７２１と、フォール遷移パ
ルス発生回路７２２とを有しており、その構成，機能
は、図２２（ｂ）に示された第７実施例のクロック信号
回路７２と同様である。
【０１７０】ライトデータマスク回路７３Ａは、図５８
（ａ）に示すように、入力バッファ７３１と、レジスタ
回路７３２，７３３，７３６，７３７と、データラッチ
回路７３４，７３５と、ライトデータマスク信号ドライ
ブ回路７３８Ａとを有している。入力バッファ７３１
は、入力データ制御信号ＤＭｉ（ｉ＝Ｕ，Ｌ）をレジス
タ回路７３２に供給する。レジスタ回路７３２は、入力
バッファ７３１の出力信号を、ワンショットパルス信号
Φｄｓｅｏに応じて取り込む。レジスタ回路７３３は、
レジスタ回路７３２の出力信号を、次のワンショットパ
ルス信号Φｄｓｅｏに応じて取り込む。データラッチ回
路７３４，７３５は、それぞれレジスタ回路７３２，７
３３の出力信号を、遅延データストローブ信号ＤＳＤに
応じてラッチして、それぞれ出力信号ｅｄ１，ｏｄ１を
発生する。レジスタ回路７３６，７３７は、それぞれデ
ータラッチ回路７３４，７３５の出力信号を、ワンショ
ットパルス信号Φｃｌｋｄｉｎ’に応じて取り込んで、
それぞれ出力信号ｅｄ２，ｏｄ２を発生する。データバ
スドライブ回路７３８は、レジスタ回路７３６の出力信
号ｅｄ２と、レジスタ回路７３７の出力信号ｏｄ２とを
並列に、それぞれ偶数番目のデータバスＤＭｉ（ｉ＝
Ｕ，Ｌ）と、奇数番目のデータバスＤＭＯｉ（ｉ＝Ｕ，
Ｌ）とに供給し、これによって、入力データ制御信号が
図示されないライトデータ制御回路に供給される。
【０１７１】ここで、レジスタ回路７３２，７３３，７
３６，７３７は、すべて図５８（ｂ）のレジスタ回路７
４Ａによって示される同じ回路構成を有している。レジ
スタ回路７４Ａは、図５８（ｂ）に示すように、図２３
（ｂ）に示されたレジスタ回路７４と同じ構成，機能を
有している。また、データラッチ回路７３４，７３５
は、図５８（ｃ）のデータラッチ回路７５Ａによって示
される構成を有している。データラッチ回路７５Ａは、
図５８（ｃ）に示すように、図２３（ｃ）に示されたデ
ータラッチ回路７５と同じ構成，機能を有している。
【０１７２】次に、図５７乃至図６１を参照して、この
例の半導体記憶装置の動作を説明する。図５７（ａ）に
示すデータストローブ信号回路７１Ａでは、データスト
ローブ信号ＤＳの立ち上がり（ライズ）エッジと立ち下
がり（フォール）エッジとを検出して、ワンショットパ
ルス信号Φｄｓｅｏを発生し、データストローブ信号Ｄ
Ｓを反転し遅延して、遅延データストローブ信号ＤＳＤ
を発生する。一方、図５７（ｂ）に示すクロック信号回
路７２Ａでは、クロック信号ＣＬＫの立ち下がり（フォ
ール）エッジを検出して、ワンショットパルス信号Φｃ
ｌｋｄｉｎ’を発生する。
【０１７３】図５８（ａ）に示すライトデータマスク回
路７３Ａにおいて、データストローブ信号ＤＳのライズ
遷移とフォール遷移の検出によって発生したワンショッ
トパルス信号Φｄｓｅｏに応じて、入力データ制御信号
ＤＭｉをレジスタ回路７３２に取り込み、レジスタ回路
７３２の出力信号を、次のワンショットパルス信号Φｄ
ｓｅｏに応じてレジスタ回路７３３に取り込む。次にレ
ジスタ回路７３２，７３３に取り込まれた２個分のデー
タ制御信号を、遅延データストローブ信号ＤＳＤに応じ
て、データラッチ回路７３４，７３５に同時に取り込
む。その後、データラッチ回路７３４，７３５に取り込
まれたデータ制御信号を、クロック信号ＣＬＫのフォー
ル遷移検出によって発生したワンショットパルス信号Φ
ｃｌｋｄｉｎ’によって、次のレジスタ回路７３６，７
３７へ転送する。クロック信号ＣＬＫとデータストロー
ブ信号ＤＳとのタイミング差を示す規格ｔＤＱＳＳは、
クロック周期をｔＣＫとしたとき、例えば、０．４ｔＣ
Ｋ（ｔＤＱＳ最小）〜０．９ｔＣＫ（ｔＤＱＳＳ最大）
の範囲である。したがって、図６０，図６１に示すよう
に、０．４ｔＣＫと０．９ｔＣＫの２つの場合におい
て、ミスラッチに対するマージンの確保が必要であり、
このため遅延データストローブ信号ＤＳＤ発生部での遅
延回路７１４の遅延量を最適値に調整する。これによっ
て、図６０においては、データストローブ信号のタイミ
ングが最も早い状態でもラッチマージンが確保されてお
り、図６１においては、データストローブ信号のタイミ
ングが最も遅い状態でもラッチマージンが確保されるこ
とが示されている。
【０１７４】このように、この例の半導体記憶装置の構
成によれば、データストローブ信号ＤＳの制御によって
取り込まれた入力データ制御信号を、クロック信号ＣＬ
Ｋの制御に変換する際のラッチマージンを確保すること
ができる。この例は、クロック信号ＣＬＫとデータスト
ローブ信号ＤＳとのタイミング差を示すｔＤＱＳの値が
小さい場合に有効であるとともに、ラッチマージン確保
のための遅延回路の数が少ないので、回路構成が簡単に
なる。さらにこの例では、クロック信号ＣＬＫによる制
御も、ワンショットパルス信号Φｃｌｋｄｉｎ’によっ
て行うことで、クロック信号ＣＬＫのデューティに対す
る依存性を解消することができる。
【０１７５】◇第１８実施例 図６２及び図６３は、この発明の第１８実施例である半
導体記憶装置の電気的構成を示すブロック図である。こ
の第１８実施例の半導体記憶装置は、同図に示すよう
に、データストローブ信号回路８１Ａと、クロック信号
回路８２Ａと、データイン回路８３Ａとから概略構成さ
れている。
【０１７６】データストローブ信号回路８１Ａは、図６
２（ａ）に示すように、入力バッファ８１１と、ライズ
／フォール遷移パルス発生回路８１２と、インバータ８
１３と、遅延回路８１４とを有している。入力バッファ
８１１，ライズ／フォール遷移パルス発生回路８１２，
インバータ８１３，遅延回路８１４は、それぞれ、図５
７（ａ）に示された入力バッファ７１１，ライズ／フォ
ール遷移パルス発生回路７１２，インバータ７１３，遅
延回路７１４と同じ構成，機能を有している。したがっ
て、データストローブ信号回路８１Ａは、第１７実施例
のデータストローブ信号回路７１Ａと同じ機能を有して
いる。
【０１７７】クロック信号回路８２Ａは、図６２（ｂ）
に示すように、入力バッファ８２１と、フォール遷移パ
ルス発生回路８２２と、ライズ遷移パルス発生回路８２
３と、遅延回路８２４と、分周回路８２５と、ライズ遷
移パルス発生回路８２６と、スイッチ回路８２７とを有
している。入力バッファ８２１，フォール遷移パルス発
生回路８２２は、図５７（ｂ）に示された入力バッファ
７２１，フォール遷移パルス発生回路７２２と同じ構
成，機能を有している。入力バッファ８２１，ライズ遷
移パルス発生回路８２３，遅延回路８２４，分周回路８
２５，ライズ遷移パルス発生回路８２６は、図８３に示
された入力バッファ２２１１，ライズ遷移パルス発生回
路２２１２，遅延回路２２１３，分周回路２２１４，ラ
イズ遷移パルス発生回路２２１５と同じ構成，機能を有
している。したがって、クロック信号回路８２Ａは、ス
イッチ回路８２７が図示の接続状態では、第１７実施例
の場合のクロック信号回路７２Ａと同じ機能を有し、ス
イッチ回路８２７が図示と反対の接続状態では、第３の
従来例の場合のクロック信号回路２２１と同じ機能を有
している。
【０１７８】ライトデータマスク回路８３Ａは、図６３
に示すように、入力バッファ８３１と、レジスタ回路８
３２，８３３，８３６，８３７と、データラッチ回路８
３４，８３５と、ライトデータマスク信号ドライブ回路
８３８Ａと、スイッチ回路８３９，８３１０，８３１
１，８３１２とを有している。入力バッファ８３１と、
レジスタ回路８３２，８３３，８３６，８３７と、デー
タラッチ回路８３４，８３５と、データバスドライブ回
路８３８とは、図５８（ａ）に示された入力バッファ７
３１と、レジスタ回路７３２，７３３，７３６，７３７
と、データラッチ回路７３４，７３５と、ライトデータ
マスク信号ドライブ回路７３８Ａと同じ構成，機能を有
している。入力バッファ８３１と、レジスタ回路８３
２，８３３，８３６，８３７と、ライトデータマスク信
号ドライブ回路８３８Ａとは、図８４（ａ）に示された
入力バッファ２２２１と、レジスタ回路２２２２，２２
２３，２２２４，２２２５と、ライトデータマスク信号
ドライブ回路２２２６と同じ構成，機能を有している。
したがって、ライトデータマスク回路８３Ａは、スイッ
チ回路８３９，８３１０，８３１１，８３１２が図示の
接続状態のときは、第１７実施例の場合のライトデータ
マスク回路７３Ａと同じ機能を有し、スイッチ回路８３
９，８３１０，８３１１，８３１２が図示と反対の接続
状態のときは、第３の従来例の場合のライトデータマス
ク２２２と同じ機能を有している。
【０１７９】このように、この例の半導体記憶装置の構
成によれば、スイッチ回路８２７，８３９，８３１０，
８３１１，８３１２の切り換え状態に応じて、第１７実
施例の場合の動作と、第３の従来例の場合の動作とを切
り換えて行うことができる。スイッチ回路８２７，８３
９，８３１０，８３１１，８３１２は、ボンディングオ
プションで設定することによって、上記のいずれかの状
態に固定的に切り換えることができることは、第１２実
施例の場合と同じである。
【０１８０】◇第１９実施例 図６４及び図６５は、この発明の第１９実施例である半
導体記憶装置の電気的構成を示すブロック図、図６６
は、第１９実施例の動作を説明するタイミングチャー
ト、図６７は、データストローブ信号のタイミングが最
も早い場合のラッチマージンの説明図、また、図６８
は、データストローブ信号のタイミングが最も遅い場合
のラッチマージンの説明図である。この第１９実施例の
半導体記憶装置は、図６４及び図６５に示すように、デ
ータストローブ信号回路９１Ａと、クロック信号回路９
２Ａと、ライトデータマスク回路９３Ａとから概略構成
されている。
【０１８１】データストローブ信号回路９１Ａは、図６
４（ａ）に示すように、入力バッファ９１１と、ライズ
遷移パルス発生回路９１２と、フォール遷移パルス発生
回路９１３と、インバータ９１４と、遅延回路９１５と
を有しており、その構成，機能は、図２９（ａ）に示さ
れた第９実施例のデータストローブ信号回路９１と同様
である。
【０１８２】クロック信号回路９２Ａは、図６４（ｂ）
に示すように、入力バッファ９２１と、フォール遷移パ
ルス発生回路９２２とを有しており、その構成，機能
は、図２９（ｂ）に示された第９実施例のクロック信号
回路９２と同様である。
【０１８３】データイン回路９３Ａは、図６５（ａ）に
示すように、入力バッファ９３１と、レジスタ回路９３
２，９３３，９３６，９３７と、データラッチ回路９３
４，９３５と、データバスドライブ回路９３８とを有し
ている。入力バッファ９３１は、入力データ制御信号Ｄ
Ｍｉ（ｉ＝Ｕ，Ｌ）をレジスタ回路９３２、９３３に供
給する。レジスタ回路９３２は、入力バッファ９３１の
出力信号を、ワンショットパルス信号Φｄｓｅに応じて
取り込む。レジスタ回路９３３は、入力バッファ９３１
の出力信号を、ワンショットパルス信号Φｄｓｏに応じ
て取り込む。データラッチ回路９３４，９３５は、それ
ぞれレジスタ回路９３２，９３３の出力信号を、遅延デ
ータストローブ信号ＤＳＤに応じてラッチして、それぞ
れ出力信号ｅｄ１，ｏｄ１を発生する。レジスタ回路９
３６，９３７は、それぞれデータラッチ回路９３４，９
３５の出力信号を、ワンショットパルス信号Φｃｌｋｄ
ｉｎ’に応じて取り込んで、それぞれ出力信号ｅｄ２，
ｏｄ２を発生する。ライトデータマスク信号ドライブ回
路９３８Ａは、レジスタ回路９３６の出力信号ｅｄ２
と、レジスタ回路９３７の出力信号ｏｄ２とを並列に、
それぞれ偶数番目のデータバスＤＭＥｉ（ｉ＝Ｕ，Ｌ）
と、奇数番目のデータバスアスＤＭＯｉ（ｉ＝Ｕ，Ｌ）
とに供給し、これによって、入力データ制御信号が図示
されないライトデータ制御回路に供給される。ここで、
レジスタ回路９３２，９３３，９３６，９３７は、すべ
て、図６５（ｂ）のレジスタ回路９４Ａによって示され
る同じ回路構成を有している。レジスタ回路９４Ａは、
図３０（ｂ）に示されたレジスタ回路９４と略同じ構
成、機能を有している。また、データラッチ回路９３
４，９３５は、図６５（ｃ）のデータラッチ回路９５Ａ
によって示される同じ回路構成を有している。データラ
ッチ回路９５Ａは、図３０（ｃ）に示されたデータラッ
チ回路９５と略同じ構成、機能を有している。
【０１８４】次に、図６４乃至図６８を参照して、この
例の半導体記憶装置の動作について説明する。図６４
（ａ）に示すデータストローブ信号回路９１Ａでは、デ
ータストローブ信号ＤＳの立ち上がり（ライズ）エッジ
を検出して、ワンショットパルス信号Φｄｓｅを発生
し、また、データストローブ信号ＤＳの立ち下がり（フ
ォール）エッジを検出して、ワンショットパルス信号Φ
ｄｓｏを発生する。さらに、データストローブ信号ＤＳ
を反転し遅延して、遅延データストローブ信号ＤＳＤを
発生する。一方、図６４（ｂ）に示すクロック信号回路
９２Ａでは、クロック信号ＣＬＫの立ち下がり（フォー
ル）エッジを検出して、ワンショットパルス信号Φｃｌ
ｋｄｉｎ’を発生する。
【０１８５】図６５（ａ）に示すライトデータマスク回
路９３Ａにおいて、データストローブ信号ＤＳのライズ
遷移検出によって発生したワンショットパルス信号Φｄ
ｓｅによって、入力データ制御信号ＤＭｉをレジスタ回
路９３２に取り込み、データストローブ信号ＤＳのフォ
ール遷移検出によって発生したワンショットパルス信号
Φｄｓｏによって、データ入力ＤＭｉをレジスタ回路９
３３に取り込む。次にレジスタ回路９３２，９３３に取
り込まれた２個分のデータ制御信号を、遅延データスト
ローブ信号ＤＳＤに応じて、データラッチ回路９３４，
９３５に同時に取り込む。その後、データラッチ回路９
３４，９３５に取り込まれたデータ制御信号ｅｄ１，ｏ
ｄ１を、クロック信号ＣＬＫのフォール遷移検出によっ
て発生したワンショットパルス信号Φｃｌｋｄｉｎ’に
よって、次のレジスタ回路９３６，９３７へ転送する。
クロック信号ＣＬＫとデータストローブ信号ＤＳとのタ
イミング差を示す規格ｔＤＱＳＳは、クロック周期をｔ
ＣＫとしたとき、例えば、０．４ｔＣＫ（ｔＤＱＳＳ最
小）〜０．９ｔＣＫ（ｔＤＱＳＳ最大）の範囲である。
したがって、図６７，図６８に示すように、０．４ｔＣ
Ｋと０．９ｔＣＫの２つの場合において、ミスラッチに
対するマージンの確保が必要であり、このため遅延デー
タストローブ信号ＤＳＤ発生部での遅延回路９１５の遅
延量を最適値に調整する。これによって、図６７におい
ては、データストローブ信号のタイミングが最も早い状
態でもラッチマージンが確保されており、図６８におい
ては、データストローブ信号のタイミングが最も遅い状
態でもラッチマージンが確保されることが示されてい
る。
【０１８６】このように、この例の半導体記憶装置の構
成によれば、データストローブ信号ＤＳの制御によって
取り込まれた入力データ制御信号を、クロック信号ＣＬ
Ｋの制御に変換する際のラッチマージンを確保すること
ができる。この例は、クロック信号ＣＬＫとデータスト
ローブ信号ＤＳとのタイミング差を示すｔＤＱＳの値が
小さい場合に有効であるとともに、ラッチマージン確保
のための遅延回路の数が少ないので、回路構成が簡単に
なる。さらにこの例では、クロック信号ＣＬＫによる制
御も、ワンショットパルス信号Φｃｌｋｄｉｎ’によっ
て行うことで、クロック信号ＣＬＫのデューティに対す
る依存性を解消することができる。
【０１８７】◇第２０実施例 図６９及び図７０は、この発明の第２０実施例である半
導体記憶装置の電気的構成を示すブロック図である。こ
の第２０実施例の半導体記憶装置は、同図に示すよう
に、データストローブ信号回路１０１Ａと、クロック信
号回路１０２Ａと、ライトデータマスク回路１０３Ａと
から概略構成されている。
【０１８８】データストローブ信号回路１０１Ａは、図
６９（ａ）に示すように、入力バッファ１０１１と、ラ
イズ遷移パルス発生回路１０１２と、フォール遷移パル
ス発生回路１０１３と、インバータ１０１４と、遅延回
路１０１５とを有している。入力バッファ１０１１，ラ
イズ遷移パルス発生回路１０１２，フォール遷移パルス
発生回路１０１３，インバータ１０１４，遅延回路１０
１５は、図６４（ａ）に示された入力バッファ９１１，
ライズ遷移パルス発生回路９１２，フォール遷移パルス
発生回路９１３，インバータ９１４，遅延回路９１５と
同じ構成，機能を有している。したがって、データスト
ローブ信号回路１０１Ａは、第１９実施例のデータスト
ローブ信号回路９１Ａと略同じ機能を有している。
【０１８９】クロック信号回路１０２Ａは、図６９
（ｂ）に示すように、入力バッファ１０２１と、フォー
ル遷移パルス発生回路１０２２と、分周回路１０２３
と、ライズ遷移パルス発生回路１０２４と、遅延回路１
０２５と、１周期遅延回路１０２６と、分周回路１０２
７と、ライズ遷移パルス発生回路１０２８と、スイッチ
回路１０２９とを有している。入力バッファ１０２１，
フォール遷移パルス発生回路１０２２は、図６４（ｂ）
に示された入力バッファ９２１，フォール遷移パルス発
生回路９２２と同じ構成，機能を有している。入力バッ
ファ１０２１，分周回路１０２３，ライズ遷移パルス発
生回路１０２４，遅延回路１０２５，１周期遅延回路１
０２６，分周回路１０２７，ライズ遷移パルス発生回路
１０２８は、図８５に示された入力バッファ２３１１，
分周回路２３１２，ライズ遷移パルス発生回路２３１
３，遅延回路２３１４，１周期遅延回路２３１５，分周
回路２３１６，ライズ遷移パルス発生回路２３１７と同
じ構成，機能を有している。したがって、クロック信号
回路１０２は、スイッチ回路１０２９が図示の接続状態
では、第１９実施例の場合のクロック信号回路９２Ａと
同じ機能を有し、スイッチ回路１０２９が図示と反対の
接続状態では、第４の従来例の場合のクロック信号回路
２３１と同じ機能を有している。
【０１９０】また、ライトデータマスク回路１０３Ａ
は、図７０に示すように、入力バッファ１０３１と、レ
ジスタ回路１０３２，１０３３，１０３６，１０３７
と、データラッチ回路１０３４，１０３５と、ライトデ
ータマスク信号ドライブ回路１０３８Ａと、スイッチ回
路１０３９，１０３１０，１０３１１，１０３１２，１
０３１３とを有してなっている。入力バッファ１０３１
と、レジスタ回路１０３２，１０３３，１０３６，１０
３７と、データラッチ回路１０３４，１０３５と、ライ
トデータマスク信号ドライブ回路１０３８Ａとは、図６
５（ａ）に示された入力バッファ９３１と、レジスタ回
路９３２，９３３，９３６，９３７と、データラッチ回
路９３４，９３５と、ライトデータマスク信号ドライブ
回路９３８Ａと同じ構成，機能を有している。入力バッ
ファ１０３１と、レジスタ回路１０３２，１０３３，１
０３６，１０３７と、データバスドライブ回路１０３８
Ａとは、図８７（ａ）に示された入力バッファ２３２１
と、レジスタ回路２３２２，２３２３，２３２４，２３
２５と、ライトデータマスク信号ドライブ回路２３２６
と同じ構成，機能を有している。したがって、ライトデ
ータマスク回路１０３Ａは、スイッチ回路１０２９，１
０３９，１０３１０，１０３１１，１０３１２，１０３
１３が図示の接続状態のときは、第１９実施例の場合の
データイン回路９３Ａと同じ機能を有し、スイッチ回路
１０２９，１０３９，１０３１０，１０３１１，１０３
１２，１０３１３が図示と反対の接続状態のときは、第
４の従来例の場合のデータイン回路２３２と同じ機能を
有している。
【０１９１】このように、この例の半導体記憶装置の構
成によれば、スイッチ回路１０２９，１０３９，１０３
１０，１０３１１，１０３１２，１０３１３の切り換え
に応じて、第１９実施例の場合の動作と、第４の従来例
の場合の動作とを切り換えて行うことができる。スイッ
チ回路１０２９，１０３９，１０３１０，１０３１１，
１０３１２，１０３１３は、ボンディングオプションに
よって設定することによって、上記のいずれかの状態に
固定的に切り換えることができることは、第１２実施例
の場合と同じである。
【０１９２】◇第２１実施例 図７１は、この発明の第２１実施例である半導体記憶装
置の電気的構成を示すブロック図、図７２は、第２１実
施例におけるタイミング信号作成回路の構成を示す図で
ある。この例の半導体記憶装置は、図７１に示すよう
に、クロック信号回路３６１と、データストローブ信号
回路３６２と、中間バッファ回路３６３と、データイン
（ＤＩＮ）回路３６４と、ライトデータマスク（ＣＤ
Ｍ）回路３６５とから概略構成されている。
【０１９３】クロック信号回路３６１は、上記各実施例
に示された構成，機能を有し、クロック信号ＣＬＫか
ら、その立ち上がり（ライズ）エッジを検出したワンシ
ョットパルス信号Φｃｌｋを出力する。データストロー
ブ信号回路３６２は、上記各実施例に示された構成，機
能を有し、データストローブ信号ＤＳから、その立ち上
がり（ライズ）エッジと立ち下がり（フォール）エッジ
とを検出したワンショットパルス信号Φｄｓｅｏと、デ
ータストローブ信号ＤＳの立ち下がり（フォール）エッ
ジのみを検出して遅延したタイミング信号Φｄｓｏｄと
を出力する。中間バッファ３６３は、これらの各タイミ
ング信号Φｃｌｋ，Φｄｓｅｏ，Φｄｓｏｄを増幅する
とともに、切り替えを行って、データイン回路３６４
と、ライトデータマスク回路３６５にタイミング信号を
供給する。
【０１９４】データイン回路３６４は、上記各実施例に
示された構成，機能を有し、中間バッファ３６３から出
力されるタイミング信号を用いて、上記各実施例に示さ
れたような、データストローブ信号ＤＳの制御で取り込
んだ入力データをクロック信号ＣＬＫの制御に変換する
動作を行う。ライトデータマスク回路３６５は、上記各
実施例に示された構成，機能を有し、中間バッファ３６
３から出力されるタイミング信号を用いて、上記各実施
例に示されたような、データストローブ信号ＤＳの制御
で取り込んだ入力データ制御信号をクロック信号ＣＬＫ
の制御に変換する動作を行う。
【０１９５】この例のタイミング信号作成回路３７０
は、図７２に示す構成を有し、中間バッファ３６３に含
まれている。タイミング信号作成回路３７０において
は、増幅部３７１を介してタイミング信号Φｄｓｏｄを
増幅して、タイミング信号ΦｄｓｏｄＤ（Ｄは出力タイ
ミング信号であることを示す。以下、同様）として出力
する。また、選択部（ＭＵＸ）３７２において、モード
制御信号ＭＤＤＤＲに応じて、ワンショットパルス信号
Φｃｌｋとワンショットパルス信号ΦｄｓｅｏＵ（Ｕは
入力データ制御信号のＵビットに対応するタイミング信
号を示す。以下、同様）とを切り替えたのち、増幅部３
７３で増幅して、タイミング信号ΦｄｓｅｏＤとして出
力する。さらに、アンド回路３７４でワンショットパル
ス信号Φｃｌｋと、ＳＤＲ型半導体記憶装置としての動
作モード又はＤＤＲ型半導体記憶装置としての動作モー
ドを定めるためのモード制御信号ＭＤＤＤＲとの論理積
をとり、遅延回路３７５で遅延し、増幅部３７６で増幅
して、クロック信号ＣＬＫ又はその１周期遅れの信号Φ
／ｃｌｋを遅延したワンショットパルス信号Φｃｌｋｄ
ｉｎＤとして出力する。
【０１９６】このように、この例の半導体記憶装置の構
成によれば、動作モードを示すモード制御信号ＭＤＤＤ
Ｒに応じて選択されたタイミング信号を、中間バッファ
を経て各データイン回路又はライトデータマスク回路に
供給するので、上述の各実施例に示された、ＳＤＲ型半
導体記憶装置の動作又はＤＤＲ型半導体記憶装置の動作
を実現することができる。
【０１９７】◇第２２実施例 図７３は、この発明の第２２実施例である半導体記憶装
置の電気的構成を示すブロック図、図７４は、第２２実
施例におけるタイミング信号作成回路の構成を示す図で
ある。この例の半導体記憶装置は、図７３に示すよう
に、クロック信号回路３８１と、データストローブ信号
回路３８２，３８３と、中間バッファ回路３８４と、デ
ータイン（ＤＩＮ）回路３８５と、ライトデータマスク
（ＣＤＭ）回路３８６，３８７とから概略構成されてい
る。
【０１９８】クロック信号回路３８１は、上記各実施例
に示された構成，機能を有し、クロック信号ＣＬＫか
ら、その立ち上がり（ライズ）エッジを検出したワンシ
ョットパルス信号Φｃｌｋを出力する。データストロー
ブ信号回路３８２は、上記各実施例に示された構成，機
能を有し、Ｌビットに対応するデータストローブ信号Ｄ
ＳＬから、その立ち上がり（ライズ）エッジと立ち下が
り（フォール）エッジを検出したワンショットパルス信
号ΦｄｓｅｏＬと、データストローブ信号ＤＳＬの立ち
下がり（フォール）エッジのみを検出して遅延したタイ
ミング信号ΦｄｓｏｄＬとを出力する。データストロー
ブ信号回路３８３は、上記各実施例に示された構成，機
能を有し、Ｕビットに対応するデータストローブ信号Ｄ
ＳＵから、その立ち上がり（ライズ）エッジと立ち下が
り（フォール）エッジを検出したワンショットパルス信
号ΦｄｓｅｏＵと、データストローブ信号ＤＳＵの立ち
下がり（フォール）エッジのみを検出して遅延したタイ
ミング信号ΦｄｓｏｄＵとを出力する。中間バッファ３
８４は、これらの各タイミング信号Φｃｌｋ，Φｄｓｅ
ｏＵ，ΦｄｓｏｄＵ，ΦｄｓｅｏＬ，ΦｄｓｏｄＬを増
幅するとともに、切り替えを行って、データイン回路３
８５と、ライトデータマスク回路３８６，３８７にタイ
ミング信号を供給する。
【０１９９】データイン回路３８５は、上記各実施例に
示された構成，機能を有し、中間バッファ３８４から出
力されるタイミング信号を用いて、上記各実施例に示さ
れたような、データストローブ信号ＤＳの制御で取り込
んだ入力データをクロック信号ＣＬＫの制御に変換する
動作を行う。ライトデータマスク回路３８６は、上記各
実施例に示された構成，機能を有し、中間バッファ３９
４から出力される、Ｌビットに対応するタイミング信号
を用いて、上記各実施例に示されたような、データスト
ローブ信号ＤＳの制御で取り込んだ入力データ制御信号
をクロック信号ＣＬＫの制御に変換する動作を行う。ラ
イトデータマスク回路３８７は、上記各実施例に示され
た構成，機能を有し、中間バッファ３９４から出力され
る、Ｕビットに対応するタイミング信号を用いて、上記
各実施例に示されたような、データストローブ信号ＤＳ
の制御で取り込んだ入力データ制御信号をクロック信号
ＣＬＫの制御に変換する動作を行う。
【０２００】この例のタイミング信号作成回路３９０
は、図７４に示す構成を有し、中間バッファ３８４に含
まれている。タイミング信号作成回路３９０において
は、増幅部３９１を介してタイミング信号ΦｄｓｏｄＵ
を増幅して、タイミング信号ΦｄｓｏｄＤＵとして出力
する。また、選択部（ＭＵＸ）３９２において、Ｕビッ
ト又はＬビットの別を示すビット指定信号ＭＤＸに応じ
て、タイミング信号ΦｄｓｏｄＵとタイミング信号Φｄ
ｓｏｄＬ（Ｌは入力データ制御信号のＬビットに対応す
るタイミング信号を示す。以下、同様）とを切り替えた
のち、増幅部３９３で増幅して、タイミング信号Φｄｓ
ｏｄＤＬとして出力する。また、選択部３９４におい
て、モード制御信号ＭＤＤＤＲに応じて、ワンショット
パルス信号Φｃｌｋとワンショットパルス信号Φｄｓｅ
ｏＵとを切り替えたのち、増幅部３９５で増幅して、ワ
ンショットパルス信号ΦｄｓｅｏＤＵとして出力する。
また、選択部３９６において、モード制御信号ＭＤＤＤ
Ｒに応じて、ワンショットパルス信号Φｃｌｋとワンシ
ョットパルス信号ΦｄｓｅｏＵとワンショットパルス信
号ΦｄｓｅｏＬとからいずれか一つを選択したのち、増
幅部３９７で増幅して、ワンショットパルス信号Φｄｓ
ｅｏＤＬとして出力する。さらに、アンド回路３９８で
ワンショットパルス信号Φｃｌｋとモード制御信号ＭＤ
ＤＤＲとの論理積をとり、遅延回路３９９で遅延し、増
幅部３９１０で増幅して、クロック信号ＣＬＫ又はその
１周期遅れの信号Φ／ｃｌｋを遅延したワンショットパ
ルス信号ΦｃｌｋｄｉｎＤとして出力する。
【０２０１】このように、この例の半導体記憶装置の構
成によれば、複数のデータストローブ信号回路から出力
されたタイミング信号から、ビット構成を示すビット指
定信号ＭＤＸと、動作モードを示すモード制御信号ＭＤ
ＤＤＲとに応じて選択されたタイミング信号を、中間バ
ッファを経て、複数に分割された各データイン回路又は
ライトデータマスク回路に供給するので、上述の各実施
例に示された、ＳＤＲ型半導体記憶装置の動作又はＤＤ
Ｒ型半導体記憶装置の動作を実現することができる。
【０２０２】◇第２３実施例 図７５は、この発明の第２３実施例であるモード制御信
号作成回路の構成を示す図である。この例のモード制御
信号作成回路４００は、図７５に示す構成を有し、コマ
ンドデコーダ（又はテスト回路）４０１，４０２を有し
ている。ボンディングオプションによるスイッチ回路の
切り替えを指示する、ボンディングオプション指示信号
ＢＯＴ０が与えられたときは、ノア回路４０３におい
て、コマンドデコーダ４０１から信号ＢＯＴ０を無効に
するための禁止（ｄｉｓａｂｌｅ）信号ＫＢＯが出力さ
れていないことを条件として、指示信号ＢＯＴ０によっ
て、モード制御信号ＭＤＤＤＲが出力される。また、外
部コマンドＣＭＤｉ（ｉ＝０，１，２， ）によって、
動作モードが指示されたときは、コマンドデコーダ４０
１がこれをデコードして、モード制御信号ＭＤＤＤＲ
を、オア回路４０４を介して出力するとともに、上述の
禁止信号ＫＢＯを出力して、ボンディングオプション指
示信号ＢＯＴ０によるモード制御信号ＭＤＤＤＲの出力
を無効にする。コマンドデコーダ４０１は、モード制御
信号ＭＤＤＤＲの切り替えコマンド専用に設けられてい
るものであって、このコマンドをデコードするととも
に、このコマンドのデコード結果を保持して出力するこ
とができるようになっている。一方、コマンドデコーダ
４０２は、各種外部コマンドを取り込むために設けられ
ているものであるが、外部コマンドによって、例えばあ
る種のテスト信号ＴＥＳＴｉ（ｉ＝０，１，２， ）を
出力する状態では、同時にリセット信号ＲＥＳＥＴを出
力することによって、コマンドデコーダ４０１を初期状
態にリセットすることができる。
【０２０３】このように、この例のモード制御信号作成
回路によれば、上述の各実施例に示された、ボンディン
グオプションによるスイッチ回路の切り替えを、外部信
号または外部コマンドに応じて、複数に分割された各デ
ータイン回路又はライトデータマスク回路ごとに実現す
ることができる。
【０２０４】◇第２４実施例 図７６は、この発明の第２４実施例である固定電位付与
回路の構成を示す図である。この例の固定電位付与回路
は、図７６に示すように、レベルシフタ４１１と、トラ
ンジスタ４１２とを有している。モード制御信号ＭＤＤ
ＤＲによって、半導体記憶装置の動作モードの切り替え
を行う場合には、インバータを介して供給されたモード
制御信号ＭＤＤＤＲを、レベルシフタ４１１を介してレ
ベルシフトして、トランジスタ４１２のゲートに与え
る。これによって、フローティングノードとなる入力端
子ＩＮＰＵＴに、固定電位ＦＩＸＶを付与することによ
って、入力端子ＩＮＰＵＴの状態を電気的に固定して、
不安定な動作の発生を防止する。この場合の固定電位と
しては、例えば、入力データやコマンドの論理レベルを
決定するための比較電位である参照電位（当該装置の仕
様によって定められている）を使用することができる。
【０２０５】このように、この例の半導体記憶装置の構
成によれば、モード制御信号の切り替えによって、動作
モードが変更されたために、フローティングノードとな
る入力端子が発生した場合でも、これに固定電位を与え
て電気的に固定するので、不安定な動作が発生する恐れ
がない。
【０２０６】以上、この発明の実施例を図面により詳述
してきたが、具体的な構成はこの実施例に限られたもの
ではなく、この発明の要旨を逸脱しない範囲の設計の変
更等があってもこの発明に含まれる。例えば、第５実施
例の場合に、遅延回路５２２，５３４を省略することに
よって、ｔＤＱＳＳが基準値（１ｔＣＫ）に比較的近い
場合に対応可能にすることができ、また、この場合の構
成と、第２の従来例の構成との切り換え可能な組み合わ
せを実現することもできる。さらに、例えば、第５実施
例における遅延回路５３４に相当する遅延回路を、デー
タストローブ信号回路５１の内部に設けることによっ
て、データイン回路５３内の遅延回路５３４を省いた回
路構成とすることも可能である。図示されないデータ制
御回路における、データ制御信号の制御は、マスクに限
らず、他の制御であってもよい。また、入力端子がフロ
ーティングノードとなる場合に、固定電位として付与す
る参照電位は、入力端子に与える場合に限らず、入力初
段回路に与える参照電位であってもよい。さらに、外部
の電源電圧が下がった場合、レベルシフタを用いず直接
トランジスタのゲートに制御信号ＭＤＤＤＲを用い制御
することもよい。この発明のタイミング信号作成回路お
よび制御回路は、半導体記憶装置に対して、その書きこ
み動作時に限らず、読み出し時の動作モードを制御す
る。例えば、ＤＤＲ型半導体記憶装置が外部システムに
対し、データ信号とともにデータストローブ信号を供給
するが、従来、ＳＤＲ型半導体記憶装置ではデータを出
力するのみである。例えば、この動作モードの切り替え
をＭＤＤＤＲ信号で行う事は容易に適用することができ
る。
【０２０７】
【発明の効果】以上説明したように、この発明の半導体
記憶装置によれば、データストローブ信号ＤＳを用いた
ＤＤＲ−ＳＤＲＡＭにおいて、データストローブ信号Ｄ
Ｓから生成したワンショットパルス信号を用いて入力デ
ータ又は入力制御信号をラッチした後、ラッチされたデ
ータをクロック信号ＣＬＫから生成したワンショットパ
ルス信号を用いてラッチし直すようにしたので、それぞ
れのワンショットパルス信号の遅延量の制御によって、
ＤＳ制御で取り込んだ入力データ又は入力データ制御信
号をＣＬＫ制御に変換する動作における、入力データ又
は入力データ制御信号のラッチマージンを十分確保する
ことができるようになる。また、この際、クロック信号
ＣＬＫによる制御を、クロック信号ＣＬＫから生成した
ワンショットパルス信号によって行なうようにしたの
で、クロック信号ＣＬＫのデューティ（ハイレベル幅と
ロウレベル幅の比）に対する依存性を解消することがで
きる。
【図面の簡単な説明】
【図１】この発明の第１実施例である半導体記憶装置の
電気的構成を示すブロック図である。
【図２】この発明の第１実施例である半導体記憶装置の
電気的構成を示すブロック図である。
【図３】第１実施例の動作を説明するタイミングチャー
トである。
【図４】第１実施例におけるデータストローブ信号のタ
イミングが最も早い場合のラッチマージンの説明図であ
る。
【図５】第１実施例におけるデータストローブ信号のタ
イミングが最も遅い場合のラッチマージンの説明図であ
る。
【図６】この発明の第２実施例である半導体記憶装置の
電気的構成を示すブロック図である。
【図７】この発明の第２実施例である半導体記憶装置の
電気的構成を示すブロック図である。
【図８】この発明の第３実施例である半導体記憶装置の
電気的構成を示すブロック図である。
【図９】この発明の第３実施例である半導体記憶装置の
電気的構成を示すブロック図である。
【図１０】第３実施例の動作を説明するタイミングチャ
ートである。
【図１１】第３実施例におけるデータストローブ信号の
タイミングが最も早い場合のラッチマージンの説明図で
ある。
【図１２】第３実施例におけるデータストローブ信号の
タイミングが最も遅い場合のラッチマージンの説明図で
ある。
【図１３】この発明の第４実施例である半導体記憶装置
の電気的構成を示すブロック図である。
【図１４】この発明の第４実施例である半導体記憶装置
の電気的構成を示すブロック図である。
【図１５】この発明の第５実施例である半導体記憶装置
の電気的構成を示すブロック図である。
【図１６】この発明の第５実施例である半導体記憶装置
の電気的構成を示すブロック図である。
【図１７】第５実施例の動作を説明するタイミングチャ
ートである。
【図１８】第５実施例におけるデータストローブ信号の
タイミングが最も早い場合のラッチマージンの説明図で
ある。
【図１９】第５実施例におけるデータストローブ信号の
タイミングが最も遅い場合のラッチマージンの説明図で
ある。
【図２０】この発明の第６実施例である半導体記憶装置
の電気的構成を示すブロック図である。
【図２１】この発明の第６実施例である半導体記憶装置
の電気的構成を示すブロック図である。
【図２２】この発明の第７実施例である半導体記憶装置
の電気的構成を示すブロック図である。
【図２３】この発明の第７実施例である半導体記憶装置
の電気的構成を示すブロック図である。
【図２４】第７実施例の動作を説明するタイミングチャ
ートである。
【図２５】第７実施例におけるデータストローブ信号の
タイミングが最も早い場合のラッチマージンの説明図で
ある。
【図２６】第７実施例におけるデータストローブ信号の
タイミングが最も遅い場合のラッチマージンの説明図で
ある。
【図２７】この発明の第８実施例である半導体記憶装置
の電気的構成を示すブロック図である。
【図２８】この発明の第８実施例である半導体記憶装置
の電気的構成を示すブロック図である。
【図２９】この発明の第９実施例である半導体記憶装置
の電気的構成を示すブロック図である。
【図３０】この発明の第９実施例である半導体記憶装置
の電気的構成を示すブロック図である。
【図３１】第９実施例の動作を説明するタイミングチャ
ートである。
【図３２】第９実施例におけるデータストローブ信号の
タイミングが最も早い場合のラッチマージンの説明図で
ある。
【図３３】第９実施例におけるデータストローブ信号の
タイミングが最も遅い場合のラッチマージンの説明図で
ある。
【図３４】この発明の第１０実施例である半導体記憶装
置の電気的構成を示すブロック図である。
【図３５】この発明の第１０実施例である半導体記憶装
置の電気的構成を示すブロック図である。
【図３６】この発明の第１１実施例である半導体記憶装
置の電気的構成を示すブロック図である。
【図３７】この発明の第１１実施例である半導体記憶装
置の電気的構成を示すブロック図である。
【図３８】第１１実施例の動作を説明するタイミングチ
ャートである。
【図３９】第１１実施例におけるデータストローブ信号
のタイミングが最も早い場合のラッチマージンの説明図
である。
【図４０】第１１実施例におけるデータストローブ信号
のタイミングが最も遅い場合のラッチマージンの説明図
である。
【図４１】この発明の第１２実施例である半導体記憶装
置の電気的構成を示すブロック図である。
【図４２】この発明の第１２実施例である半導体記憶装
置の電気的構成を示すブロック図である。
【図４３】この発明の第１３実施例である半導体記憶装
置の電気的構成を示すブロック図である。
【図４４】この発明の第１３実施例である半導体記憶装
置の電気的構成を示すブロック図である。
【図４５】第１３実施例の動作を説明するタイミングチ
ャートである。
【図４６】第１３実施例におけるデータストローブ信号
のタイミングが最も早い場合のラッチマージンの説明図
である。
【図４７】第１３実施例におけるデータストローブ信号
のタイミングが最も遅い場合のラッチマージンの説明図
である。
【図４８】この発明の第１４実施例である半導体記憶装
置の電気的構成を示すブロック図である。
【図４９】この発明の第１４実施例である半導体記憶装
置の電気的構成を示すブロック図である。
【図５０】この発明の第１５実施例である半導体記憶装
置の電気的構成を示すブロック図である。
【図５１】この発明の第１５実施例である半導体記憶装
置の電気的構成を示すブロック図である。
【図５２】第１５実施例の動作を説明するタイミングチ
ャートである。
【図５３】第１５実施例におけるデータストローブ信号
のタイミングが最も早い場合のラッチマージンの説明図
である。
【図５４】第１５実施例におけるデータストローブ信号
のタイミングが最も遅い場合のラッチマージンの説明図
である。
【図５５】この発明の第１６実施例である半導体記憶装
置の電気的構成を示すブロック図である。
【図５６】この発明の第１６実施例である半導体記憶装
置の電気的構成を示すブロック図である。
【図５７】この発明の第１７実施例である半導体記憶装
置の電気的構成を示すブロック図である。
【図５８】この発明の第１７実施例である半導体記憶装
置の電気的構成を示すブロック図である。
【図５９】第１７実施例の動作を説明するタイミングチ
ャートである。
【図６０】第１７実施例におけるデータストローブ信号
のタイミングが最も早い場合のラッチマージンの説明図
である。
【図６１】第１７実施例におけるデータストローブ信号
のタイミングが最も遅い場合のラッチマージンの説明図
である。
【図６２】この発明の第１８実施例である半導体記憶装
置の電気的構成を示すブロック図である。
【図６３】この発明の第１８実施例である半導体記憶装
置の電気的構成を示すブロック図である。
【図６４】この発明の第１９実施例である半導体記憶装
置の電気的構成を示すブロック図である。
【図６５】この発明の第１９実施例である半導体記憶装
置の電気的構成を示すブロック図である。
【図６６】第１９実施例の動作を説明するタイミングチ
ャートである。
【図６７】第１９実施例におけるデータストローブ信号
のタイミングが最も早い場合のラッチマージンの説明図
である。
【図６８】第１９実施例におけるデータストローブ信号
のタイミングが最も遅い場合のラッチマージンの説明図
である。
【図６９】この発明の第２０実施例である半導体記憶装
置の電気的構成を示すブロック図である。
【図７０】この発明の第２０実施例である半導体記憶装
置の電気的構成を示すブロック図である。
【図７１】この発明の第２１実施例である半導体記憶装
置の電気的構成を示すブロック図である。
【図７２】第２１実施例におけるタイミング信号作成回
路の構成を示す図である。
【図７３】この発明の第２２実施例である半導体記憶装
置の電気的構成を示すブロック図である。
【図７４】第２２実施例におけるタイミング信号作成回
路の構成を示す図である。
【図７５】この発明の第２３実施例であるモード制御信
号作成回路の構成を示す図である。
【図７６】この発明の第２４実施例である固定電位付与
回路の構成を示す図である。
【図７７】第１の従来例の電気的構成を示すブロック図
である。
【図７８】第１の従来例の電気的構成を示すブロック図
である。
【図７９】第１の従来例の動作を説明するタイミングチ
ャートである。
【図８０】第２の従来例の電気的構成を示すブロック図
である。
【図８１】第２の従来例の電気的構成を示すブロック図
である。
【図８２】第２の従来例の動作を説明するタイミングチ
ャートである。
【図８３】第３の従来例の電気的構成を示すブロック図
である。
【図８４】第３の従来例の電気的構成を示すブロック図
である。
【図８５】第３の従来例の動作を説明するタイミングチ
ャートである。
【図８６】第４の従来例の電気的構成を示すブロック図
である。
【図８７】第４の従来例の電気的構成を示すブロック図
である。
【図８８】第４の従来例の動作を説明するタイミングチ
ャートである。
【図８９】第５の従来例の電気的構成を示すブロック図
である。
【符号の説明】
１１，２１，３１，４１，５１，６１，７１，８１，９
１，１０１，１１Ａ，２１Ａ，３１Ａ，４１Ａ，５１
Ａ，６１Ａ，７１Ａ，８１Ａ，９１Ａ，１０１Ａ，３６
２，３９２，３９３ データストローブ回路 １２，２２，３２，４２，５２，６２，７２，８２，９
２，１０２，１２Ａ，２２Ａ，３２Ａ，４２Ａ，５２
Ａ，６２Ａ，７２Ａ，８２Ａ，９２Ａ，１０２Ａ，３６
１，３９１ クロック信号回路 １３，２３，３３，４３，５３，６３，７３，８３，９
３，１０３，３６４，３９５ データイン回路 １３Ａ，２３Ａ，３３Ａ，４３Ａ，５３Ａ，６３Ａ，７
３Ａ，８３Ａ，９３Ａ，１０３Ａ，３６５，３９６，３
９７ ライトデータマスク回路 １４，３４，５４，７４，９４，１４Ａ，３４Ａ，５４
Ａ，７４Ａ，９４Ａレジスタ回路 ７５，９５，７５Ａ，９５Ａ データ制御信号ラッ
チ １３８，２３８，３３８，４３８，５３９，６３９，７
３８，８３８，９３８，１０３８ データバスドラ
イブ回路 １３８Ａ，２３８Ａ，３３８Ａ，４３８Ａ，５３９Ａ，
６３９Ａ，７３８Ａ，８３８Ａ，９３８Ａ，１０３８Ａ
ライトデータマスク信号ドライブ回路 １３２，１３３，１３４，１３５，１３６，１３７，３
３２，３３３，３３４，３３５，３３６，３３７，５３
２，５３３，５３５，５３６，５３７，５３８，７３
２，７３３，７３６，７３７，９３２，９３３，９３
６，９３７ レジスタ回路（データ保持手段） ３６３，３９４ 中間バッファ ７３４，７３５，９３４，９３５ データラッチ回
路（データ保持手段）

Claims (36)

    【特許請求の範囲】
  1. 【請求項１】 入力データの２個周期で出力されるデー
    タストローブ信号の立ち上がり（又は立ち下がり）エッ
    ジと立ち下がり（又は立ち上がり）エッジとに応じて入
    力データを順次取り込む、従続接続された第１及び第２
    のデータ保持手段を備え、 該第１及び第２のデータ保持手段に取り込まれたデータ
    を同時に取り出してクロック信号のタイミングで並列に
    記憶セルに書き込むように構成されていることを特徴と
    する半導体記憶装置。
  2. 【請求項２】 入力データの２個周期で出力されるデー
    タストローブ信号の立ち上がり（又は立ち下がり）エッ
    ジと立ち下がり（又は立ち上がり）エッジとから生成し
    た第１のワンショットパルス信号に応じて入力データを
    順次取り込む従続接続された第１の組の２個のデータ保
    持手段と、 該第１の組の２個のデータ保持手段に取り込まれた２個
    のデータを前記第１のワンショットパルス信号の２倍の
    周期を有するタイミング信号に応じて同時に取り込む第
    ２の組の２個のデータ保持手段と、 該第２の組の２個のデータ保持手段に取り込まれた２個
    のデータをクロック信号の立ち上がり又は立ち下がりエ
    ッジから生成した第２のワンショットパルス信号に応じ
    て同時に取り込む第３の組の２個のデータ保持手段とを
    備え、 該第３の組の２個のデータ保持手段に取り込まれた２個
    のデータを並列に記憶セルに書き込むように構成されて
    いることを特徴とする半導体記憶装置。
  3. 【請求項３】 前記タイミング信号が前記第１のワンシ
    ョットパルス信号より後に発生するように構成されてい
    ることを特徴とする請求項２記載の半導体記憶装置。
  4. 【請求項４】 前記第２の組の２個のデータ保持手段が
    それぞれレジスタ回路からなることを特徴とする請求項
    ２又は３記載の半導体記憶装置。
  5. 【請求項５】 前記タイミング信号がデータストローブ
    信号の立ち上がり又は立ち下がりエッジから遅延して生
    成されるとともに、前記第２のワンショットパルス信号
    がクロック信号の立ち上がり又は立ち下がりエッジから
    遅延して生成されるように構成されていることを特徴と
    する請求項４記載の半導体記憶装置。
  6. 【請求項６】 前記第２の組の２個のデータ保持手段が
    それぞれデータラッチ回路からなることを特徴とする請
    求項２又は３記載の半導体記憶装置。
  7. 【請求項７】 入力データの２個周期で出力されるデー
    タストローブ信号の立ち上がり（又は立ち下がり）エッ
    ジに応じて入力データを取り込む第１のデータ保持手段
    と、該データストローブ信号の立ち下がり（又は立ち上
    がり）エッジに応じて入力データを取り込む第２のデー
    タ保持手段とを備え、 該第１及び第２のデータ保持手段に取り込まれたデータ
    を同時に取り出してクロック信号のタイミングで並列に
    記憶セルに書き込むように構成されていることを特徴と
    する半導体記憶装置。
  8. 【請求項８】 入力データの２個周期で出力されるデー
    タストローブ信号の立ち上がり（又は立ち下がり）エッ
    ジから生成した第１のワンショットパルス信号に応じて
    入力データを取り込む第１のデータ保持手段と、該デー
    タストローブ信号の立ち下がり（又は立ち上がり）エッ
    ジから生成した第２のワンショットパルス信号に応じて
    入力データを取り込む第２のデータ保持手段とからなる
    第１の組の２個のデータ保持手段と、 該第１の組の２個のデータ保持手段に取り込まれた２個
    のデータを前記第１又は第２のワンショットパルス信号
    と同じ周期を有するタイミング信号に応じて同時に取り
    込む第２の組の２個のデータ保持手段と、 該第２の組の２個のデータ保持手段に取り込まれた２個
    のデータをクロック信号の立ち上がり又は立ち下がりエ
    ッジから生成した第３のワンショットパルス信号に応じ
    て同時に取り込む第３の組の２個のデータ保持手段とを
    備え、 該第３の組の２個のデータ保持手段に取り込まれた２個
    のデータを並列に記憶セルに書き込むように構成されて
    いることを特徴とする半導体記憶装置。
  9. 【請求項９】 前記タイミング信号が前記第１又は第２
    のワンショットパルス信号より後に発生するように構成
    されていることを特徴とする請求項８記載の半導体記憶
    装置。
  10. 【請求項１０】 前記第２の組の２個のデータ保持手段
    がそれぞれレジスタ回路からなることを特徴とする請求
    項８又は９記載の半導体記憶装置。
  11. 【請求項１１】 前記タイミング信号が前記第１又は第
    ２のワンショットパルス信号から遅延して生成されると
    ともに、前記第３のワンショットパルス信号がクロック
    信号の立ち上がり又は立ち下がりエッジから遅延して生
    成されるように構成されていることを特徴とする請求項
    １０記載の半導体記憶装置。
  12. 【請求項１２】 前記第２の組の２個のデータ保持手
    段、それぞれデータラッチ回路からなることを特徴とす
    る請求項８又は９記載の半導体記憶装置。
  13. 【請求項１３】 入力制御信号の２個周期で出力される
    データストローブ信号の立ち上がり（又は立ち下がり）
    エッジと立ち下がり（又は立ち上がり）エッジとに応じ
    て入力制御信号を順次取り込む、従続接続された第１及
    び第２の制御信号保持手段を備え、 該第１及び第２の制御信号保持手段に取り込まれた制御
    信号を同時に取り出してクロック信号のタイミングで並
    列にデータ制御を行うように構成されていることを特徴
    とする半導体記憶装置。
  14. 【請求項１４】 入力制御信号の２個周期で出力される
    データストローブ信号の立ち上がり（又は立ち下がり）
    エッジと立ち下がり（又は立ち上がり）エッジとから生
    成した第１のワンショットパルス信号に応じて入力制御
    信号を順次取り込む従続接続された第１の組の２個の制
    御信号保持手段と、 該第１の組の２個の制御信号保持手段に取り込まれた２
    個の制御信号を前記第１のワンショットパルス信号の２
    倍の周期を有するタイミング信号に応じて同時に取り込
    む第２の組の２個の制御信号保持手段と、 該第２の組の２個の制御信号保持手段に取り込まれた２
    個の制御信号をクロック信号の立ち上がり又は立ち下が
    りエッジから生成した第２のワンショットパルス信号に
    応じて同時に取り込む第３の組の２個の制御信号保持手
    段とを備え、 該第３の組の２個の制御信号保持手段に取り込まれた２
    個の制御信号で並列にデータ制御を行うように構成され
    ていることを特徴とする半導体記憶装置。
  15. 【請求項１５】 前記タイミング信号が前記第１のワン
    ショットパルス信号より後に発生するように構成されて
    いることを特徴とする請求項１４記載の半導体記憶装
    置。
  16. 【請求項１６】 前記第２の組の２個の制御信号保持手
    段が、それぞれレジスタ回路からなることを特徴とする
    請求項１４又は１５記載の半導体記憶装置。
  17. 【請求項１７】 前記タイミング信号がデータストロー
    ブ信号の立ち上がり又は立ち下がりエッジから遅延して
    生成されるとともに、前記第２のワンショットパルス信
    号がクロック信号の立ち上がり又は立ち下がりエッジか
    ら遅延して生成されるように構成されていることを特徴
    とする請求項１６記載の半導体記憶装置。
  18. 【請求項１８】 前記第２の組の２個の制御信号保持手
    段がそれぞれデータラッチ回路からなることを特徴とす
    る請求項１４又は１５記載の半導体記憶装置。
  19. 【請求項１９】 入力制御信号の２個周期で出力される
    データストローブ信号の立ち上がり（又は立ち下がり）
    エッジに応じて入力制御信号を取り込む第１のデータ保
    持手段と、該データストローブ信号の立ち下がり（又は
    立ち上がり）エッジに応じて入力制御信号を取り込む第
    ２のデータ保持手段とを備え、 該第１及び第２のデータ保持手段に取り込まれた制御信
    号を同時に取り出してクロック信号のタイミングで並列
    にデータ制御を行うように構成されていることを特徴と
    する半導体記憶装置。
  20. 【請求項２０】 入力制御信号の２個周期で出力される
    データストローブ信号の立ち上がり（又は立ち下がり）
    エッジから生成した第１のワンショットパルス信号に応
    じて入力制御信号を取り込む第１の制御信号保持手段
    と、該データストローブ信号の立ち下がり（又は立ち上
    がり）エッジから生成した第２のワンショットパルス信
    号に応じて入力制御信号を取り込む第２の制御信号保持
    手段とからなる第１の組の２個の制御信号保持手段と、 該第１の組の２個の制御信号保持手段に取り込まれた２
    個の制御信号を前記第１又は第２のワンショットパルス
    信号と同じ周期を有するタイミング信号に応じて同時に
    取り込む第２の組の２個の制御信号保持手段と、 該第２の組の２個の制御信号保持手段に取り込まれた２
    個の制御信号をクロック信号の立ち上がり又は立ち下が
    りエッジから生成した第３のワンショットパルス信号に
    応じて同時に取り込む第３の組の２個の制御信号保持手
    段とを備え、 該第３の組の２個の制御信号保持手段に取り込まれた２
    個の制御信号で並列にデータ制御を行うように構成され
    ていることを特徴とする半導体記憶装置。
  21. 【請求項２１】 前記タイミング信号が前記第１又は第
    ２のワンショットパルス信号より後に発生するように構
    成されていることを特徴とする請求項２０記載の半導体
    記憶装置。
  22. 【請求項２２】 前記第２の組の２個の制御信号保持手
    段がそれぞれレジスタ回路からなることを特徴とする請
    求項２０又は２１記載の半導体記憶装置。
  23. 【請求項２３】 前記タイミング信号が前記第１又は第
    ２のワンショットパルス信号から遅延して生成されると
    ともに、前記第３のワンショットパルス信号がクロック
    信号の立ち上がり又は立ち下がりエッジから遅延して生
    成されるように構成されていることを特徴とする請求項
    ２２記載の半導体記憶装置。
  24. 【請求項２４】 前記第２の組の２個の制御信号保持手
    段がそれぞれデータラッチ回路からなることを特徴とす
    る請求項２０又は２１記載の半導体記憶装置。
  25. 【請求項２５】 前記制御信号によるデータ制御が、記
    憶セルに書き込むデータのマスク制御であることを特徴
    とする請求項１３乃至２４のいずれか１に記載の半導体
    記憶装置。
  26. 【請求項２６】 クロック信号から該クロック信号又は
    その分周信号の立ち上がり又は立ち下がりエッジを検出
    して第１のワンショットパルス信号を発生するクロック
    信号回路と、 入力データ又は入力制御信号の２個周期で出力されるデ
    ータストローブ信号から、該データストローブ信号の立
    ち上がり及び立ち下がりエッジを検出した第２のワンシ
    ョットパルス信号と、該データストローブ信号の立ち上
    がり又は立ち下がりエッジを検出したワンショットパル
    ス信号を遅延した第１のタイミング信号とを発生するデ
    ータストローブ信号回路と、 前記クロック信号回路とデータストローブ信号回路のそ
    れぞれの出力信号から、モード制御信号に応じて、前記
    半導体記憶装置のデータイン回路又はライトデータマス
    ク回路に対するそれぞれの制御用タイミング信号を生成
    する中間バッファとを備え、 該中間バッファからの前記制御用タイミング信号によっ
    て、前記データイン回路とライトデータマスク回路にお
    ける、クロック信号に基づく入力データ又は入力制御信
    号の処理と、前記データストローブ信号に基づく入力デ
    ータ又は入力制御信号の処理とを切り替えることを特徴
    とする請求項１乃至２５のいずれか１に記載の半導体記
    憶装置。
  27. 【請求項２７】 前記中間バッファが、前記第１のタイ
    ミング信号と、モード制御信号に応じて、前記第１のワ
    ンショットパルス信号と第２のワンショットパルス信号
    とを切り替えた第２のタイミング信号と、前記モード制
    御信号に応じて出力される前記第１のワンショットパル
    ス信号を遅延した第３のタイミング信号とを、前記制御
    用タイミング信号として生成するように構成されている
    ことを特徴とする請求項２６記載の半導体記憶装置。
  28. 【請求項２８】 クロック信号から該クロック信号又は
    その分周信号の立ち上がり又は立ち下がりエッジを検出
    して第１のワンショットパルス信号を発生するクロック
    信号回路と、 入力データ又は入力制御信号の２個周期で並列に出力さ
    れる２系列のデータストローブ信号における第１の系列
    のデータストローブ信号から、該データストローブ信号
    の立ち上がり及び立ち下がりエッジを検出した第２のワ
    ンショットパルス信号と、該データストローブ信号の立
    ち上がり又は立ち下がりエッジを検出したワンショット
    パルス信号を遅延した第１のタイミング信号とを発生す
    る第１のデータストローブ信号回路と、 入力データ又は入力制御信号の２個周期で並列に出力さ
    れる２系列のデータストローブ信号における第２の系列
    のデータストローブ信号から、該データストローブ信号
    の立ち上がり及び立ち下がりエッジを検出した第２のワ
    ンショットパルス信号と、該データストローブ信号の立
    ち上がり又は立ち下がりエッジを検出したワンショット
    パルス信号を遅延した第１のタイミング信号とを発生す
    る第２のデータストローブ信号回路と、 前記クロック信号回路と第１及び第２のデータストロー
    ブ信号回路のそれぞれの出力信号から、モード制御信号
    に応じて、複数のデータイン回路又はライトデータマス
    ク回路に対する、前記２系列のデータストローブ信号に
    対応するそれぞれの制御用タイミング信号を生成する中
    間バッファとを備え、 該中間バッファからの前記制御用タイミング信号によっ
    て、前記データイン回路とライトデータマスク回路にお
    ける、クロック信号に基づく入力データ又は入力制御信
    号の処理と、前記データストローブ信号に基づく入力デ
    ータ又は入力制御信号の処理とを切り替えることを特徴
    とする請求項１乃至２５のいずれか１に記載の半導体記
    憶装置。
  29. 【請求項２９】 前記中間バッファが、前記第１の系列
    の第１のタイミング信号と、ビット指定信号に応じて第
    １の系列の第１のタイミング信号と第２の系列の第１の
    タイミング信号とを切り替えた第２の系列の第１のタイ
    ミング信号と、モード制御信号に応じて前記第１のワン
    ショット信号と第１の系列の第２のワンショット信号と
    を切り替えた第１の系列の第２のタイミング信号と、ビ
    ット指定信号とモード制御信号とに応じて前記第１のワ
    ンショットパルス信号と第１の系列の第２のワンショッ
    トパルス信号と第２の系列の第２のワンショットパルス
    信号とを切り替えた第２の系列の第２のタイミング信号
    と、前記モード制御信号に応じて出力される前記第１の
    ワンショットパルス信号を遅延した第３のタイミング信
    号とを、前記制御用タイミング信号として生成するよう
    に構成されていることを特徴とする請求項２８記載の半
    導体記憶装置。
  30. 【請求項３０】 前記中間バッファが、それぞれの出力
    タイミング信号を増幅するとともに、前記各データイン
    回路及びライトデータマスク回路におけるすべてのレジ
    スタ回路及びデータラッチ回路への出力タイミング信号
    のスキューが最小になるような位置に配置されているこ
    とを特徴とする請求項２６乃至２９のいずれか１に記載
    の半導体記憶装置。
  31. 【請求項３１】 前記第３のタイミング信号に対する遅
    延量が可変であることを特徴とする請求項２６乃至２９
    のいずれか１に記載の半導体記憶装置。
  32. 【請求項３２】 前記モード制御信号が、外部コマンド
    に基づく第１のコマンドデコーダからの禁止信号が出力
    されていないとき、外部からのボンディングオプション
    指示信号に基づいて出力されるとともに、外部コマンド
    に基づいて前記第１のコマンドデコーダが前記禁止信号
    を出力した状態で該第１のコマンドデコーダから出力さ
    れ、該第１のコマンドデコーダは、外部コマンドに基づ
    いて第２のコマンドデコーダがテスト信号を出力する状
    態で、該第２のコマンドデコーダからのリセット信号に
    よって初期化されるように構成されていることを特徴と
    する請求項２７又は２９記載の半導体記憶装置。
  33. 【請求項３３】 前記ボンディングオプション指示信号
    が、当該半導体記憶装置のパッケージ組み立て時に与え
    られることを特徴とする請求項３２記載の半導体記憶装
    置。
  34. 【請求項３４】 前記モード制御信号に応じて、レベル
    シフタを介してゲートに制御電圧を付与されるトランジ
    スタを備え、該モード制御信号に応じてフローティング
    ノードとなる当該半導体記憶装置の入力端子に、前記ト
    ランジスタを介して固定電位を付与するように構成され
    ていることを特徴とする請求項２６乃至３３のいずれか
    １に記載の半導体記憶装置。
  35. 【請求項３５】 前記固定電位が、前記入力端子の参照
    電位であることを特徴とする請求項３４記載の半導体記
    憶装置。
  36. 【請求項３６】 前記モード制御信号に従い、読み出し
    動作時には半導体記憶装置がデータストローブ信号を供
    給するように構成されていることを特徴とする請求項３
    ２乃至３３のいずれかに記載の半導体記憶装置。
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Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6292428B1 (en) 1998-02-03 2001-09-18 Fujitsu Limited Semiconductor device reconciling different timing signals
WO2002017325A1 (en) * 2000-08-21 2002-02-28 Micron Technology, Inc. Method and apparatus for crossing clock domain boundaries
KR100340071B1 (ko) * 1999-12-24 2002-06-12 박종섭 고속의 라이트 동작을 수행하는 디디알 동기식 메모리 장치
KR100382985B1 (ko) * 2000-12-27 2003-05-09 주식회사 하이닉스반도체 반도체 메모리의 데이터 출력회로 및 그 방법
KR100389919B1 (ko) * 2000-05-22 2003-07-04 삼성전자주식회사 데이터 입출력 방법 및 데이터 입출력 회로, 및 이를구비하는 반도체 메모리장치를 채용하는 시스템
JP2005209333A (ja) * 2004-01-20 2005-08-04 Samsung Electronics Co Ltd 半導体メモリ装置におけるデータサンプリング方法及びそのデータサンプリング回路
US6982923B2 (en) 2002-11-15 2006-01-03 Elpida Memory, Inc. Semiconductor memory device adaptive for use circumstance
KR100640594B1 (ko) 2004-10-27 2006-11-01 삼성전자주식회사 데이터 스트로브 신호를 모니터링하여 적응적으로 데이터입출력 신호를 래치하는 인터페이스 회로 및 이를구비하는 메모리 시스템
CN100378736C (zh) * 2005-07-07 2008-04-02 复旦大学 同步时序电路时序深度计算方法
US7499343B2 (en) 2006-09-29 2009-03-03 Hynix Semiconductor Inc. Data alignment circuit and alignment method for semiconductor memory device

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6320819B2 (en) 1998-02-03 2001-11-20 Fujitsu Limited Semiconductor device reconciling different timing signals
US6292428B1 (en) 1998-02-03 2001-09-18 Fujitsu Limited Semiconductor device reconciling different timing signals
KR100340071B1 (ko) * 1999-12-24 2002-06-12 박종섭 고속의 라이트 동작을 수행하는 디디알 동기식 메모리 장치
KR100389919B1 (ko) * 2000-05-22 2003-07-04 삼성전자주식회사 데이터 입출력 방법 및 데이터 입출력 회로, 및 이를구비하는 반도체 메모리장치를 채용하는 시스템
EP2290657A1 (en) * 2000-08-21 2011-03-02 Round Rock Research, LLC Method and apparatus for crossing clock domain boundaries
WO2002017325A1 (en) * 2000-08-21 2002-02-28 Micron Technology, Inc. Method and apparatus for crossing clock domain boundaries
KR100382985B1 (ko) * 2000-12-27 2003-05-09 주식회사 하이닉스반도체 반도체 메모리의 데이터 출력회로 및 그 방법
US6982923B2 (en) 2002-11-15 2006-01-03 Elpida Memory, Inc. Semiconductor memory device adaptive for use circumstance
JP2005209333A (ja) * 2004-01-20 2005-08-04 Samsung Electronics Co Ltd 半導体メモリ装置におけるデータサンプリング方法及びそのデータサンプリング回路
JP4672374B2 (ja) * 2004-01-20 2011-04-20 三星電子株式会社 半導体メモリ装置におけるデータサンプリング方法及びそのデータサンプリング回路
KR100640594B1 (ko) 2004-10-27 2006-11-01 삼성전자주식회사 데이터 스트로브 신호를 모니터링하여 적응적으로 데이터입출력 신호를 래치하는 인터페이스 회로 및 이를구비하는 메모리 시스템
CN100378736C (zh) * 2005-07-07 2008-04-02 复旦大学 同步时序电路时序深度计算方法
US7499343B2 (en) 2006-09-29 2009-03-03 Hynix Semiconductor Inc. Data alignment circuit and alignment method for semiconductor memory device

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