WO2018207800A1 - レゾルバ信号の演算処理装置 - Google Patents

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満徳 勝
象一 関口
巌 藤川
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太陽誘電株式会社
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    • G05B2219/37—Measurements
    • G05B2219/37473—Resolver

Definitions

  • the present invention relates to an arithmetic processing unit for a resolver signal.
  • the resolver system includes a rotation detection sensor, also called a resolver, and a digital converter that converts an analog signal output from the resolver into a digital signal and calculates a rotation angle.
  • the resolver is an angle sensor that outputs a rotation angle of a rotation detector coupled to an object to be monitored as a two-phase AC voltage (analog signal).
  • the digital converter digitally converts the analog signal output from the resolver and detects it as a rotation detection signal, converts the rotation detection signal into an angle value, and converts the angular position of the monitoring object into a digitized angle value. It outputs (patent document 1).
  • the rotation detection sensor includes an excitation coil, and a first detection coil and a second detection coil that detect a signal according to an excitation signal of the excitation coil, and the first and second detection coils are 90 ° out of phase with each other.
  • the A / D converter converts an analog signal S1 transmitted from the first detection coil and an analog signal S2 generated from the second detection coil into a digital signal S1 and a digital signal S2, respectively.
  • the logic unit obtains the accuracy ( ⁇ ) of the exciting coil with respect to the digital signals S1 and S2 by the following formula (where t is time, f (t) is an exciting signal, and ⁇ is an angular velocity).
  • the logic unit includes a plurality of address lines, a plurality of data lines, a memory cell unit, and an address decoder that decodes an address signal and outputs a decode signal to the memory cell unit. 4.
  • the resolver signal arithmetic processing apparatus according to any one of items 1 to 3.
  • [Item 5] 5.
  • the memory cell unit according to any one of items 4 to 5, wherein the memory cell unit calculates an angle from a digital signal output from the A / D converter as a wiring element and / or a logical element composed of truth table data.
  • An arithmetic processing unit for resolver signals described in 1. [Item 7] The resolver signal arithmetic processing apparatus according to any one of Items 1 to 6, wherein the logic unit is a multi-lookup table.
  • the programmable device can calculate the angle by a digital circuit without using a tracking loop circuit that is an analog circuit.
  • FIG. 1A is a diagram illustrating an example of a programmable device for a rotation detection sensor.
  • the resolver signal processing unit 100 includes an analog unit 10, a logic unit 20, and a configuration unit 22, and is connected to a resolver 200.
  • the analog unit 10 includes analog-digital converters (AD) 12A and 12B.
  • AD analog-digital converters
  • the logic unit 20 is an electronic circuit that handles digital signals, and is also called a logic circuit.
  • One aspect of the logic unit 20 is MRLD (Memory based Reconfigurable Logic Device) (registered trademark) described later.
  • the configuration unit 22 is an interface circuit that reads or writes the configuration data of the logic unit 20.
  • the configuration unit 22 inputs configuration data from the bus of the external terminal and writes the configuration data to the MLUT described later.
  • FIG. 2A is a diagram showing a configuration of a resolver.
  • the resolver 200 includes an excitation coil (rotor) 1 and detection coils 2a and 2b.
  • the detection coils 2a and 2b are 90 ° out of phase with each other.
  • the excitation signal is supplied to the excitation coil 1
  • the detection coils 2a and 2b generate analog signals, which are supplied to the resolver signal processing unit 100.
  • Analog-to-digital converters (AD) 12A and 12B receive S1 and S2, respectively.
  • the analog signals S1 and S2 are converted into digital signals S1 and S2, and the digital signal is sent to the logic unit 20.
  • the logic unit 20 generates sin ⁇ and cos ⁇ waveforms from the digital signals S1 and S2, respectively.
  • FIG. 2B is a diagram illustrating the relationship between the excitation signal and the digital signals S1 and S2. Let the rotation angle of the excitation coil be ⁇ and the excitation signal f (t).
  • the logic unit 20 generates sin ⁇ and cos ⁇ from the digitized signals S1 and S2 by the following calculation.
  • ⁇ indicates a rotation angle
  • t time
  • ⁇ angular velocity.
  • the rotation angle ( ⁇ ) of the resolver 200 can be calculated by calculating the arc tangent (Arctan) from the calculated sin ⁇ and cos ⁇ .
  • the arc tangent has a discontinuity at ⁇ 90 °. Discontinuity points are generated by analog processing of arc tangents. To avoid this, the conventional technology uses a tracking loop circuit to adjust the phase and obtain a continuous point from the previous time phase. Is lost.
  • the analog-to-digital converters 12A and 12B digitally convert continuous analog signals, so that there are no discontinuities in the digitized data. Thereby, the resolver rotation angle is continuously calculated. Therefore, according to the method, it is not necessary to configure the tracking loop circuit with the logic unit 20.
  • the logic unit 20 can be programmed with configuration data as will be described later, and can output signals to the analog unit 10 as well as inputs from the analog unit 10. Therefore, the gain setting of the PGAs 11A and 11B can be performed from the logic unit 20.
  • the logic unit 20 is a logic circuit, the operation is faster than a CPU (Central Processing Unit). This is because the CPU operates in conjunction with the cache memory and the main memory, so that the operation is delayed as compared with the logic circuit because the cache memory / main memory is accessed. On the other hand, even if the clock operation is performed, the continuous operation is essentially impossible due to a cache miss or the like.
  • CPU Central Processing Unit
  • the calculation by the CPU is inferior to the analog processing of the tracking loop circuit in terms of high speed or reliability of continuous data generation.
  • the programmable device according to the present embodiment is not a CPU but a logic unit forms a logic circuit and operates in synchronization with a clock, the programmable device can operate continuously at high speed.
  • An arc tangent signal (Arctan) indicating the rotation angle can be output to the outside via the constituent unit 22.
  • FIG. 1B is a diagram illustrating a second example of a programmable device for a rotation detection sensor. 2B is different from FIG. 2A in that the analog unit 10 further includes programmable gain amplifiers (PGA) 11A and 11B.
  • PGA programmable gain amplifier
  • the PGAs 11A and 11B receive S1 and S2, respectively, and amplify the voltage of the analog signal up to the input voltage of the subsequent AD12A and 12B.
  • the PGAs 11A and 11B are amplifiers that can change the gain.
  • the gains of the PGAs 11A and 11B are changed according to the digital signals S3 and S4 from the logic unit 20. In this manner, the resolver signal arithmetic processing apparatus 100 can support various resolvers 200 by PGA.
  • the programmable device for the rotation detection sensor can calculate the resolver rotation angle continuously by calculating the digitally converted resolver signal with the logic circuit configured by the logic unit. It is. As described above, the resolver signal processing unit 100 can calculate the angle from any analog signal of the resolver 200.
  • the MRLD 20 includes an MLUT array 60 in which a plurality of MLUTs 30 using a synchronous memory unit are arranged in an array, a row decoder 22 for specifying a memory read operation and a write operation of the MLUT 30, and a column decoder 24.
  • MLUT may be composed of synchronous memory units. By storing data regarded as a truth table in the memory element of the memory, the MLUT performs a logic operation that operates as a logic element, a connection element, or a logic element and a connection element.
  • the synchronous memory unit described here is an example of an MLUT.
  • the MLUT may be configured by, for example, an OTP ROM (One Time Programmable ROM) that can be written only once and cannot be erased. .
  • a logic address LA indicated by a solid line and a signal of the logic data LD are used.
  • the logic address LA is used as an input signal for the logic circuit.
  • the logic data LD is used as an output signal of the logic circuit.
  • the logic address LA and the logic data LD are used as signal lines for connecting the MLUTs.
  • the MLUT logic address LA is the same as the data line of the logic operation data LD of the adjacent MLUT. Connected.
  • the logic realized by the logic operation of the MRLD 20 is realized by truth table data stored in the MLUT.
  • Some MLUTs operate as logic elements as combinational circuits such as AND circuits and adders.
  • the other MLUTs operate as connection elements that connect the MLUTs that realize the combinational circuit. Rewriting of truth table data for the MLUT to realize a logical element and a connection element is performed by a write operation to the memory.
  • the write operation of the MRLD 20 is performed by the memory operation address AD and the write data WD, and the read operation is performed by the memory operation address AD and the read data RD.
  • the memory operation address AD is an address for specifying a memory cell (described later in FIG. 6 and the like) in the MLUT, and is used in both a memory read operation and a write operation.
  • the memory operation address AD specifies m memory lines of the number of powers of 2 by m signal lines.
  • the row decoder 22 receives the MLUT address via the m signal lines and decodes the MLUT address to specify the memory cell in the MLUT that is the target of the memory operation. In this embodiment, as will be described later, the logical address LA is decoded by a decoder in the MLUT.
  • the row decoder 22 decodes x bits of m bits of the memory operation address AD in accordance with control signals such as a read enable signal re and a write enable signal we, and outputs a decoded address n to the MLUT 30.
  • the decode address n is used as an address for specifying a memory cell in the MLUT 30.
  • the column decoder 24 decodes y bits out of m bits of the memory operation address AD, has the same function as the row decoder 22, outputs the decode address n to the MLUT 30, and writes the write data WD And the read data RD are input.
  • n ⁇ t bit data is input from the MLUT array 60 to the column decoder 24.
  • the row decoder 22 outputs re and we for o rows. That is, the o line corresponds to the s line of the MLUT.
  • a word line of a specific memory cell is selected by activating only one bit among the o bits. Since t MLUTs output n-bit data, n ⁇ t-bit data is selected from the MLUT array 60, and the column decoder 24 is used to select one of them.
  • FIG. 4 is a diagram schematically showing an MLUT array 60 configured by horizontally stacking MLUTs 30.
  • the MLUT array 60 is configured by arranging MLUTs 30 in an array as shown in the figure.
  • the memory used as the MLUT 30 has the same address line width and data line width.
  • a pseudo bidirectional line is defined by pairing each bit of the address line and the data line. This pseudo bidirectional line is called “AD pair”.
  • bidirectional lines are indicated by bidirectional arrows, and bidirectional lines having a data line width of 4 bits are indicated.
  • FIG. 5 is a diagram showing an example of an MLUT having a data line width of 8 bits. In FIG. 4, it is indicated by a bidirectional arrow, but in FIG. 5, each of the address line and the data line is indicated by a unidirectional arrow.
  • the MLUT 30 shown in FIG. 4 has inputs of addresses A0L to A7L shown in FIG. 5 from the left direction (an example of a logical address LA, the same applies hereinafter), and addresses A0R to A7R shown in FIG. 5 from the right direction. 5 and the data D0L to D7L shown in FIG. 5 (an example of logic data LD, the same applies hereinafter) to the left, and the data D0R to D7R shown in FIG. 5 to the right. There is.
  • the MLUT according to the present embodiment is composed of 4K (256 words ⁇ 16 bits) bits ⁇ 2, as will be described later.
  • output data of a memory cell unit is connected to input data of another memory cell unit.
  • the memory cell unit can use a large memory such as SRAM (Static Random Access Memory), input / output lines can be increased.
  • the MLUT 30 further includes address decoders 11A and 11C and output buffers 13A and 13C. Although not shown, a selection circuit for switching between the logic address LA and the memory operation address AD is provided in front of the address decoders 11A and 11C.
  • the output buffers 13A and 13C are selection circuits that switch the output data D0 to D7 or the read data RD, and operate as buffers that temporarily hold the output data according to the clock (CLK).
  • FIG. 6 is a diagram illustrating an example of a circuit diagram of the MLUT.
  • the MLUT 30 includes memory cell units 31A and 31C.
  • the MLUT array 60 shown in FIG. 6 includes MLUTs 30A to 30E, and each is connected by an input address line or an output data line indicated by a unidirectional arrow.
  • the MLUT 30A and MLUT 30B are configured as a connection circuit connected to the MLUT 30C.
  • the MLUT 30C is a connection circuit connected to the MLUT 30F and constitutes an AND circuit.
  • the MLUT 30F is configured as an output buffer described later.
  • Output Buffer The output buffers 13A and 13C (in the second example described later, 13A to 13D; the same applies hereinafter) read data from the data line of the memory cell unit in synchronization with the clock and hold it Thus, the function of FF (flip-flop) is provided. In other words, by maintaining the Q output of the FF in the I / O buffer and realizing the connection relationship with the logic circuit in the previous stage with the truth table data, the MLUT composed of the synchronous memory unit can provide the FF function. .
  • Output buffers 13A and 13C include a sense amplifier that amplifies the voltage output from the bit line of the memory cell.
  • the asynchronous MLUT that receives the clock output from the delay element similarly has an I / O buffer. However, since the asynchronous MLUT is used for the combinational logic circuit, it is used so as not to configure the FF.
  • the synchronization operation is described in “3. MLUT Logic, Connection, and Synchronization Operation”.
  • a clock is inserted into the synchronous memory unit in the opposite direction (also referred to as back-forward) to the asynchronous memory unit to avoid malfunction due to wiring delay.
  • the maximum time for accessing the memory data is used as the delay amount.
  • MLUT Logic MLUT Logic, Connection, and Sequential Circuit Operation
  • the MLUT logic, connection, and synchronization operation will be described using an example.
  • the address of MLUT 30 is A0 to A7
  • the output data is D0 to D7
  • FIG. 7 is a diagram illustrating an example of the MLUT.
  • the MLUTs 30a and 30b shown in FIG. 7 are connected to four addresses A0 to A3 and four output data D0 to D3.
  • the address A2 of the MLUT 30a is connected to the output data D0 of the adjacent MLUT 30b, and the MLUT 30a receives the logic data output from the MLUT 30b as the logic address input.
  • the output data D2 of the MLUT 30a is connected to the address A0 of the MLUT 30b, and the logic data output from the MLUT 30a is received by the MLUT 30b as a logic address input.
  • the configuration data (truth table data) for realizing the circuit configuration shown below with the MLUT is that of the MLUT 30a or 30b shown in FIG.
  • FIG. 8 is a diagram illustrating an example of an MLUT that operates as a logic circuit.
  • the addresses A0 and A1 are input to the 2-input NOR circuit 701
  • the addresses A2 and A3 are input to the 2-input NAND circuit 702.
  • the output of the 2-input NOR circuit 701 and the output of the 2-input NAND circuit 702 are input to the 2-input NAND circuit 703, and a logic circuit is configured to output the output of the 2-input NAND circuit 703 to the output data D0.
  • FIG. 9 is a diagram showing a truth table of the logic circuit shown in FIG. Since the logic circuit of FIG. 8 has four inputs, all the inputs A0 to A3 are used as inputs. On the other hand, since there is only one output, only the output D0 is used as an output. “*” Is written in the columns of outputs D1 to D3 of the truth table. This indicates that any value of “0” or “1” may be used. However, when the truth table data is actually written into the MLUT for reconstruction, it is necessary to write either “0” or “1” in these fields.
  • FIG. 10 is a diagram illustrating an example of an MLUT that operates as a connection circuit.
  • the MLUT as the connection circuit operates to output the signal of address A0 to the output data D1, output the signal of address A1 to the output data D2, and output the signal of address A2 to the output data D3.
  • the MLUT as the connection circuit further operates to output the signal of the address A3 to the output data D0.
  • FIG. 11 is a diagram showing a truth table of the connection circuit shown in FIG.
  • the connection circuit shown in FIG. 10 has 4 inputs and 4 outputs. Therefore, all inputs of addresses A0 to A3 and all outputs of output data D0 to D3 are used.
  • the MLUT outputs the address A0 signal to the output data D1, the address A1 signal to the output data D2, the address A2 signal to the output data D3, and the address A3. It operates as a connection circuit that outputs the above signal to the output data D0.
  • FIG. 12 is a diagram illustrating an example in which one MLUT operates as a logic circuit and a connection circuit.
  • addresses A0 and A1 are input to the 2-input NOR circuit 171
  • the output of the 2-input NOR circuit 171 and the address A2 are input to the 2-input NAND circuit 172
  • the output of the 2-input NAND circuit 172 Is output to the output data D0.
  • a connection circuit that outputs the signal of the address A3 to the output data D2 is configured.
  • FIG. 13 shows a truth table of the logic circuit and the connection circuit shown in FIG.
  • the logic circuit of FIG. 12 uses three inputs of addresses A0 to A3 and uses one output data D0 as an output.
  • a connection circuit for outputting the signal of the address A3 to the output data D2 is configured.
  • D. Sequential Circuit Function Like a combinational circuit, a sequential circuit cannot describe its operation with the truth table data itself held in the MLUT. In the present embodiment, the sequential circuit is realized using the function of the output buffer 13.
  • the D-type flip-flop constitutes the following truth table for the output of the memory cell unit that operates synchronously.

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Abstract

アナログ回路を別途設けるレゾルバデジタル変換器は、レゾルバの角度の意味するアークタンジェントには、±９０°に不連続点が生じる。そのため、アナログ回路であるトラッキングループ回路が必要であった。外部から供給される回転検出センサの回転検出信号を、デジタル信号に変換するＡ／Ｄ変換器と、前記Ａ／Ｄ変換器から出力されるデジタル信号から、前記経典検出センサの角度を演算するロジック回路を構成する論理部と、を備え、前記増幅器、前記Ａ／Ｄ変換器、前記論理部が、同一チップ又は同一パッケージ内に実装されている、レゾルバ信号の演算処理装置が提供される。

Description

レゾルバ信号の演算処理装置
　本発明は、レゾルバ信号の演算処理装置に関する。
　レゾルバシステムは、レゾルバも呼ばれる回転検出センサと、レゾルバから出力されるアナログ信号を、デジタル信号に変換して、回転角度を算出するデジタル変換器から構成される。レゾルバは、監視対象物に結合された回転検出器の回転角度を、２相の交流電圧（アナログ信号）として出力する角度センサである。デジタル変換器は、レゾルバから出力されるアナログ信号を、デジタル変換して回転検出信号として検出し、その回転検出信号を角度値に変換し、監視対象物の角度位置をデジタル化された角度値で出力させる（特許文献１）。
　また、レゾルバインターフェイスであるＲ／Ｄ変換器とマイクロコンピュータやＤＳＰ（Ｄｉｇｉｔａｌ　Ｓｉｇｎａｌ　Ｐｒｏｃｅｓｓｏｒ）等のハードウェアを一体的に構成することにより、処理速度や耐ノイズ性や信頼性を向上させると共に、コストダウンを図ったレゾルバ信号の演算処理装置も提案されている（特許文献２）。
特開２００８－２１９７５６号公報 特開２００２－３５０１８０号公報
　アナログ回路を別途設けるレゾルバデジタル変換器は、レゾルバの角度の意味するアークタンジェントには、±９０°に不連続点が生じる。そのため、アナログ回路であるトラッキングループ回路が必要であった。
　上記課題を解決する形態は、以下の項目セットにより示される。
　［項目１］
　外部から供給される回転検出センサの回転検出信号を、デジタル信号に変換するＡ／Ｄ変換器と、
　前記Ａ／Ｄ変換器から出力されるデジタル信号から、前記経典検出センサの角度を演算するロジック回路を構成する論理部と、を備え、
　前記増幅器、前記Ａ／Ｄ変換器、前記論理部が、同一チップ又は同一パッケージ内に実装されている、レゾルバ信号の演算処理装置。
　［項目２］
　前記回転検出センサは、励磁コイル、および前記励磁コイルの励磁信号に応じて信号を検出する第１検出コイルと第２検出コイルを備え、前記第１及び第２検出コイルは、互いに９０°位相がずれて、前記励磁コイル周辺に配置されており、
　前記Ａ／Ｄ変換器は、前記第１検出コイルから発信するアナログ信号Ｓ１と、前記第２検出コイルから発生するアナログ信号Ｓ２とを、それぞれ、デジタル信号Ｓ１と、デジタル信号Ｓ２に変換し、
から、
　前記論理部は、デジタル信号Ｓ１、Ｓ２に対して、以下の式により、励磁コイルの確度（θ）を求める（ここで、ｔは、時間、ｆ（ｔ）は励磁信号、ωは角速度）
　　Ｓ１＝ｓｉｎθ・ｆ（ｔ）＝ｓｉｎθ・ｓｉｎωｔ
　　Ｓ２＝ｃｏｓθ・ｆ（ｔ）＝ｃｏｓθ・ｓｉｎωｔ
　　θ＝ｔａｎ－１（ｓｉｎθ／ｃｏｓθ）
　項目１に記載のレゾルバ信号の演算処理装置。
　［項目３］
　前記回転検出信号を、指定利得で増幅する増幅器をさらに備え、
　前記論理部は、回転検出センサのアナログ信号電圧に従って、前記指定利得を設定する信号を前記増幅器に送信する、項目１又は２に記載のレゾルバ信号の演算処理装置。
　［項目４］
　前記論理部は、複数のアドレス線と、複数のデータ線と、メモリセルユニットと、アドレス信号をデコードして、前記メモリセルユニットにデコード信号を出力するアドレスデコーダと、を備えている、項目１～３の何れか１項に記載のレゾルバ信号の演算処理装置。
　［項目５］
　前記メモリセルユニットは、真理値表データにより構成される配線要素及び／又は論理要素として、前記増幅部の制御又は設定を行う、項目４に記載のレゾルバ信号の演算処理装置。
　［項目６］
　前記メモリセルユニットは、真理値表データにより構成される配線要素及び／又は論理要素として、前記Ａ／Ｄ変換器から出力されるデジタル信号から角度を演算する、項目４～５の何れか１項に記載のレゾルバ信号の演算処理装置。
　［項目７］
　前記論理部は、マルチルックアップテーブルである、項目１～６の何れか１項に記載のレゾルバ信号の演算処理装置。
　本実施形態に係るプログラム可能デバイスは、アナログ回路であるトラッキングループ回路を不要として、デジタル回路で角度を演算することができる。
回転検出センサ用プログラム可能デバイスの第一例を示す図である。 回転検出センサ用プログラム可能デバイスの第一例を示す図である。 レゾルバの構成を示す図である。 励磁信号とデジタル信号Ｓ１、Ｓ２の関係を示す図である。 ＭＲＬＤの全体構成の一例を示す図である。 ＭＬＵＴを横積みして構成されるＭＬＵＴを概略的に示す図である。 ＭＬＵＴの一例を示す図である。 同期回路を適用したＭＬＵＴの例である。 ＭＬＵＴの一例を示す図である。 論理回路として動作するＭＬＵＴの一例を示す図である。 図８に示す論理回路の真理値表を示す図である。 接続要素として動作するＭＬＵＴの一例を示す図である。 図１０に示す接続要素の真理値表を示す図である。 １つのＭＬＵＴが、論理要素及び接続要素として動作する一例を示す図である。 論理要素及び接続要素の真理値表を示す。
　以下、本実施形態を説明するために、図面を参照して、１．プログラム可能デバイス、２．ＭＲＬＤ、３．ＭＬＵＴ、４．プログラム可能デバイスの構成データの生成方法について順に説明する。
　１．レゾルバ信号の演算処理装置
　図１Ａは、回転検出センサ用プログラム可能デバイスの一例を示す図である。レゾルバ信号の演算処理装置１００は、アナログユニット１０、論理部２０、構成ユニット２２を有し、レゾルバ２００と接続している。
　アナログユニット１０は、アナログデジタル変換器（ＡＤ）１２Ａ、１２Ｂを有する。
　論理部２０は、デジタル信号を取り扱う電子回路であり、ロジック回路とも言う。論理部２０の一態様は、後述するＭＲＬＤ（Ｍｅｍｏｒｙ　ｂａｓｅｄ　Ｒｅｃｏｎｆｉｇｕｒａｂｌｅ　Ｌｏｇｉｃ　Ｄｅｖｉｃｅ）（登録商標）である。
　構成ユニット２２は、論理部２０の構成データを読み出す、又は、書き込むインターフェース回路である。構成ユニット２２が、外部端子のバスから構成データを入力し、後述するＭＬＵＴに構成データを書き込む。
　図２Ａは、レゾルバの構成を示す図である。レゾルバ２００は、励磁コイル（回転子）１、検出コイル２ａ、２ｂを有する。検出コイル２ａ、２ｂは、互いに９０°位相がずれている。励磁コイル１に励磁信号が供給されると、検出コイル２ａ、２ｂがアナログ信号を生成し、それらは、レゾルバ信号の演算処理装置１００に供給される。
　アナログデジタル変換器（ＡＤ）１２Ａ、１２Ｂは、ＡＤ１２Ａ、１２Ｂは、それぞれ、Ｓ１、Ｓ２を受け取る。アナログ信号Ｓ１、Ｓ２を、デジタル信号Ｓ１、Ｓ２に変換し、論理部２０にデジタル信号を送る。
　論理部２０は、Ｓ１とＳ２のデジタル信号から、それぞれｓｉｎθと、ｃｏｓθの波形を生成する。図２Ｂは、励磁信号とデジタル信号Ｓ１、Ｓ２の関係を示す図である。励磁コイルの回転角をθ、励磁信号ｆ（ｔ）とする。
　論理部２０は、デジタル化された信号Ｓ１、Ｓ２から、下記に示す演算により、ｓｉｎθと、ｃｏｓθを生成する。
　　Ｓ１＝ｓｉｎθ・ｆ（ｔ）＝ｓｉｎθ・ｓｉｎωｔ
　　Ｓ２＝ｃｏｓθ・ｆ（ｔ）＝ｃｏｓθ・ｓｉｎωｔ
　　θ＝ｔａｎ－１（ｓｉｎθ／ｃｏｓθ）
　ここで、θは回転角を示し、ｔは時間で、ωは角速度である。
　演算処理されたｓｉｎθと、ｃｏｓθとから、アークタンジェント（Ａｒｃｔａｎ）を計算することで、レゾルバ２００の回転角（θ）を算出することができる。アークタンジェントには、±９０°に不連続点がある。不連続点は、アークタンジェントをアナログ的処理することによって生じるのであり、これを回避する為、従来技術では、トラッキングループ回路を使い、位相調整し前の時間位相からの連続点を求め不連続点を無くしている。
　しかし、本実施形態では、アナログデジタル変換器１２Ａ、１２Ｂは、連続的なアナログ信号をデジタル変換するため、デジタル化したデータには不連続点は生じない。これにより、連続的にレゾルバ回転角を算出する。よって、当該方法によれば、トラッキングループ回路を、論理部２０で構成する必要は無い。
　論理部２０は、後述するように構成データでプログラム可能であるとともに、アナログユニット１０からの入力のみならず、アナログユニット１０への信号出力も可能である。そのため、ＰＧＡ１１Ａ、１１Ｂの利得設定も、論理部２０から可能になる。
　なお、論理部２０はロジック回路であるため、ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）より動作が速い。これは、ＣＰＵは、キャッシュメモリや、メインメモリと連動して動作するため、キャッシュメモリ／メインメモリへのアクセスが生じる分、ロジック回路と比して、動作が遅延する。また、一方、クロック動作しても、キャッシュミス等により連続動作は本質的にできない。
　そのため、ＣＰＵによる演算は、連続的なデータ生成の高速性又は信頼性という点では、トラッキングループ回路のアナログ処理に劣る。しかし、本実施形態にかかるプログラム可能デバイスは、ＣＰＵではなく、論理部がロジック回路を構成し、クロックに同期して動作するので、高速で且つ連続動作可能である。
　回転角を示すアークタンジェント信号（Ａｒｃｔａｎ）を、構成ユニット２２を介して、外部に出力することができる。
　図１Ｂは、回転検出センサ用プログラム可能デバイスの第２例を示す図である。図２Ｂに示すレゾルバ信号の演算処理装置１００は、図２Ａと、アナログユニット１０がプログラマブルゲインアンプ（ＰＧＡ）１１Ａ、１１Ｂをさらに有する点で相違する。
　ＰＧＡ１１Ａ、１１Ｂは、それぞれ、Ｓ１、Ｓ２を受け取り、アナログ信号の電圧を、後段のＡＤ１２Ａ、１２Ｂの入力電圧まで増幅する。なお、ＰＧＡ１１Ａ、１１Ｂは、利得を変更可能なアンプである。ＰＧＡ１１Ａ、１１Ｂの利得は、論理部２０からのデジタル信号Ｓ３、Ｓ４に従って、変更される。このようにして、レゾルバ信号の演算処理装置１００は、ＰＧＡにより、様々なレゾルバ２００に対応することが可能になる。
　以上のように、本実施形態に係る回転検出センサ用プログラム可能デバイスは、デジタル変換したレゾルバの信号を、論理部が構成するロジック回路で演算して、レゾルバの回転角を、連続的に出力可能である。このように、レゾルバ信号の演算処理装置１００は、いかなるレゾルバ２００のアナログ信号からも、角度を算出可能である。
　２．ＭＲＬＤの構成
　２．１　ＭＲＬＤの全体構成
　図３に示す２０は、ＭＲＬＤの一例である。ＭＲＬＤ２０は、同期メモリユニットを利用したＭＬＵＴ３０を複数個、アレイ状に配置したＭＬＵＴアレイ６０、ＭＬＵＴ３０のメモリ読出し動作、書込み動作を特定する行デコーダ２２、及び、列デコーダ２４を有する。
　ＭＬＵＴは、同期メモリユニットで構成されてもよい。メモリの記憶素子には、真理値表とみなされるデータがそれぞれ記憶されることで、ＭＬＵＴは、論理要素、又は、接続要素、又は、論理要素及び接続要素として動作する論理動作を行う。なお、ここで説明する同期メモリユニットは、ＭＬＵＴの実施例であり、ＭＬＵＴは、例えば、ＭＬＵＴは、1回のみ書込可能、消去不可なＯＴＰ　ＲＯＭ　（Ｏｎｅ　Ｔｉｍｅ　Ｐｒｏｇｒａｍｍａｂｌｅ　ＲＯＭ）で構成されてもよい。
　ＭＲＬＤ２０の論理動作では、実線で示される論理用アドレスＬＡ、及び論理用データＬＤの信号を使用する。論理用アドレスＬＡは、論理回路の入力信号として使用される。そして、論理用データＬＤは、論理回路の出力信号として使用される。ＭＲＬＤアレイ６０において、論理用アドレスＬＡおよび論理用データＬＤは、ＭＬＵＴ同士を接続する信号線として使用され、例えば、ＭＬＵＴの論理用アドレスＬＡは、隣接するＭＬＵＴの論理動作用データＬＤのデータ線と接続している。
　ＭＲＬＤ２０の論理動作により実現される論理は、ＭＬＵＴに記憶される真理値表データにより実現される。いくつかのＭＬＵＴは、ＡＮＤ回路、加算器などの組み合わせ回路としての論理要素として動作する。他のＭＬＵＴは、組み合わせ回路を実現するＭＬＵＴ間を接続する接続要素として動作する。ＭＬＵＴが、論理要素、及び接続要素を実現するための真理値表データの書き換えは、メモリへの書き込み動作によりなされる。
　ＭＲＬＤ２０の書き込み動作は、メモリ動作用アドレスＡＤ、及び書込用データＷＤによりなされ、読出し動作は、メモリ動作用アドレスＡＤ、及び読出用データＲＤによりなされる。
　メモリ動作用アドレスＡＤは、ＭＬＵＴ内のメモリセル（図６等で後述）を特定するアドレスであり、メモリの読出し動作、書き込み動作、両方の場合で使用される。メモリ動作用アドレスＡＤは、ｍ本の信号線で、２のｍ乗の数ｎのメモリセルを特定する。行デコーダ２２は、ｍ本の信号線を介してＭＬＵＴアドレスを受け取るとともに、ＭＬＵＴアドレスをデコードして、メモリ動作の対象となるＭＬＵＴ内のメモリセルを特定する。なお本実施形態においては、後述するが、論理用アドレスＬＡのデコードは、ＭＬＵＴ内のデコーダにより行う。
　行デコーダ２２は、リード・イネーブル信号ｒｅ、ライト・イネーブル信号ｗｅ等の制御信号に従って、メモリ動作用アドレスＡＤのｍビットのうちｘビットをデコードし、デコードアドレスｎをＭＬＵＴ３０に対して出力する。デコードアドレスｎは、ＭＬＵＴ３０内のメモリセルを特定するアドレスとして使用される。
　列デコーダ２４は、メモリ動作用アドレスＡＤのｍビットのうちｙビットをデコードし、行デコーダ２２と同様の機能を有して、デコードアドレスｎをＭＬＵＴ３０に対して出力するとともに、書込用データＷＤの出力、及び、読出用データＲＤを入力する。
　なお、ＭＬＵＴのアレイがｓ行ｔ列である場合、ＭＬＵＴアレイ６０からはｎ×ｔビットのデータが列デコーダ２４に入力される。ここで、各行毎のＭＬＵＴを選択するために行デコーダ２２はｏ行分のｒｅ，ｗｅを出力する。つまり、ｏ行は、ＭＬＵＴのｓ行に相当する。ここでｏビットのうち、１ビットだけをアクティブにすることで、特定のメモリセルのワード線が選択される。そしてｔ個のＭＬＵＴがｎビットのデータを出力するため、ｎ×ｔビットのデータがＭＬＵＴアレイ６０から選択され、そのうち１列を選択するのに列デコーダ２４が使われる。
　２．２　双方向ＭＬＵＴ配置
　図４は、ＭＬＵＴ３０を横積みして構成されるＭＬＵＴアレイ６０を概略的に示す図である。ＭＬＵＴアレイ６０は、図示されるように、ＭＬＵＴ３０をアレイ状に配置したものである。ＭＬＵＴ３０として用いるメモリはアドレス線の幅とデータ線の幅が等しい。アドレス線とデータ線の１ビットずつを対にして、擬似的な双方向線を定義する。この擬似的な双方向線を「ＡＤ対」と呼ぶ。図４では、双方向線 が、双方向矢印で示され、４ビットのデータ線幅の双方向線が示される。アドレス線の幅とデータ線の幅がＮビットのメモリを用いることで、ＡＤ対をＮ本もつＭＬＵＴが実現される。
　図５は、８ビットのデータ線幅をもつＭＬＵＴの一例を示す図である。図４では、双方向矢印で示したが、図５では、アドレス線およびデータ線をそれぞれ、単方向矢印で示す。図４に示すＭＬＵＴ３０は、左方向から図５に示すアドレスＡ０Ｌ～Ａ７Ｌ（論理用アドレスＬＡの例である。以下同じ。）の入力があり、及び、右方向から図５に示すアドレスＡ０Ｒ～Ａ７Ｒの入力があり、また、左方向へ図５に示すデータＤ０Ｌ～Ｄ７Ｌ（論理用データＬＤの例である。以下同じ。）の出力があり、右方向へ図５に示すデータＤ０Ｒ～Ｄ７Ｒの出力がある。ｎ値＝８のＭＬＵＴは従来方式では１ＭビットとなりＣＬＢ（Ｃｏｎｆｉｇｕｒａｂｌｅ　Ｌｏｇｉｃ　Ｂｌｏｃｋｓ）相当が４Ｍビットと大規模化してしまう。それに対して本実施形態に係るＭＬＵＴは、後述するように、４Ｋ（２５６ワード×１６ビット）ビット×２で構成される。
　ＭＬＵＴは、メモリセルユニットの出力データが、他のメモリセルユニットの入力データに接続される。また、メモリセルユニットは、ＳＲＡＭ（Ｓｔａｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）等の大型メモリを使用できるために、入出力線を増やすことができる。
　ＭＬＵＴ３０はさらに、アドレスデコーダ１１Ａおよび１１Ｃ、出力バッファ１３Ａおよび１３Ｃを有する。なお、図示しないが、アドレスデコーダ１１Ａ、１１Ｃの前段に、論理用アドレスＬＡ及びメモリ動作用アドレスＡＤを切り替えるための選択回路を有する。出力バッファ１３Ａおよび１３Ｃは、出力データＤ０～Ｄ７、又は、読出用データＲＤを切り替える選択回路であるとともに、出力データを、クロック（ＣＬＫ）に従い一時的に保持するバッファとして動作する。
　３．ＭＬＵＴ
　図６は、ＭＬＵＴの回路図の一例を示す図である。ＭＬＵＴ３０は、メモリセルユニット３１Ａおよび３１Ｃを有する。なお、図６では、図６に示されるＭＬＵＴアレイ６０は、ＭＬＵＴ３０Ａ～３０Ｅから構成され、それぞれが、単方向矢印で示す入力アドレス線または出力データ線で接続されている。図６に示す構成データを示す例では、ＭＬＵＴ３０ＡおよびＭＬＵＴ３０Ｂでは、ＭＬＵＴ３０Ｃに接続する接続回路として構成される。ＭＬＵＴ３０Ｃは、ＭＬＵＴ３０Ｆに接続する接続回路であるとともに、ＡＮＤ回路を構成する。ＭＬＵＴ３０Ｆは、後述される出力バッファとして構成される。
　３．１　出力バッファ
　出力バッファ１３Ａおよび１３Ｃ（後述する第２例では、１３Ａ～１３Ｄである。以下同じ）は、クロックに同期して、メモリセルユニットのデータ線からデータを読み出し、それを保持することで、ＦＦ（フリップフロップ）の機能を提供している。つまり、ＦＦのＱ出力を、Ｉ／Ｏバッファに維持し、その前段の論理回路と接続関係を、真理値表データで実現することで、同期メモリユニットから構成されるＭＬＵＴがＦＦ機能を提供できる。なお、出力バッファ１３Ａおよび１３Ｃは、メモリセルのビット線から出力される電圧を増幅するセンスアンプを含んでいる。なお、遅延素子から出力されるクロックを受け取る非同期ＭＬＵＴも同様に、Ｉ／Ｏバッファを有する。しかし、非同期ＭＬＵＴは、組合せ論理回路用に使用されるため、ＦＦを構成しないように使用される。同期動作については、「３．ＭＬＵＴの論理、接続、及び同期動作」で説明される。
　３．２　出力バッファを用いた同期動作
　同期設計では、その遅延時間を包括的にクロック期間に収まるように最大のクロック時間で同期させ、このようなタイミング制約内で、回路構成されるので、配線やＬＵＴの遅延時間が影響しないように見えている。このようにすると、ＦＰＧＡを構成するＬＵ（Ｌｏｇｉｃ Ｕｎｉｔ）単位で、クロックへの同期待ちが生じ、各同期待ち時間が、ＦＰＧＡ全体として直列的に付加されることで、ＦＰＧＡの動作速度が遅くなる。
　ＭＲＬＤの同期設計では、同期用のメモリユニットに、非同期のメモリユニットと逆の向き（バックフォワードともいう）にクロックを入れて、配線遅延による誤動作を回避している。メモリＩＰのスペックから算出して、メモリデータがアクセスされる最大時間を遅延量としている。
　４．ＭＬＵＴの論理、接続、及び順序回路動作
　以下、ＭＬＵＴの論理、接続、及び同期動作を、例を用いて説明する。なお、上記においては、ＭＬＵＴ３０のアドレスはＡ０～Ａ７、および、出力データは、Ｄ０～Ｄ７でそれぞれ、８つのアドレス又はデータがあったが、ここでは、説明の簡易化のために、４つのアドレス又はデータで説明する。
　図７は、ＭＬＵＴの一例を示す図である。図７に示すＭＬＵＴ３０ａ、３０ｂは、４つのアドレスＡ０～Ａ３と、４つの出力データＤ０～Ｄ３に接続される。ＭＬＵＴ３０ａのアドレスＡ２は、隣接するＭＬＵＴ３０ｂの出力データＤ０と接続しており、ＭＬＵＴ３０ａは、ＭＬＵＴ３０ｂから出力される論理用データを、論理用アドレス入力として受け取る。また、ＭＬＵＴ３０ａの出力データＤ２は、ＭＬＵＴ３０ｂのアドレスＡ０と接続しており、ＭＬＵＴ３０ａが出力する論理用データは、ＭＬＵＴ３０ｂで論理用アドレス入力として受け取られる。
　以下に示す回路構成をＭＬＵＴで実現するための構成データ（真理値表データ）は、図７に示すＭＬＵＴ３０ａ又は３０ｂのものである。
　Ａ．論理回路を構成する真理値表データ
　図８は、論理回路として動作するＭＬＵＴの一例を示す図である。本例では、アドレスＡ０及びＡ１を２入力ＮＯＲ回路７０１の入力とし、アドレスＡ２及びＡ３を２入力ＮＡＮＤ回路７０２の入力とする。そして、２入力ＮＯＲ回路７０１の出力と、２入力ＮＡＮＤ回路７０２の出力を、２入力ＮＡＮＤ回路７０３に入力し、２入力ＮＡＮＤ回路７０３の出力を出力データＤ０に出力する論理回路を構成する。
　図９は、図８に示す論理回路の真理値表を示す図である。図８の論理回路は、４入力のため、入力Ａ０～Ａ３の全ての入力を入力として使用する。一方、出力は、１つのみなので、出力Ｄ０のみを出力として使用する。真理値表の出力Ｄ１～Ｄ３の欄には「＊」が記載されている。これは、「０」又は「１」のいずれの値でもよいことを示す。しかしながら、実際に再構成のために真理値表データをＭＬＵＴに書き込むときには、これらの欄には、「０」又は「１」のいずれかの値を書き込む必要がある。
　Ｂ．接続回路を構成する真理値表データ
　図１０は、接続回路として動作するＭＬＵＴの一例を示す図である。図１０では、接続回路としてのＭＬＵＴは、アドレスＡ０の信号を出力データＤ１に出力し、アドレスＡ１の信号を出力データＤ２に出力し、アドレスＡ２の信号を出力データＤ３に出力するように動作する。接続回路としてのＭＬＵＴはさらに、アドレスＡ３の信号を出力データＤ０に出力するように動作する。
　図１１は、図１０に示す接続回路の真理値表を示す図である。図１０に示す接続回路は、４入力４出力である。したがって、アドレスＡ０～Ａ３の全ての入力と、出力データＤ０～Ｄ３の全ての出力が使用される。図１１に示す真理値表によって、ＭＬＵＴは、アドレスＡ０の信号を出力データＤ１に出力し、アドレスＡ１の信号を出力データＤ２に出力し、アドレスＡ２の信号を出力データＤ３に出力し、アドレスＡ３の信号を出力データＤ０に出力する接続回路として動作する。
　Ｃ．論理回路と接続回路を構成する真理値表データ
　図１２は、１つのＭＬＵＴが、論理回路及び接続回路として動作する一例を示す図である。図１２に示す例では、アドレスＡ０及びＡ１を２入力ＮＯＲ回路１７１の入力とし、２入力ＮＯＲ回路１７１の出力と、アドレスＡ２とを２入力ＮＡＮＤ回路１７２の入力とし、２入力ＮＡＮＤ回路１７２の出力を出力データＤ０に出力する論理回路を構成する。また同時に、アドレスＡ３の信号を出力データＤ２に出力する接続回路を構成する。
　図１３に、図１２に示す論理回路及び接続回路の真理値表を示す。図１２の論理回路は、アドレスＡ０～Ａ３の３つの入力を使用し、１つの出力データＤ０を出力として使用する。一方、アドレスＡ３の信号を出力データＤ２に出力する接続回路が構成される。
　Ｄ．順序回路機能
　順序回路は、組合せ回路のように、ＭＬＵＴに保持される真理値表データそのもので、その動作を記述できない。本実施形態では、順序回路は、出力バッファ１３の機能を用いて実現する。Ｄ型フリップフロップは、同期動作するメモリセルユニットの出力に対して、以下のような真理値表を構成する。
Figure JPOXMLDOC01-appb-T000001
　以上説明した実施形態は典型例として挙げたに過ぎず、その各実施形態の構成要素の組合せ、変形及びバリエーションは当業者にとって明らかであり、当業者であれば本発明の原理及び請求の範囲に記載した発明の範囲を逸脱することなく上述の実施形態の種々の変形を行えることは明らかである。
　２０　　論理部、ＭＲＬＤ
　３０　　ＭＬＵＴ
　６０　　論理部アレイ
　１００　　レゾルバ信号の演算処理装置

Claims (7)

  1. 　外部から供給される回転検出センサの回転検出信号を、デジタル信号に変換するＡ／Ｄ変換器と、
    　前記Ａ／Ｄ変換器から出力されるデジタル信号から、前記経典検出センサの角度を演算するロジック回路を構成する論理部と、を備え、
    　前記増幅器、前記Ａ／Ｄ変換器、前記論理部が、同一チップ又は同一パッケージ内に実装されている、レゾルバ信号の演算処理装置。
  2. 　前記回転検出センサは、励磁コイル、および前記励磁コイルの励磁信号に応じて信号を検出する第１検出コイルと第２検出コイルを備え、前記第１及び第２検出コイルは、互いに９０°位相がずれて、前記励磁コイル周辺に配置されており、
    　前記Ａ／Ｄ変換器は、前記第１検出コイルから発信するアナログ信号Ｓ１と、前記第２検出コイルから発生するアナログ信号Ｓ２とを、それぞれ、デジタル信号Ｓ１と、デジタル信号Ｓ２に変換し、
    から、
    　前記論理部は、デジタル信号Ｓ１、Ｓ２に対して、以下の式により、励磁コイルの確度（θ）を求める（ここで、ｔは、時間、ｆ（ｔ）は励磁信号、ωは角速度）
    　　Ｓ１＝ｓｉｎθ・ｆ（ｔ）＝ｓｉｎθ・ｓｉｎωｔ
    　　Ｓ２＝ｃｏｓθ・ｆ（ｔ）＝ｃｏｓθ・ｓｉｎωｔ
    　　θ＝ｔａｎ－１（ｓｉｎθ／ｃｏｓθ）
    　項目１に記載のレゾルバ信号の演算処理装置。
  3. 　前記回転検出信号を、指定利得で増幅する増幅器をさらに備え、
    　前記論理部は、回転検出センサのアナログ信号電圧に従って、前記指定利得を設定する信号を前記増幅器に送信する、請求項１又は２に記載のレゾルバ信号の演算処理装置。
  4. 　前記論理部は、複数のアドレス線と、複数のデータ線と、メモリセルユニットと、アドレス信号をデコードして、前記メモリセルユニットにデコード信号を出力するアドレスデコーダと、を備えている、請求項１～３の何れか１項に記載のレゾルバ信号の演算処理装置。
  5. 　前記メモリセルユニットは、真理値表データにより構成される配線要素及び／又は論理要素として、前記増幅部の制御又は設定を行う、請求項４に記載のレゾルバ信号の演算処理装置。
  6. 　前記メモリセルユニットは、真理値表データにより構成される配線要素及び／又は論理要素として、前記Ａ／Ｄ変換器から出力されるデジタル信号から角度を演算する、請求項４～５の何れか１項に記載のレゾルバ信号の演算処理装置。
  7. 　前記論理部は、マルチルックアップテーブルである、請求項１～６の何れか１項に記載のレゾルバ信号の演算処理装置。
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