JPWO2018179504A1 - 撮像装置 - Google Patents

Abstract

撮像装置は、撮像素子２２へ異なる電圧を伝送する、互いに隣接する第１電源ライン８１、第２電源ライン８２と、所定電源出力から夫々第１電圧、第２電圧を生成し第１電源ライン、第２電源ラインへ出力する第１レギュレータ６１、第２レギュレータ６２と、第１レギュレータの第１電流異常を検知する第１電流比較回路１２１ｂと、第１レギュレータの第１電圧異常を検知する第１電圧比較回路１２１ａと、第１電流と第１電圧との積である第１電力値を算出する第１電力算出回路１０１と算出した前記第１電力値に基づいて第１電源ライン８１に係る異常状態を判定する電源ライン異常判定部を有するＦＰＧＡ２５と、電源ライン異常判定部の判定結果に基づいて電源部出力を制御する電源制御部２７とを具備する。

Description

本発明は、撮像装置に関し、特に、固体撮像素子を備えると共に当該固体撮像素子に供給する電源の異常を検出する撮像装置に関する。

被検体の内部の被写体を撮像する内視鏡、及び、内視鏡により撮像された被写体の観察画像を生成する画像処理装置等を具備する内視鏡システムが、医療分野及び工業分野等において広く用いられている。

このような内視鏡システムにおける内視鏡としては、固体撮像素子として、例えばＣＭＯＳイメージセンサを採用し、このＣＭＯＳイメージセンサから出力される撮像信号を後段の画像処理装置に対して伝送する内視鏡が広く知られている。上述したＣＭＯＳイメージセンサは、一般に、所定の電源の供給を受け、所定の制御信号により駆動されるようになっている。

ここで、ＣＭＯＳイメージセンサおよびその周辺ＩＣ（駆動回路等）に関しては、近年、消費電力の増加に伴い発熱が問題となっている。この課題に対して従来、イメージセンサに供給する電源ラインの状態をモニタすることにより、イメージセンサの発熱および破損を防止するための安全回路を備えた撮像装置が提案されている（日本国特開２０１３−２７４１８号公報）。

また、この安全回路としては、例えば、電源ラインの電流値を検出し、当該検出結果を内視鏡コネクタ部に配設されたＦＰＧＡに入力して過電流の状態を判定すると共にエラー処理を実行する技術が知られている。

ところで、上述のごときＣＭＯＳイメージセンサを備える内視鏡においては、当該イメージセンサに供給される電源ラインとして、例えば、アナログ電源ライン（ＡＮＡ）、インターフェース電源ライン（ＩＦ）、デジタル電源ライン（ＤＩＧ）等の複数の電源ラインを併設して配線する例が知られている。

この種の技術の場合、これら複数の各電源ラインに対しては、それぞれ独立したレギュレータから電圧が供給されるようになっている。具体的には、例えば、アナログ電源ライン（定格電圧３Ｖ、定格電流１０ｍＡ）、インターフェース電源ライン（定格電圧２Ｖ、定格電流２ｍＡ）、デジタル電源ライン（定格電圧１Ｖ、定格電流２０ｍＡ）等、互いに定格電圧、定格電流が異なる複数のレギュレータからそれぞれの電圧が供給される複数の電源ラインが配線される例が知られている。

一方、近年、内視鏡の小型化は益々嘱望されるに至っており、これら複数の電源ラインも細径化が求められ、また、これら複数の電源ラインは、互いにより近接して配設されるようなっている。

このような状況下においては、電源ラインにおける短絡に対してより的確な対応が求められる。例えば、ある電源ラインにおける活線側とＧＮＤとの短絡、または、隣接する電源ラインの活線間の短絡に対して適切な安全措置が求められると考えられる。

ここで、上述した電源ラインにおける活線側とＧＮＤとの短絡については、従前の過電流検出全回路等において短絡、または短絡に近い状態を検出することができる。一方、近接する電源ライン間に係る短絡については、条件により的確な過電流検出が困難となる場合がある。

例えば、上述したように、互いに定格電圧、定格電流が異なる複数のレギュレータおよび電源ラインが配線される内視鏡において、これら近接する電源ライン間のうち、いずれか２つの電源ライン間において、例えば短絡またはこれに近い状態が生じるとする。

このとき、それぞれの電源ラインに供給される電圧および電流は一定程度変化することが考えられるが、この変化の度合いは、レギュレータの仕様、各電源ラインに供給される電圧、電流および電源ラインの負荷等の条件の違いにより、様々な結果を採り得ると考えられる。

具体的に、供給される電圧が互いに異なる電源ライン、例えば、アナログ電源ライン（定格電圧３Ｖ、定格電流１０ｍＡ）とデジタル電源ライン（定格電圧１Ｖ、定格電流２０ｍＡ）とにおいて、それぞれの活線側が短絡またはこれに近い状態になったとする。

このとき、定格電圧３Ｖのアナログ電源ラインの電圧は低下する一方で、定格電圧１Ｖのデジタル電源ライン用の供給電圧は上昇し、各電源ライン間が略同電位（約２Ｖ程度）になることが考えられる。

また、デジタル電源ライン用のレギュレータから出力される電流（２０ｍＡ）は急激に低下して０ｍＡ程度となる一方で、アナログ電源ライン用のレギュレータから出力される電流（１０ｍＡ）は、デジタル電源ラインの負荷にも流れ込むことから急激に上昇し、レギュレータ（アナログ電源ライン用）出力電流のリミット値（例えば、１５ｍＡ）を超える虞がある。

このようにレギュレータ（アナログ電源ライン用）から出力される電流がリミット値を超えるような状況の場合は、従前の過電流検出機能により回路自体の異常状態を検出することができると考えられる。

一方で、例えば、アナログ電源ライン（定格電圧３Ｖ、定格電流１０ｍＡ）とインターフェース電源ライン（定格電圧２Ｖ、定格電流２ｍＡ）とが短絡またはこれに近い状態が生じたとする。

このとき、インターフェース電源ライン用のレギュレータから出力される電流（２ｍＡ）は低下して０ｍＡ程度となる。一方、アナログ電源ライン用のレギュレータから出力される電流（１０ｍＡ）については、インターフェース電源ラインの負荷にも流れ込むことから上昇することとなるが、当該インターフェース電源ラインの負荷はあまり大きくないことから上昇度合いは小さく、必ずしもレギュレータ（アナログ電源ライン用）出力電流のリミット値（例えば、１５ｍＡ）を超えるとは限らない。

このようにレギュレータ（アナログ電源ライン用）から出力される電流がリミット値を超えない場合は、従前の過電流検出機能では異常状態を検出することができず、すなわち、近接する電源ラインの活線間において短絡が生じているにも拘わらず、異常状態を検知することが困難となる場合があった。

本発明は上述した事情に鑑みてなされたものであり、撮像素子に供給する電源ラインの異常をより的確に検出することがすることができる撮像装置を提供することを目的とする。

本発明の一態様の撮像装置は、撮像素子と、前記撮像素子へ第１電圧を伝送する第１電源ラインと、前記第１電源ラインに隣接して配置され、前記撮像素子へ前記第１電圧とは異なる第２電圧を伝送する第２電源ラインと、所定の電源部において生成された電源出力から前記第１電圧を生成し前記第１電源ラインへ出力する第１レギュレータと、前記電源出力から前記第２電圧を生成し前記第２電源ラインへ出力する第２レギュレータと、前記第１レギュレータの入力端子に入力する第１電流を検出する第１電流検出回路と、前記第１レギュレータの出力端子から出力する前記第１レギュレータ出力に係る前記第１電圧を検出する第１電圧検出回路と、前記第１電流検出回路において検出した前記第１電流の値と、前記第１電圧検出回路において検出した第１電圧の値との積である第１電力値を算出する第１電力算出回路と、少なくとも前記第１電力算出回路において算出した前記第１電力値に基づいて前記第１電源ラインに係る異常状態を判定する電源ライン異常判定部と、前記電源ライン異常判定部における判定結果に基づいて前記電源部の出力を制御する電源制御部と、を具備する。

図１は、本発明の第１の実施形態の内視鏡を含む内視鏡システムの構成を示す図である。 図２は、第１の実施形態の内視鏡を含む内視鏡システムの電気的な構成を示すブロック図である。 図３は、第１の実施形態の内視鏡におけるＦＰＧＡ、レギュレータ部、電源制御部および周辺部の構成を示すブロック図である。 図４は、第１の実施形態の内視鏡におけるＦＰＧＡ内の構成を示すブロック図である。 図５は、第１の実施形態の内視鏡において、各電源ラインに係るレギュレータ出力の通常時およびリミット時における電圧値および電流値を示した表図である。 図６は、第１の実施形態の内視鏡において、各電源ラインに係るレギュレータ出力電圧、出力電流、消費電力にかかるエラー検出作用を示したフローチャートである。 図７は、第１の実施形態の内視鏡における過電流検出の際のエラー検出の様子を示したタイミングチャートである。 図８は、第１の実施形態の内視鏡において、各電源ラインのレギュレータに係る定格出力電流およびリミット電流の一設定例を示した図である。 図９は、第１の実施形態の内視鏡において、アナログ電源ラインとデジタル電源ラインとが短絡した際の各電源ラインの出力電流とリミット電流との関係を示した図である。 図１０は、第１の実施形態の内視鏡において、アナログ電源ラインとインターフェース電源ラインとが短絡した際の各電源ラインの出力電流とリミット電流との関係を示した図である。 図１１は、第１の実施形態の内視鏡において、各電源ラインのレギュレータに係る定格出力電圧およびリミット電圧の一設定例を示した図である。 図１２は、第１の実施形態の内視鏡において、アナログ電源ラインとデジタル電源ラインとが短絡した際の各電源ラインの出力電圧とリミット電圧との関係を示した図である。 図１３は、第１の実施形態の内視鏡において、アナログ電源ラインとインターフェース電源ラインとが短絡した際の各電源ラインの出力電圧とリミット電圧との関係を示した図である。 図１４は、第１の実施形態の内視鏡において、アナログ電源ラインとインターフェース電源ラインとが短絡した際のアナログ電源ラインの出力電力とリミット電力との関係を示した図である。 図１５は、本発明の第２の実施形態の内視鏡を含む内視鏡システムの電気的な構成を示すブロック図である。 図１６は、第２の実施形態の内視鏡におけるＦＰＧＡ、レギュレータ部、電源制御部および周辺部の構成を示すブロック図である。 図１７は、第２の実施形態の内視鏡におけるＦＰＧＡ内の構成を示すブロック図である。 図１８は、第２の実施形態の内視鏡において、各電源ラインに係るレギュレータ出力電圧、出力電流、消費電力にかかるエラー検出作用を示したフローチャートである。 図１９は、本発明の第３の実施形態の内視鏡を含む内視鏡システムの電気的な構成を示すブロック図である。 図２０は、第３の実施形態の内視鏡におけるＦＰＧＡ、レギュレータ部および周辺部の構成を示すブロック図である。 図２１は、第３の実施形態の内視鏡におけるＦＰＧＡ内の構成を示すブロック図である。 図２２は、本発明の第４の実施形態の内視鏡におけるＦＰＧＡ内の構成を示すブロック図である。 図２３は、本発明の第５の実施形態の内視鏡におけるＦＰＧＡ内の構成を示すブロック図である。 図２４は、立体内視鏡におけるＦＰＧＡ内の構成を示すブロック図である。

以下、図面を参照して本発明の実施形態を説明する。

＜第１の実施形態＞
図１は、本発明の第１の実施形態の撮像装置（内視鏡）を含む内視鏡システムの構成を示す図であり、図２は、第１の実施形態の撮像装置（内視鏡）を含む内視鏡システムの電気的な構成を示すブロック図である。

なお、本実施形態においては、撮像装置として、固体撮像素子（ＣＭＯＳイメージセンサ）を有し被検体の内部の被写体を撮像する内視鏡を例に挙げて説明する。

図１、図２に示すように、本第１の実施形態の撮像装置（内視鏡）を有する内視鏡システム１は、被検体の観察し撮像する内視鏡２と、当該内視鏡２に接続され前記撮像信号を入力し所定の画像処理を施すビデオプロセッサ３と、被検体を照明するための照明光を供給する光源装置４と、撮像信号に応じた観察画像を表示するモニタ装置５と、を有している。

図１に示すように、内視鏡２は、被検体の体腔内等に挿入される細長の挿入部６と、挿入部６の基端側に配設され術者が把持して操作を行う内視鏡操作部１０と、内視鏡操作部１０の側部から延出するように一方の端部が設けられたユニバーサルコード１１と、を有して構成されている。

挿入部６は、先端側に設けられた硬質の先端部７と、先端部７の後端に設けられた湾曲自在の湾曲部８と、湾曲部８の後端に設けられた長尺かつ可撓性を有する可撓管部９と、を有して構成されている。

前記ユニバーサルコード１１の基端側にはコネクタ１２が設けられ、当該コネクタ１２は光源装置４に接続されるようになっている。すなわち、コネクタ１２の先端から突出する流体管路の接続端部となる口金（図示せず）と、照明光の供給端部となるライトガイド口金（図示せず）とは光源装置４に着脱自在で接続されるようになっている。

さらに、前記コネクタ１２の側面に設けた電気接点部には接続ケーブル１３の一端が接続されるようになっている。そして、この接続ケーブル１３には、例えば内視鏡２における撮像素子（ＣＭＯＳイメージセンサ）２２（図２参照）からの撮像信号を伝送する信号線が内設され、また、他端のコネクタ部はビデオプロセッサ３に接続されるようになっている。

図２に示すように内視鏡２は、挿入部６の先端部７に配設された、被写体像を入光するレンズを含む対物光学系２１と、対物光学系２１における結像面に配設された撮像素子（ＣＭＯＳイメージセンサ）２２と、を備える。

また内視鏡２は、撮像素子２２から延出され、当該撮像素子２２から挿入部６、操作部１０、ユニバーサルコード１１を経て、コネクタ１２に至るまで配設されたケーブル２３を備える。

さらに内視鏡２は、ケーブル２３の後端側であってコネクタ１２に配設された、ＡＦＥ（図示せず）、ＦＰＧＡ２５、レギュレータ部２６、電源制御部２７および、当該内視鏡２における固有の所定ＩＤ情報を記憶した記憶部（図示せず）等（図２参照）等を有する（上記のＦＰＧＡ２５、レギュレータ部２６、電源制御部２７については、後に詳述する）。

撮像素子２２は、上述したように本実施形態においてはＣＭＯＳイメージセンサにより構成される固体撮像素子である。撮像素子２２は被写体を光電変換し所定の撮像信号を後段に向けて（ケーブル２３を経由して）出力するようになっている。

ケーブル２３は、撮像素子２２を駆動・制御するための各種制御信号を伝送する制御信号ライン、複数のレギュレータを有するレギュレータ部２６から供給される各種電源を伝送する第１電源ライン８１、第２電源ライン８２、第３電源ライン８３、並びに、撮像素子２２から出力される撮像信号を伝送する撮像信号ライン等を内包するケーブルであり、本実施形態においては、撮像素子２２からコネクタ１２に至るまで配設されている。

ＦＰＧＡ２５は、いわゆるＦＰＧＡ（Field Programmable Gate Array）により構成され、内視鏡２における前記コネクタ１２に配設される。また、ビデオプロセッサ３からの動作制御を受け、各種のタイミング調整を行い所定の制御信号として撮像素子２２に向けて送出するタイミング調整部を形成する。さらに、撮像素子２２からの撮像信号を入力し、後段のビデオプロセッサ３における画像処理部３１に対して送出するようになっている。

また本実施形態においてＦＰＧＡ２５は、後に詳述するが、電源ラインの異常を判定するための各種比較回路等が形成されるようになっている。

レギュレータ部２６は、ビデオプロセッサ３におけるプロセッサ電源部３３からの所定の電源電圧を受けて、各種電源電圧を生成し出力する第１レギュレータ６１、第２レギュレータ６２、第３レギュレータ６３等を有して構成される（図３参照）。

詳しくは後述するが、本実施形態において第１レギュレータ６１は、プロセッサ電源部３３からの電源電圧を受けて所定の第１電圧を生成し、第１レギュレータ出力として第１電源ライン８１に対して供給する。

同様に、第２レギュレータ６２は、上記同様に、プロセッサ電源部３３からの電源電圧を受けて第２電圧を生成し、第２レギュレータ出力として第２電源ライン８２に対して供給する。

また、第３レギュレータ６３は、上記同様に、プロセッサ電源部３３からの電源電圧を受けて第３電圧を生成し、第３レギュレータ出力として第３電源ライン８３に対して供給する。

なお、本実施形態においては、レギュレータ部２６における上述した各レギュレータ（第１レギュレータ６１、第２レギュレータ６２、第３レギュレータ６３）の入力電流および出力電圧をそれぞれ検出し、当該検出結果をＦＰＧＡ２５における各種比較回路に向けて送出するようになっている（詳しくは、後述する）
電源制御部２７は、ＦＰＧＡ２５からのエラー信号を受けると共に、当該エラー信号に応じてビデオプロセッサ３におけるプロセッサ電源部３３を制御（オンオフ等）するようになっている（詳しくは、後述する）。

また、本実施形態の内視鏡システム１は、当該内視鏡２に接続され前記撮像信号を入力し所定の画像処理を施すビデオプロセッサ３を備える。

本実施形態においてビデオプロセッサ３は、内視鏡２からの撮像信号を入力し、所定の画像処理を施しモニタ装置５に向けて出力する画像処理部３１と、内視鏡２に対して各種動作制御信号を送出する動作制御部３２と、ビデオプロセッサ３内の各種回路に供給する電源電圧および内視鏡２における上述した各レギュレータ（第１レギュレータ６１、第２レギュレータ６２、第３レギュレータ６３）に対して供給するための電源電圧を生成するプロセッサ電源部３３と、を備える。

＜ＦＰＧＡ２５、レギュレータ部２６、電源制御部２７および電源ラインの構成＞
次に、本実施形態におけるＦＰＧＡ２５、レギュレータ部２６、電源制御部２７および電源ラインの構成について、図２に加え図３、図４、図５を参照して詳しく説明する。

図３は、第１の実施形態の内視鏡におけるＦＰＧＡ、レギュレータ部、電源制御部、電源ラインおよび周辺部の構成を示すブロック図であり、図４は、第１の実施形態の内視鏡におけるＦＰＧＡ内の構成を示すブロック図である。また、図５は、第１の実施形態の内視鏡において、各電源ラインに係るレギュレータ出力の通常時およびリミット時における電圧値および電流値を示した表図である。

＜レギュレータ部２６＞
まず、レギュレータ部２６の構成について、図３を参照して説明する。

図３に示すようにレギュレータ部２６は、上述したように、ビデオプロセッサ３におけるプロセッサ電源部３３からの所定の電源電圧を入力し、撮像素子２２を駆動するための各種電源電圧（Ｖ１，Ｖ２，Ｖ３）を生成し出力する、第１レギュレータ６１、第２レギュレータ６２、第３レギュレータ６３等を有する。

第１レギュレータ６１は、プロセッサ電源部３３からの電源電圧を受けて所定の第１電圧Ｖ１を生成し、第１レギュレータ出力Ｖｏｌ１として第１電源ライン８１を介して撮像素子２２に向けて供給する。

ここで、第１レギュレータ６１は、所定の電源部（プロセッサ電源部３３）において生成された電源出力から第１電圧を生成し第１レギュレータ出力として出力する第１レギュレータとして役目を果たす。

本実施形態において第１電圧Ｖ１は、アナログ電源（ＡＮＡ）用の電圧（３Ｖ）を想定する。また、図５に示すように、第１レギュレータ出力Ｖｏｌ１は、
第１定格電圧［Ｖ１］＝３Ｖ
第１リミット電圧［Ｖ1_limit］＝４Ｖ
第１定格電流［Ｉ１］＝１０ｍＡ
第１リミット電流［Ｉ1_limit］＝１５ｍＡ
を想定する。

同様に、第２レギュレータ６２は、上記同様に、プロセッサ電源部３３からの電源電圧を受けて所定の第２電圧Ｖ２を生成し、第２レギュレータ出力Ｖｏｌ２として第２電源ライン８２を介して撮像素子２２に向けて供給する。

ここで、第２レギュレータ６２は、所定の電源部（プロセッサ電源部３３）において生成された電源出力から第２電圧を生成し第２レギュレータ出力として出力する第２レギュレータとして役目を果たす。

本実施形態において第２電圧Ｖ２は、インターフェース電源（ＩＦ）用の電圧（２Ｖ）を想定する。また、図５に示すように、第２レギュレータ出力Ｖｏｌ２は、
第２定格電圧［Ｖ２］＝２Ｖ
第２リミット電圧［Ｖ2_limit］＝２．８Ｖ
第２定格電流［Ｉ２］＝２ｍＡ
第２リミット電流［Ｉ2_limit］＝５ｍＡ
を想定する。

また、第３レギュレータ６３は、上記同様に、プロセッサ電源部３３からの電源電圧を受けて所定の第３電圧Ｖ３を生成し、第３レギュレータ出力Ｖｏｌ３として第３電源ライン８３を介して撮像素子２２に向けて供給する。

ここで、第３レギュレータ６３は、所定の電源部（プロセッサ電源部３３）において生成された電源出力から第３電圧を生成し第３レギュレータ出力として出力する第３レギュレータとして役目を果たす。

本実施形態において第３電圧Ｖ３は、デジタル電源（ＤＩＧ）用の電圧（１Ｖ）を想定する。また、図５に示すように、第３レギュレータ出力Ｖｏｌ３は、
第３定格電圧［Ｖ３］＝１Ｖ
第３リミット電圧［Ｖ3_limit］＝１．８Ｖ
第３定格電流［Ｉ３］＝２０ｍＡ
第３リミット電流［Ｉ3_limit］＝３０ｍＡ
を想定する。

一方、レギュレータ部２６は、前記第１レギュレータ６１の入力端子に入力する第１電流（Ｉ１）を検出する第１電流検出回路５１と、前記第１レギュレータ６１の出力端子から出力する前記第１レギュレータ出力Ｖｏｌ１に係る第１電圧（Ｖ１）を検出する第１電圧検出回路７１と、を有する。

ここで、第１電流検出回路５１は、前記第１レギュレータの入力端子に入力する第１電流を検出する第１電流検出回路としての役目を果たし、第１電圧検出回路７１は、前記第１レギュレータの出力端子から出力する第１レギュレータ出力に係る第１電圧を検出する第１電圧検出回路としての役目を果たす。

第１電圧検出回路７１において検出された第１電圧（Ｖ１）は、ＦＰＧＡ２５における所定の第１電圧値ＡＤコンバータ１１１ａに入力され、第１電流検出回路５１において検出された第１電流（Ｉ１）は、ＦＰＧＡ２５における所定の第１電流値ＡＤコンバータ１１１ｂに入力されるようになっている（図４参照）。

また、レギュレータ部２６は、前記第２レギュレータ６２の入力端子に入力する第２電流（Ｉ２）を検出する第２電流検出回路５２と、前記第２レギュレータ６２の出力端子から出力する前記第２レギュレータ出力Ｖｏｌ２に係る第２電圧（Ｖ２）を検出する第２電圧検出回路７２と、を有する。

ここで、第２電流検出回路５２は、前記第２レギュレータの入力端子に入力する第２電流を検出する第２電流検出回路としての役目を果たし、第２電圧検出回路７２は、前記第２レギュレータの出力端子から出力する第２レギュレータ出力に係る第２電圧を検出する第２電圧検出回路としての役目を果たす。

第２電圧検出回路７２において検出された第２電圧（Ｖ２）は、ＦＰＧＡ２５における所定の第２電圧値ＡＤコンバータ１１２ａに入力され、第２電流検出回路５２において検出された第２電流（Ｉ２）は、ＦＰＧＡ２５における所定の第２電流値ＡＤコンバータ１１２ｂに入力されるようになっている（図４参照）。

さらに、レギュレータ部２６は、前記第３レギュレータ６３の入力端子に入力する第３電流（Ｉ３）を検出する第３電流検出回路５３と、前記第３レギュレータ６３の出力端子から出力する前記第３レギュレータ出力Ｖｏｌ３に係る第３電圧（Ｖ３）を検出する第３電圧検出回路７３と、を有する。

ここで、第３電流検出回路５３は、前記第３レギュレータの入力端子に入力する第３電流を検出する第３電流検出回路としての役目を果たし、第３電圧検出回路７３は、前記第３レギュレータの出力端子から出力する第３レギュレータ出力に係る第３電圧を検出する第３電圧検出回路としての役目を果たす。

第３電圧検出回路７３において検出された第３電圧（Ｖ３）は、ＦＰＧＡ２５における所定の第３電圧値ＡＤコンバータ１１３ａに入力され、第３電流検出回路５３において検出された第３電流（Ｉ３）は、ＦＰＧＡ２５における所定の第３電流値ＡＤコンバータ１１３ｂに入力されるようになっている（図４参照）。

＜電源ライン８１、８２、８３＞
第１電源ライン８１は、第１電圧検出回路７１を介して第１レギュレータ６１に接続され、第１レギュレータ出力Ｖｏｌ１を撮像素子２２に向けて伝送するアナログ電源ラインである。

ここで第１電源ライン８１は、前記第１レギュレータに接続されて当該第１レギュレータから出力される前記第１レギュレータ出力を伝送する第１電源ラインとしての役目を果たす。

また、第２電源ライン８２は、ケーブル２３内において前記第１電源ライン８１に隣接して配線され、第２電圧検出回路７２を介して第２レギュレータ６２に接続され、第２レギュレータ出力Ｖｏｌ２を撮像素子２２に向けて伝送するインターフェース電源ラインである。

ここで第２電源ライン８２は、前記第１電源ラインに隣接して配線された電源ラインであって、前記第２レギュレータに接続されて当該第２レギュレータから出力される前記第２レギュレータ出力を伝送する第２電源ラインとしての役目を果たす。

さらに、第３電源ライン８３は、前記第１電源ライン８１および第２電源ライン８２に隣接して配線された電源ラインであって、第３電圧検出回路７３を介して第３レギュレータ６３に接続され、第３レギュレータ出力Ｖｏｌ３を撮像素子２２に向けて伝送するデジタル電源ラインである。

ここで第３電源ライン８２は、前記第１電源ラインおよび第２電源ラインに隣接して配線された電源ラインであって、前記第３レギュレータに接続されて当該第３レギュレータから出力される前記第３レギュレータ出力を伝送する第３電源ラインとしての役目を果たす。

＜ＦＰＧＡ２５＞
次に、ＦＰＧＡ２５について、図４を参照して説明する。図４は、第１の実施形態の内視鏡におけるＦＰＧＡ内の構成を示すブロック図である。

ＦＰＧＡ２５は、上述したように、いわゆるＦＰＧＡ（Field Programmable Gate Array）により構成され、内視鏡２における前記コネクタ１２に配設される（図２参照）。また、ビデオプロセッサ３からの動作制御を受け、各種制御信号を撮像素子２２に向けて送出する共に、撮像素子２２からの撮像信号を入力し画像処理部３１に対して送出するようになっている。

また、本実施形態においてＦＰＧＡ２５は、電源ラインの異常を判定するためのＡＤコンバータ、各種比較回路等が形成されるようになっており、以下、当該ＡＤコンバータ、比較回路およびその周辺回路について説明する。

＜ＡＤコンバータ＞
図４に示すように、ＦＰＧＡ２５は、第１電圧検出回路７１において検出した前記第１電圧Ｖ１を入力し所定のＡＤ変換を施す第１電圧値ＡＤコンバータ１１１ａ、第１電流検出回路５１において検出した前記第１電流Ｉ１を入力し所定のＡＤ変換を施す第１電流値ＡＤコンバータ１１１ｂ、第２電圧検出回路７２において検出した前記第２電圧Ｖ２を入力し所定のＡＤ変換を施す第２電圧値ＡＤコンバータ１１２ａ、第２電流検出回路５２において検出した前記第２電流Ｉ２を入力し所定のＡＤ変換を施す第２電流値ＡＤコンバータ１１２ｂ、第３電圧検出回路７３において検出した前記第３電圧Ｖ３を入力し所定のＡＤ変換を施す第３電圧値ＡＤコンバータ１１３ａ、および、第３電流検出回路５３において検出した前記第３電流Ｉ３を入力し所定のＡＤ変換を施す第３電流値ＡＤコンバータ１１３ｂを有する。

＜第１電圧比較回路、第１電流比較回路＞
またＦＰＧＡ２５は、第１電圧値ＡＤコンバータ１１１ａの出力端に接続され、第１電圧Ｖ１と、所定の第１電圧比較データＶ1refとを比較し、比較結果を出力する第１電圧比較回路１２１ａと、第１電圧値ＡＤコンバータ１１１ｂの出力端に接続され、第１電圧Ｉ１と、所定の第１電流比較データＩ1refとを比較し、比較結果を出力する第１電流比較回路１２１ｂとを有する。

第１電圧比較回路１２１ａは、第１電圧値ＡＤコンバータ１１１ａから出力された第１電圧Ｖ１を入力して所定の第１電圧比較データＶ1refと比較し、第１電圧が当該第１電圧比較データＶ1refを超えた際に、エラー信号第１電圧エラー信号Ｖ1errを出力するようになっている。

また、第１電流比較回路１２１ｂは、第１電流値ＡＤコンバータ１１１ｂから出力された第１電流Ｉ１を入力して所定の第１電流較データＩ1refと比較し、第１電流が当該第１電流較データＩ1refを超えた際に、エラー信号第１電流エラー信号Ｉ1errを出力するようになっている。

＜第２電圧比較回路、第２電流比較回路＞
さらにＦＰＧＡ２５は、第２電圧値ＡＤコンバータ１１２ａの出力端に接続され、第２電圧Ｖ２と、所定の第２電圧比較データＶ2refとを比較し、比較結果を出力する第２電圧比較回路１２２ａと、第２電圧値ＡＤコンバータ１１２ｂの出力端に接続され、第２電圧Ｉ２と、所定の第２電流比較データＩ2refとを比較し、比較結果を出力する第２電流比較回路１２２ｂとを有する。

第２電圧比較回路１２２ａは、第２電圧値ＡＤコンバータ１１２ａから出力された第２電圧Ｖ２を入力して所定の第２電圧比較データＶ2refと比較し、第２電圧が当該第２電圧比較データＶ2refを超えた際に、エラー信号第２電圧エラー信号Ｖ2errを出力するようになっている。

また、第２電流比較回路１２２ｂは、第２電流値ＡＤコンバータ１１２ｂから出力された第２電流Ｉ２を入力して所定の第２電流較データＩ2refと比較し、第２電流が当該第２電流較データＩ2refを超えた際に、エラー信号第２電流エラー信号Ｉ2errを出力するようになっている。

＜第３電圧比較回路、第３電流比較回路＞
さらにＦＰＧＡ２５は、第３電圧値ＡＤコンバータ１１３ａの出力端に接続され、第３電圧Ｖ３と、所定の第３電圧比較データＶ3refとを比較し、比較結果を出力する第３電圧比較回路１２３ａと、第３電圧値ＡＤコンバータ１１３ｂの出力端に接続され、第３電圧Ｉ３と、所定の第３電流比較データＩ3ref とを比較し、比較結果を出力する第３電流比較回路１２３ｂとを有する。

第３電圧比較回路１２３ａは、第３電圧値ＡＤコンバータ１１３ａから出力された第３電圧Ｖ３を入力して所定の第３電圧比較データＶ3refと比較し、第３電圧が当該第３電圧比較データＶ3refを超えた際に、エラー信号第３電圧エラー信号Ｖ3errを出力するようになっている。

また、第３電流比較回路１２３ｂは、第３電流値ＡＤコンバータ１１３ｂから出力された第３電流Ｉ３を入力して所定の第３電流較データＩ3refと比較し、第３電流が当該第３電流較データＩ3refを超えた際に、エラー信号第３電流エラー信号Ｉ3errを出力するようになっている。

＜第１〜第３電圧比較データ＞
なお、本実施形態においては、前記第１電圧比較データＶ1ref、第２電圧比較データＶ2ref、第３電圧比較データＶ3refは、それぞれ、第１レギュレータ６１、第２レギュレータ６２、第３レギュレータ６３から出力される第１レギュレータ出力Ｖｏｌ１、第２レギュレータ出力Ｖｏｌ２、第３レギュレータ出力Ｖｏｌ３におけるそれぞれのリミット電圧値に設定する（図５参照）。

すなわち、
第１電圧比較データＶ1ref＝第１リミット電圧［Ｖ1_limit］＝４Ｖ
第２電圧比較データＶ2ref＝第２リミット電圧［Ｖ2_limit］＝２．８Ｖ
第３電圧比較データＶ3ref＝第３リミット電圧［Ｖ3_limit］＝１．８Ｖ
に設定する。

＜第１〜第３電流比較データ＞
同様に、本実施形態においては、前記第１電流比較データＩ1ref、第２電流比較データＩ2ref、第３電流比較データI3refは、それぞれ、第１レギュレータ６１、第２レギュレータ６２、第３レギュレータ６３から出力される第１レギュレータ出力Ｖｏｌ１、第２レギュレータ出力Ｖｏｌ２、第３レギュレータ出力Ｖｏｌ３におけるそれぞれのリミット電流値に設定する（図５参照）。

すなわち、
第１電流比較データＩ1ref＝第１リミット電流［Ｉ1_limit］＝１５ｍＡ
第２電流比較データＩ2ref＝第２リミット電流［Ｉ2_limit］＝５ｍＡ
第３電流比較データＩ3ref＝第３リミット電流［Ｉ3_limit］＝３０ｍＡ
に設定する。

＜第１〜第３電力算出回路＞
またＦＰＧＡ２５は、第１電圧値ＡＤコンバータ１１１ａの出力（すなわち、第１電圧検出回路７１において検出した第１電圧Ｖ１の値）と、第１電流値ＡＤコンバータ１１１ｂの出力（すなわち、第１電流検出回路５１において検出した第１電流Ｉ１の値）とを入力し、これら第１電圧Ｖ１の値と第１電流Ｉ１の値との積、すなわち、第１レギュレータ６１から出力される第１レギュレータ出力Ｖｏｌ１の電力値（第１出力電力Ｐ１）を算出する第１電力算出回路１０１を有する。

ここで第１電力算出回路１０１は、前記第１電流検出回路において検出した前記第１電流の値と、前記第１電圧検出回路において検出した第１電圧の値との積である第１電力値を算出する第１電力算出回路としての役目を果たす。

さらにＦＰＧＡ２５は、第２電圧値ＡＤコンバータ１１２ａの出力（すなわち、第２電圧検出回路７２において検出した第２電圧Ｖ２の値）と、第２電流値ＡＤコンバータ１１２ｂの出力（すなわち、第２電流検出回路５２において検出した第２電流Ｉ２の値）とを入力し、これら第２電圧Ｖ２の値と第２電流Ｉ２の値との積、すなわち、第２レギュレータ６２から出力される第２レギュレータ出力Ｖｏｌ２の電力値（第２出力電力Ｐ２）を算出する第２電力算出回路１０２を有する。

ここで第２電力算出回路１０２は、前記第２電流検出回路において検出した前記第２電流の値と、前記第２電圧検出回路において検出した第２電圧の値との積である第２電力値を算出する第２電力算出回路としての役目を果たす。

さらにＦＰＧＡ２５は、第３電圧値ＡＤコンバータ１１３ａの出力（すなわち、第３電圧検出回路７３において検出した第３電圧Ｖ３の値）と、第３電流値ＡＤコンバータ１１３ｂの出力（すなわち、第３電流検出回路５３において検出した第３電流Ｉ３の値）とを入力し、これら第３電圧Ｖ３の値と第３電流Ｉ３の値との積、すなわち、第３レギュレータ６３から出力される第３レギュレータ出力Ｖｏｌ３の電力値（第３出力電力Ｐ３）を算出する第３電力算出回路１０３を有する。

ここで第３電力算出回路１０３は、前記第３電流検出回路において検出した前記第３電流の値と、前記第３電圧検出回路において検出した第３電圧の値との積である第３電力値を算出する第３電力算出回路としての役目を果たす。

＜第１〜第３電力比較回路、第１〜第３電力比較データ＞
一方でＦＰＧＡ２５は、第１電力算出回路１０１の出力端に接続され、第１出力電力Ｐ１と、所定の第１電力比較データＰ1refとを比較し、比較結果を出力する第１電力比較回路１２１ｃを有する。

またＦＰＧＡ２５は、第２電力算出回路１０２の出力端に接続され、第２出力電力Ｐ２と、所定の第２電力比較データＰ2refとを比較し、比較結果を出力する第２電力比較回路１２２ｃを有する。

さらにＦＰＧＡ２５は、第３電力算出回路１０３の出力端に接続され、第３出力電力Ｐ３と、所定の第３電力比較データＰ3refとを比較し、比較結果を出力する第３電力比較回路１２３ｃを有する。

第１電力比較回路１２１ｃは、第１電力算出回路１０１から出力された第１出力電力Ｐ１を入力して所定の第１電力比較データＰ1refと比較し、第１出力電力Ｐ１が当該第１電力比較データＰ1refを超えた際に、エラー信号第１電力エラー信号Ｐ1errを出力するようになっている。

ここで第１電力比較回路１２１ｃは、少なくとも前記第１電力算出回路において算出した前記第１電力値に基づいて前記第１電源ラインに係る異常状態を判定する電源ライン異常判定部としての役目を果たす。

また、第２電力比較回路１２２ｃは、第２電力算出回路１０２から出力された第２出力電力Ｐ２を入力して所定の第２電力比較データＰ2refと比較し、第２出力電力Ｐ２が当該第２電力比較データＰ2refを超えた際に、エラー信号第２電力エラー信号Ｐ2errを出力するようになっている。

さらに、第３電力比較回路１２３ｃは、第３電力算出回路１０３から出力された第３出力電力Ｐ３を入力して所定の第３電力比較データＰ3refと比較し、第３出力電力Ｐ３が当該第３電力比較データＰ3refを超えた際に、エラー信号第３電力エラー信号Ｐ3errを出力するようになっている。

なお、本実施形態においては、前記第１電力比較データＰ1ref、第２電力比較データＰ2ref、第３電力比較データＰ3refは、それぞれ、第１レギュレータ６１、第２レギュレータ６２、第３レギュレータ６３から出力される第１レギュレータ出力Ｖｏｌ１、第２レギュレータ出力Ｖｏｌ２、第３レギュレータ出力Ｖｏｌ３におけるそれぞれのリミット電力値に設定する（図５参照）。

たとえば、
第１電力比較データＰ1ref＝第１リミット電力値［Ｐ1_limit］＝０．０６Ｗ
第２電力比較データＰ2ref＝第２リミット電力値［Ｐ2_limit］＝０．０１４Ｗ
第３電力比較データＰ3ref＝第３リミット電力値［Ｐ3_limit］＝０．０５４Ｗ
に設定する。

ここで、第１電力比較データＰ1refは、後述するように本実施形態においては、第１レギュレータ６１から出力される第１レギュレータ出力Ｖｏｌ１のリミット電力値（第１リミット電力値［Ｐ1_limit］）に設定されるが、より具体的には、第１電源ライン８１の活線側と前記第２電源ライン８２の活線側とが短絡したと仮定した際の電力値に相当する値に設定する。

＜ＯＲ回路１３０＞
一方、ＦＰＧＡ２５は、第１電圧比較回路１２１ａ、第１電流比較回路１２１ｂ、第１電力比較回路１２１ｃ、第２電圧比較回路１２２ａ、第２電流比較回路１２２ｂ、第２電力比較回路１２２ｃ、第３電圧比較回路１２３ａ、第３電流比較回路１２３ｂおよび第３電力比較回路１２３ｃの出力端に接続されたＯＲ回路１３０を有する。

ＯＲ回路１３０は、上述した各比較回路からの比較結果、すなわち上述した各エラー信号を入力し、いずかのエラー信号を入力した際に、所定のエラー信号ＥＲＲＯＲを電源制御部２７に向けて出力するようになっている。

ここで、ＯＲ回路１３０および上述した各比較回路（特に、第１電力比較回路１２１ｃ等の電力比較回路）は、第１電力算出回路１０１等の電力算出回路において算出した電力値に基づいて第１電源ライン８１等の電源ラインに係る異常状態を判定する電源ライン異常判定部としての役目を果たす。

＜電源制御部２７＞
電源制御部２７は、ＦＰＧＡ２５からの上記エラー信号ＥＲＲＯＲを受けると共に、当該エラー信号ＥＲＲＯＲに応じてビデオプロセッサ３におけるプロセッサ電源部３３を制御するようになっている。すなわち、電源制御部２７は、ＦＰＧＡ２５における前記各種比較回路において処理された結果に基づくエラー信号ＥＲＲＯＲを受けて、当該エラー信号ＥＲＲＯＲに応じてプロセッサ電源部３３の制御（オンオフ等）を実行するための制御信号を当該ビデオプロセッサ３に向けて送出するようになっている。

ここで、電源制御部２７は、前記電源ライン異常判定部における判定結果に基づいて電源部（プロセッサ電源部３３）の出力を制御する電源制御部としての役目を果たす。

＜本実施形態の作用＞
次に本第１の実施形態の内視鏡の作用について図６を参照して説明する。

図６は、第１の実施形態の内視鏡において、各電源ラインに係るレギュレータ出力電圧、出力電流、消費電力にかかるエラー検出作用を示したフローチャートである。

本実施形態においては、まず、ビデオプロセッサ３におけるプロセッサ電源部３３から出力された電源電圧に基づいて、第１レギュレータ６１において第１電圧Ｖ１、第２レギュレータ６２において第２電圧Ｖ２、第３レギュレータ６３において第３電圧Ｖ３をそれぞれ生成し、それぞれ第１レギュレータ出力Ｖｏｌ１、第２レギュレータ出力Ｖｏｌ２、第３レギュレータ出力Ｖｏｌ３として出力する。

その後、ＦＰＧＡ２５における第１電圧値ＡＤコンバータ１１１ａと、第１電流値ＡＤコンバータ１１１ｂとにおいてそれぞれ、前記第１電圧Ｖ１と第１電流Ｉ１とをＡＤ変換して出力する（ステップＳ１１）。

次に、第１電圧比較回路１２１ａにおいて、第１電圧値ＡＤコンバータ１１１ａから出力された第１電圧Ｖ１と第１電圧比較データＶ1refとを比較する。具体的には、第１電圧Ｖ１と第１リミット電圧Ｖ1_limit＝４Ｖとを比較し、第１電圧Ｖ１が第１リミット電圧Ｖ1_limit＝４Ｖを超えた場合、第１電圧エラー信号Ｖ1errを出力してステップＳ４１に移行し、超えていなければ、ステップＳ１３に移行する（ステップＳ１２）。

次に、第１電流比較回路１２１ｂにおいて、第１電流値ＡＤコンバータ１１１ｂから出力された第１電流Ｉ１と第１電流比較データＩ1refとを比較する。具体的には、第１電流Ｉ１と第１リミット電流Ｉ1_limit＝１５ｍＡとを比較し、第１電流Ｉ１が第１リミット電流Ｉ1_limit＝１５ｍＡを超えた場合、第１電流エラー信号Ｉ1errを出力してステップＳ４１に移行し、超えていなければ、ステップＳ１４に移行する（ステップＳ１３）。

次に、第１電力算出回路１０１において、第１電圧値ＡＤコンバータ１１１ａの出力（すなわち、第１電圧検出回路７１において検出した第１電圧Ｖ１の値）と、第１電流値ＡＤコンバータ１１１ｂの出力（すなわち、第１電流検出回路５１において検出した第１電流Ｉ１の値）とを入力し、これら第１電圧Ｖ１の値と第１電流Ｉ１の値との積、すなわち、第１レギュレータ６１から出力される第１レギュレータ出力Ｖｏｌ１の電力値（第１出力電力Ｐ１）を算出する（ステップＳ１４）。

この後、第１電力比較回路１２１ｃにおいて、前記第１電力算出回路１０１から出力された第１電力Ｐ１と第１電力比較データＰ1refとを比較する。具体的には、第１電力Ｐ１と第１リミット電力Ｐ1_limit＝０．０６Ｗとを比較し、第１電力Ｐ１が第１リミット電力Ｐ1_limit＝０．０６Ｗを超えた場合、第１電力エラー信号Ｐ1errを出力してステップＳ４１に移行し、超えていなければ、ステップＳ２１に移行する（ステップＳ１５）。

その後、ＦＰＧＡ２５における第２電圧値ＡＤコンバータ１１２ａと、第２電流値ＡＤコンバータ１１２ｂとにおいてそれぞれ、前記第２電圧Ｖ２と第２電流Ｉ２とをＡＤ変換して出力する（ステップＳ２１）。

次に、第２電圧比較回路１２２ａにおいて、第２電圧値ＡＤコンバータ１１２ａから出力された第２電圧Ｖ２と第２電圧比較データＶ２refとを比較する。具体的には、第２電圧Ｖ２と第２リミット電圧Ｖ２_limit＝２．８Ｖとを比較し、第２電圧Ｖ２が第２リミット電圧Ｖ２_limit＝２．８Ｖを超えた場合、第２電圧エラー信号Ｖ２errを出力してステップＳ４１に移行し、超えていなければ、ステップＳ２３に移行する（ステップＳ２２）。

次に、第２電流比較回路１２２ｂにおいて、第２電流値ＡＤコンバータ１１２ｂから出力された第２電流Ｉ２と第２電流比較データＩ２refとを比較する。具体的には、第２電流Ｉ２と第２リミット電流Ｉ２_limit＝５ｍＡとを比較し、第２電流Ｉ２が第２リミット電流Ｉ２_limit＝５ｍＡを超えた場合、第２電流エラー信号Ｉ２errを出力してステップＳ４１に移行し、超えていなければ、ステップＳ２４に移行する（ステップＳ２３）。

次に、第２電力算出回路１０２において、第２電圧値ＡＤコンバータ１１２ａの出力（すなわち、第２電圧検出回路７２において検出した第２電圧Ｖ２の値）と、第２電流値ＡＤコンバータ１１２ｂの出力（すなわち、第２電流検出回路５２において検出した第２電流Ｉ２の値）とを入力し、これら第２電圧Ｖ２の値と第２電流Ｉ２の値との積、すなわち、第２レギュレータ６２から出力される第２レギュレータ出力Ｖｏｌ２の電力値（第２出力電力Ｐ２）を算出する（ステップＳ２４）。

この後、第２電力比較回路１２２ｃにおいて、前記第２電力算出回路１０２から出力された第２電力Ｐ２と第２電力比較データＰ２refとを比較する。具体的には、第２電力Ｐ２と第２リミット電力Ｐ２_limit＝０．０１４Ｗとを比較し、第２電力Ｐ２が第２リミット電力Ｐ２_limit＝０．０１４Ｗを超えた場合、第２電力エラー信号Ｐ２errを出力してステップＳ４１に移行し、超えていなければ、ステップＳ３１に移行する（ステップＳ２５）。

その後、ＦＰＧＡ２５における第３電圧値ＡＤコンバータ１１３ａと、第３電流値ＡＤコンバータ１１３ｂとにおいてそれぞれ、前記第３電圧Ｖ３と第２電流Ｉ３とをＡＤ変換して出力する（ステップＳ３１）。

次に、第３電圧比較回路１２３ａにおいて、第３電圧値ＡＤコンバータ１１３ａから出力された第３電圧Ｖ３と第３電圧比較データＶ３refとを比較する。具体的には、第３電圧Ｖ３と第３リミット電圧Ｖ３_limit＝１．８Ｖとを比較し、第３電圧Ｖ３が第３リミット電圧Ｖ３_limit＝１．８Ｖを超えた場合、第３電圧エラー信号Ｖ３errを出力してステップＳ４１に移行し、超えていなければ、ステップＳ３３に移行する（ステップＳ３２）。

次に、第３電流比較回路１２３ｂにおいて、第３電流値ＡＤコンバータ１１３ｂから出力された第３電流Ｉ３と第３電流比較データＩ３refとを比較する。具体的には、第３電流Ｉ３と第３リミット電流Ｉ３_limit＝３０ｍＡとを比較し、第３電流Ｉ３が第３リミット電流Ｉ３_limit＝３０ｍＡを超えた場合、第３電流エラー信号Ｉ３errを出力してステップＳ４１に移行し、超えていなければ、ステップＳ３４に移行する（ステップＳ３３）。

次に、第３電力算出回路１０３において、第３電圧値ＡＤコンバータ１１３ａの出力（すなわち、第３電圧検出回路７３において検出した第３電圧Ｖ３の値）と、第３電流値ＡＤコンバータ１１３ｂの出力（すなわち、第３電流検出回路５３において検出した第３電流Ｉ３の値）とを入力し、これら第３電圧Ｖ３の値と第３電流Ｉ３の値との積、すなわち、第３レギュレータ６３から出力される第３レギュレータ出力Ｖｏｌ３の電力値（第３出力電力Ｐ３）を算出する（ステップＳ３４）。

この後、第３電力比較回路１２３ｃにおいて、前記第３電力算出回路１０３から出力された第３電力Ｐ３と第３電力比較データＰ３refとを比較する。具体的には、第３電力Ｐ３と第３リミット電力Ｐ３_limit＝０．０５４Ｗとを比較し、第３電力Ｐ３が第３リミット電力Ｐ３_limit＝０．０５４Ｗを超えた場合、第３電力エラー信号Ｐ３errを出力してステップＳ４１に移行し、超えていなければ、ステップＳ１１に戻る（ステップＳ３５）。

このように、上述した第１電圧比較回路１２１ａ、第１電流比較回路１２１ｂ、第１電力比較回路１２１ｃ、第２電圧比較回路１２２ａ、第２電流比較回路１２２ｂ、第２電力比較回路１２２ｃ、第３電圧比較回路１２３ａ、第３電流比較回路１２３ｂ、第３電力比較回路１２３ｃ等の各比較回路において、入力した電圧値（Ｖ１、Ｖ２、Ｖ３）、電流値（Ｉ１、Ｉ２、Ｉ３）、または電力値（Ｐ１、Ｐ２、Ｐ３）が上述したそれぞれの比較データを超えた場合、上述の如きエラー信号を送出するようになっている。

ここで、ＯＲ回路１３０は、これらエラー信号のうちいずれか１つでも入力すると、第１電源ライン８１、第２電源ライン８２、第３電源ライン８３の該当箇所に短絡等の不具合が生じているとして、電源制御部２７に向けてエラー信号ＥＲＲＯＲを出力するようになっている（ステップＳ４１）。

図７は、第１の実施形態の内視鏡における過電流検出の際のエラー検出の様子を示したタイミングチャートである。

具体的に、例えば図７に示すように、第１電流比較回路１２１ｂにおいて、第１レギュレータ６１に係る第１電流Ｉ１が第１電流比較データI1ref（第１リミット電流Ｉ1_limit）を超えた場合、すなわち、第１電源ライン８１において過電流が検出された場合、第１電流比較回路１２１ｂからはＯＲ回路１３０に向けて、第１電流エラー信号Ｉ1errが送出される（上述したステップＳ１３）。

この第１電流エラー信号Ｉ1errを受けるとＯＲ回路１３０は、電源制御部２７に向けてエラー信号ＥＲＲＯＲを出力する（ステップＳ４１）。

この後、電源制御部２７は、ＯＲ回路１３０からのエラー信号ＥＲＲＯＲを受信すると、ビデオプロセッサ３におけるプロセッサ電源部３３に対して制御信号を送信し、当該プロセッサ電源部３３から前記各レギュレータ（第１レギュレータ６１、第２レギュレータ６２、第３レギュレータ６３）への給電を停止させる（ステップＳ４２）。

＜本実施形態の具体的な作用効果＞
次に、本第１の実施形態の内視鏡について、より具体的な作用効果について図８〜図１４を参照して説明する。

図８は、第１の実施形態の内視鏡において、各電源ラインのレギュレータに係る定格出力電流およびリミット電流の一設定例を示した図であり、図９は、第１の実施形態の内視鏡において、アナログ電源ラインとデジタル電源ラインとが短絡した際の各電源ラインの出力電流とリミット電流との関係を示した図であり、図１０は、第１の実施形態の内視鏡において、アナログ電源ラインとインターフェース電源ラインとが短絡した際の各電源ラインの出力電流とリミット電流との関係を示した図である。

また、図１１は、第１の実施形態の内視鏡において、各電源ラインのレギュレータに係る定格出力電圧およびリミット電圧の一設定例を示した図であり、図１２は、第１の実施形態の内視鏡において、アナログ電源ラインとデジタル電源ラインとが短絡した際の各電源ラインの出力電圧とリミット電圧との関係を示した図であり、図１３は、第１の実施形態の内視鏡において、アナログ電源ラインとインターフェース電源ラインとが短絡した際の各電源ラインの出力電圧とリミット電圧との関係を示した図である。

また、図１４は、第１の実施形態の内視鏡において、アナログ電源ラインとインターフェース電源ラインとが短絡した際のアナログ電源ラインの出力電力とリミット電力との関係を示した図である。

上述したように、本実施形態においては、
第１定格電圧［Ｖ１］＝３Ｖ
第１リミット電圧［Ｖ1_limit］＝４Ｖ
第１定格電流［Ｉ１］＝１０ｍＡ
第１リミット電流［Ｉ1_limit］＝１５ｍＡ
第２定格電圧［Ｖ２］＝２Ｖ
第２リミット電圧［Ｖ2_limit］＝２．８Ｖ
第２定格電流［Ｉ２］＝２ｍＡ
第２リミット電流［Ｉ2_limit］＝５ｍＡ
第３定格電圧［Ｖ３］＝１Ｖ
第３リミット電圧［Ｖ3_limit］＝１．８Ｖ
第３定格電流［Ｉ３］＝２０ｍＡ
第３リミット電流［Ｉ3_limit］＝３０ｍＡ
を想定する。

＜通常時における各電源ラインの状態＞
本実施形態の内視鏡は、通常時においては、第１レギュレータ６１からは、第１定格電圧［Ｖ１］＝３Ｖ、第１定格電流［Ｉ１］＝１０ｍＡの第１レギュレータ出力Ｖｏｌ１（アナログ電源ＡＮＡ）が出力され、第１電源ライン８１（アナログ電源ライン）に供給される。

また、第２レギュレータ６２からは、第２定格電圧［Ｖ２］＝２Ｖ、第２定格電流［Ｉ２］＝２ｍＡの第２レギュレータ出力Ｖｏｌ２（インターフェース電源ＩＦ）が出力され、第２電源ライン８２（インターフェース電源ライン）に供給される。

さらに、第３レギュレータ６３からは、第３定格電圧［Ｖ３］＝１Ｖ、第３定格電流［Ｉ３］＝２０ｍＡの第３レギュレータ出力Ｖｏｌ３（デジタル電源ＤＩＧ）が出力され、第３電源ライン８３（デジタル電源ライン）に供給される。

すなわち、図８および図１１に示すように、通常時においては、第１電源ライン８１、第２電源ライン８２、第３電源ライン８３には、それぞれ「第１定格電圧［Ｖ１］＝３Ｖ、第１定格電流［Ｉ１］＝１０ｍＡ」、「第２定格電圧［Ｖ２］＝２Ｖ、第２定格電流［Ｉ２］＝２ｍＡ」、「第３定格電圧［Ｖ３］＝１Ｖ、第３定格電流［Ｉ３］＝２０ｍＡ」のレギュレータ出力が供給されるようになっている。

なお、図８には、第１リミット電流［Ｉ1_limit］＝１５ｍＡ、第２リミット電流［Ｉ2_limit］＝５ｍＡ、第３リミット電流［Ｉ3_limit］＝３０ｍＡを付記し、図１１には、第１リミット電圧［Ｖ1_limit］＝４Ｖ、第２リミット電圧［Ｖ2_limit］＝２．８Ｖ、第３リミット電圧［Ｖ3_limit］＝１．８Ｖを付記する。

＜電圧比較回路、電流比較回路の作用効果＞
次に、本実施形態の内視鏡において、第１電源ライン８１の活線側と第３電源ライン８３の活線側との間が短絡した際の状態を参照して、上述した各電圧比較回路および各電流比較回路の作用効果について説明する。

＜第１電源ライン８１−第３電源ライン８３間が短絡した場合＞
上述したように、本実施形態の内視鏡においては、内視鏡２におけるケーブル２３内に上記複数の各種電源ラインが併設して配線されている。また、これら複数の電源ラインは近年の細径化の要求により、互いにより近接して配設されるようなっている。したがって、このような状況下においては、隣接する電源ラインの活線間の短絡に対してより適切な安全措置が求められるようになっている。

いま、本実施形態の内視鏡において、第１電源ライン８１（アナログ電源ライン；定格電圧３Ｖ、定格電流１０ｍＡ）と、第３電源ライン８３（デジタル電源ライン；定格電圧１Ｖ、定格電流２０ｍＡ）との活線側が短絡またはこれに近い状態になったと仮定する。

なお、これら第１電源ライン８１の活線側と第３電源ライン８３の活線側との短絡は、当該短絡による電源ラインにおける電流増加度が比較的大きな状況であるといえ、かつ、両電源ライン間の電位差についても比較的大きな状況であるといえる。

このとき、各電源ラインにおける電流に着目すると、図９に示すように、第３電源ライン８３（デジタル電源ライン）用のレギュレータ（第３レギュレータ６３）から出力される第３電流Ｉ３（２０ｍＡ）は急激に低下して０ｍＡ程度となる。

一方で、第１電源ライン８１（アナログ電源ライン）用のレギュレータ（第１レギュレータ６１）から出力される第１電流Ｉ１（１０ｍＡ）は、第３電源ライン８３（デジタル電源ライン）の負荷にも流れ込むことから急激に上昇し、第１レギュレータ６１の出力電流（第１電流Ｉ１）が第１リミット電流Ｉ1_limit（１５ｍＡ）を超える虞がある。

ここで、第１レギュレータ６１の出力電流（第１電流Ｉ１）が第１リミット電流Ｉ1_limit（１５ｍＡ）を超える場合、すなわち、第１電流Ｉ１が第１電流比較データＩ1refを超える場合は、第１電流比較回路１２１ｂから第１電流エラー信号Ｉ1errが出力されるため（上記ステップＳ１３；図６参照）、ＯＲ回路１３０からエラー信号ＥＲＲＯＲが出力され、電源制御部２７の制御によりプロセッサ電源部３３からの給電が停止される（上記ステップＳ４２）。

このように、本実施形態においては、第１電源ライン８１（アナログ電源ライン；定格電圧３Ｖ、定格電流１０ｍＡ）と、第３電源ライン８３（デジタル電源ライン；定格電圧１Ｖ、定格電流２０ｍＡ）との短絡等、電流増加度が比較的大きな状況の場合は、過電流検出機能により電源ラインの異常状態を検出することができる。

一方、各電源ラインに供給される電圧に着目すると、図１２に示すように、第１電源ライン８１（アナログ電源ライン）用の第１レギュレータ６１から出力される第１電圧Ｖ１（定格電圧３Ｖ）は低下する一方で、第３電源ライン８３（デジタル電源ライン）用の第３レギュレータ６３から出力される第３電圧Ｖ３（定格電圧１Ｖ）は上昇し、第３レギュレータ６３の出力電圧（第３電圧Ｖ３）が第３リミット電圧Ｖ3_limit＝１．８Ｖを超える虞がある。

ここで、第３レギュレータ６３の出力電圧（第３電圧Ｖ３）が第３リミット電圧Ｖ3_limit（１．８Ｖ）を超える場合、すなわち、第３電圧Ｖ３が第３電圧比較データＶ3refを超える場合は、第３電圧比較回路１２３ａから第３電圧エラー信号Ｖ3errが出力されるため（上記ステップＳ３２；図６参照）、ＯＲ回路１３０からエラー信号ＥＲＲＯＲが出力され、電源制御部２７の制御によりプロセッサ電源部３３からの給電が停止される（上記ステップＳ４２）。

このように、本実施形態においては、第１電源ライン８１（アナログ電源ライン；定格電圧３Ｖ、定格電流１０ｍＡ）と、第３電源ライン８３（デジタル電源ライン；定格電圧１Ｖ、定格電流２０ｍＡ）との短絡等、両電源ライン間の電位差が比較的大きな状況の場合は、上述した過電流検出機能の拠らずとも電源ラインの異常状態を検出することができる。

＜第１電源ライン８１−第２電源ライン８２間が短絡した場合＞
次に、第１電源ライン８１（アナログ電源ライン；定格電圧３Ｖ、定格電流１０ｍＡ）と、第２電源ライン８２（インターフェース電源ライン；定格電圧２Ｖ、定格電流２ｍＡ）との活線側が短絡またはこれに近い状態になったと仮定する。

なお、これら第１電源ライン８１の活線側と第２電源ライン８２の活線側との短絡は、当該短絡による電源ラインにおける電流増加度が比較的小さい状況であるといえ、かつ、両電源ライン間の電位差についても比較的小さい状況であるといえる。

このとき、各電源ラインにおける電流に着目すると、図１０に示すように、第２電源ライン８２（インターフェース電源ライン）用のレギュレータ（第２レギュレータ６２）から出力される第２電流Ｉ２（２ｍＡ）は低下して０ｍＡ程度となる。

一方で、第１電源ライン８１（アナログ電源ライン）用のレギュレータ（第１レギュレータ６１）から出力される第１電流Ｉ１（１０ｍＡ）は、第２電源ライン８２（インターフェース電源ライン）の負荷にも流れ込むことから上昇することとなるが、当該インターフェース電源ラインの負荷はあまり大きくないことから電流の上昇度合いは小さく、必ずしも第１レギュレータ６１の出力電流（第１電流Ｉ１）が第１リミット電流Ｉ1_limit（１５ｍＡ）を超えるとは限らない。

この場合、第１レギュレータ６１の出力電流（第１電流Ｉ１）がリミット値を超えない場合は、当該過電流検出機能では異常状態を検出することができず、すなわち、第１電流比較回路１２１ｂから第１電流エラー信号Ｉ1errが出力されることはなく、第１電源ライン８１と第２電源ライン８２との活線間において短絡が生じているにも拘わらず、異常状態を検知することが困難となる虞がある。

本実施形態においては、上述したように、レギュレータからの電流異常の検出のみならず電圧異常についても検出するようにしており、上述した図１２に示す例の如く、両電源ライン間の電位差が比較的大きい場合については、上述した過電流検出機能の拠らずとも電源ラインの異常状態を検出することができるが、当該電位差が比較的小さな場合は、異常状態を検出することができない虞がある。

すなわち、図１３に示すように、第１電源ライン８１（アナログ電源ライン）用の第１レギュレータ６１から出力される第１電圧Ｖ１（定格電圧３Ｖ）が低下し、第２電源ライン８２（インターフェース電源ライン）用の第２レギュレータ６２から出力される第２電圧Ｖ２（定格電圧２Ｖ）は上昇し略同電位になるも、当該第２レギュレータ６２の出力電圧（第２電圧Ｖ２）が第２リミット電圧Ｖ2_limit＝２．８Ｖを超えない可能性もある。

このように、第２レギュレータ６２の出力電圧（第２電圧Ｖ２）が第２リミット電圧Ｖ2_limit（２．８Ｖ）を超えない場合、第２電圧比較回路１２２ａから第２電圧エラー信号Ｖ2errが出力されることはなく、第１電源ライン８１と第２電源ライン８２との活線間において短絡が生じているにも拘わらず、異常状態を検知することが困難となる虞がある。

＜電力算出回路、電力比較回路の作用効果＞
本実施形態の内視鏡は斯様な事情にも対応すべく、上述の如き電力算出回路、電力比較回路等を設け、プロセッサ電源部３３の電源供給を受けたレギュレータに係る出力電圧および出力電流（入力電流）のみならず出力電力を算出し、算出した出力電力と所定の比較データ（リミット電力値データ）とを比較し、電力計測により電源ラインの異常を検出し、プロセッサ電源部３３を制御すること可能するものである。

上述したように本実施形態における第１電力算出回路１０１は、ＡＤコンバータを介した第１レギュレータ６１の出力電圧Ｖ１の値と、当該第１レギュレータ６１入力電流（出力電流）Ｉ１の値との積、すなわち、第１レギュレータ出力Ｖｏｌ１の第１電力Ｐ１の値を算出するようになっている。

なお、第２電力算出回路１０２および第３電力算出回路１０３についても、上記第１電力算出回路１０１と同様の構成、作用効果をなすが、ここでは第１電力算出回路１０１を代表して説明する。

また、上述したように第１電力比較回路１２１ｃは、第１電力算出回路１０１から出力される第１電力Ｐ１と、所定の第１電力比較データＰ1ref（すなわち、第１リミット電力Ｐ1_limit）とを比較し、第１電力Ｐ１が第１リミット電力Ｐ1_limitを超えた場合、エラー信号第１電力エラー信号Ｐ1errを出力するようになっている。

なお、第２電力比較回路１２２ｃ、第３電力比較回路１２３ｃについても第１電力比較回路１２１ｃと同様の構成、作用効果をなすが、ここでは第１電力比較回路１２１ｃを代表して説明する。

＜第１電源ライン８１−第２電源ライン８２間が短絡した場合の電力比較回路の作用＞
上述の如く、第１電源ライン８１（アナログ電源ライン；定格電圧３Ｖ、定格電流１０ｍＡ）と、第２電源ライン８２（インターフェース電源ライン；定格電圧２Ｖ、定格電流２ｍＡ）との活線側が短絡またはこれに近い状態になった際の、第１電力算出回路１０１および第１電力比較回路１２１ｃの作用効果を説明する。

このとき、両電源ライン間の電位差が小さく、かつ、電流変化の度合いが小さいことから上述したように、第１電圧比較回路１２１ａおよび第１電流比較回路１２１ｂにおいては、電源ラインの異常（短絡）を検出することが困難となる虞がある。

これに対して本実施形態においては、第１電力算出回路１０１において算出された第１レギュレータ出力Ｖｏｌ１の電力である第１電力Ｐ１と、所定の第１電力比較データＰ1ref（すなわち、第１リミット電力Ｐ1_limit）とを、第１電力比較回路１２１ｃにおいて比較することにより、第１電源ライン８１における異常（短絡等による）を検出ことができるようになっている。

図１４は、本実施形態の内視鏡において、第１電源ライン８１の活線側と第２電源ライン８２の活線側とが短絡した際の第１電源ライン８１に係る第１電力Ｐ１と、第１リミット電力Ｐ1_limit（＝第１電力比較データＰ1ref）との関係を示した図である。

なお、上述したように本実施形態においては、第１リミット電力Ｐ1_limit（＝第１電力比較データＰ1ref）は、第１電源ライン８１の活線側と前記第２電源ライン８２の活線側とが短絡したと仮定した際の電力値に相当する値に設定する。

図１４に示すように、第１電源ライン８１（アナログ電源ライン；定格電圧３Ｖ、定格電流１０ｍＡ）と、第２電源ライン８２（インターフェース電源ライン；定格電圧２Ｖ、定格電流２ｍＡ）との活線側が短絡またはこれに近い状態になった際、第１電源ライン８１に係る第１電力Ｐ１（すなわち、第１電力算出回路１０１において算出された第１レギュレータ出力Ｖｏｌ１の電力である第１電力Ｐ１）は上昇し、上述した第１リミット電力Ｐ1_limit（＝第１電力比較データＰ1ref）を超えると考えられる。

このとき第１電力比較回路１２１ｃは、入力した前記第１電力Ｐ１と前記第１リミット電力Ｐ1_limit（＝第１電力比較データＰ1ref）とを比較し、当該第１電力Ｐ１の値が第１リミット電力Ｐ1_limitを超えた場合、エラー信号第１電力エラー信号Ｐ1errを出力する（図６のステップＳ１５）。

これを受けてＯＲ回路１３０は、前記エラー信号第１電力エラー信号Ｐ1errを入力すると、第１電源ライン８１に短絡等の不具合が生じているとして、電源制御部２７に向けてエラー信号ＥＲＲＯＲを出力する（図６のステップＳ４１）。

この後、電源制御部２７は、ＯＲ回路１３０からのエラー信号ＥＲＲＯＲを受信すると、ビデオプロセッサ３におけるプロセッサ電源部３３に対して制御信号を送信し、当該プロセッサ電源部３３から前記各レギュレータ（第１レギュレータ６１、第２レギュレータ６２、第３レギュレータ６３）への給電を停止させる（ステップＳ４２）。

以上説明したように本第１の実施形態の内視鏡によると、撮像素子に供給する電源ラインの異常、特に、近接する複数の電源ラインの活線間において短絡が生じている場合等において、レギュレータから出力される電流値および電圧値がリミット値を超えない場合においても、これら電源ラインの電力値を算出し、当該算出した電力値と所定のリミット値（例えば、近接する電源ラインの活線間が短絡したと仮定した際の電力値）と比較することにより、電源ラインの活線間において短絡等が生じた場合においても的確に異常状態を検知することを可能とするものである。

ここで上記実施形態においては、３つの電源（レギュレータ）を要する撮像素子を想定し、各電源ラインに対する電流検出機能、電圧検出機能および電力検出機能を設け、いずれかの１つの検出機能において異常が検出された場合、撮像素子への電力供給を停止するものとした。

また本実施形態においては、従来の電流検出のみによる電源ラインの異常検出に係る検出不備を防止するために、さらに電力検出機能を追加した。例えば、２つの電源を必要とする撮像素子には、少なくとも１つの電源ラインに電流検出機能と電圧検出機能を設け、過電流検出のほかに電力検出（電流検出と電圧検出の積）を行い、いずれかの１つの検出機能に異常が生じれば、撮像素子への電力供給を停止する構成とした。

なお、本実施形態において、ケーブル２３内に配線される電源ラインとしては、第１電源ライン８１、第２電源ライン８２、第３電源ライン８３を挙げたが、電源ラインはこれらに限らず、さらに複数の電源ラインを配する例に対しても、本実施形態の効果を適用することができる。

また、本実施形態においては、近接する電源ラインの活線間の短絡の例として、第１電源ライン８１と第２電源ライン８２との短絡を例に挙げたが、これに限られるものでないことは明らかであり、他の電源ライン間の短絡についても上述した構成により的確に検出することができる。

なお、上記実施形態においては、ハードウエア（ＦＰＧＡ）を用いて電源ラインの異常を検出可能な構成を開示したが、この実施形態に係る構成は、他のハードウエア回路、例えば、ＡＤコンバータ、比較回路を有したマイクロコントローラ等へ置き換え可能である。

ここで、上記マイクロコントローラ（プログラム）の動作は、図１８に示したフローチャートに従うものとし、また、図１８に示したフローチャートは、本発明の方法を開示するものでもある。併せて、上記マイクロコンピュータに係るプログラムについても、さらに当該プログラムを記憶した媒体についても本発明に含まれる。一方、マイクロコントローラと他のハードウエア（例えば、ＦＰＧＡ）とを組合せた構成も本発明に含まれる。

また、上記実施形態では、本発明の実施形態として内視鏡を含む内視鏡システムの構成を例に挙げたが、本発明はこれに限らず、本発明は画像処理機能と有する他の撮像システムに対しても適用することができる。

さらに、本発明は、上記実施形態に限定されるものではなく、本発明の要旨を変えない範囲において、種々の変更、改変等が可能であり、例えば、実施形態における一部の構成についても本発明に含まれるものとする。

＜第２の実施形態＞
次に、本発明の第２の実施形態について説明する。

上述した第１の実施形態の内視鏡は、電源ラインに異常が生じた際に内視鏡２側からビデオプロセッサ３におけるプロセッサ電源部３３（第１レギュレータ６１、第２レギュレータ６２、第３レギュレータ６３への電源供給を行う）からの電源供給を制御することを特徴とする（図２参照）が、第２の実施形態の内視鏡は、基本的な構成は第１の実施形態と同様である一方で、電源ラインに異常が生じた際に内視鏡２内における各レギュレータ自体の稼働を制御することを特徴とする。

したがって、ここでは第１の実施形態との差異のみの説明にとどめ、共通する部分の説明については省略する。

図１５は、本発明の第２の実施形態の内視鏡を含む内視鏡システムの電気的な構成を示すブロック図であり、図１６は、第２の実施形態の内視鏡におけるＦＰＧＡ、レギュレータ部、電源制御部および周辺部の構成を示すブロック図である。また、図１７は、第２の実施形態の内視鏡におけるＦＰＧＡ内の構成を示すブロック図であり、図１８は、第２の実施形態の内視鏡において、各電源ラインに係るレギュレータ出力電圧、出力電流、消費電力にかかるエラー検出作用を示したフローチャートである。

上述した第１の実施形態の内視鏡２において、ＦＰＧＡ２５におけるＯＲ回路１３０は、における各比較回路（第１電圧比較回路１２１ａ・・・第３電圧比較回路１２３ａ、第１電流比較回路１２１ｂ・・・第３電流比較回路１２３ｂ、第１電力比較回路１２１ｃ・・・第３電力比較回路１２３ｃ）において、それぞれのエラー信号（第１電圧エラー信号Ｖ1err・・・第３電圧エラー信号Ｖ3err、第１電流エラー信号Ｉ1err・・・第３電流エラー信号Ｉ3err、第１電力エラー信号Ｐ1err・・・第３電力エラー信号Ｐ3err）のいずれか一の個別エラー信号を受信した際に、エラー信号ＥＲＲＯＲを出力するようになっている（図４および図６のステップＳ４１参照）。

そして、第１の実施形態において電源制御部２７は、ＦＰＧＡ２５から当該エラー信号ＥＲＲＯＲを受信すると、ビデオプロセッサ３におけるプロセッサ電源部３３を制御し、第１レギュレータ６１、第２レギュレータ６２、第３レギュレータ６３に対する電源供給を停止するように制御する（図３および図６のステップＳ４２参照）。

これに対して第２の実施形態の内視鏡においては、図１７に示すように、ＦＰＧＡ１２５におけるＯＲ回路１３０は、は、上述した各比較回路からの個別エラー信号（第１電圧エラー信号Ｖ1err、第１電流エラー信号Ｉ1err、第１電力エラー信号Ｐ1err、第２電圧エラー信号Ｖ2err、第２電流エラー信号Ｉ2err、第２電力エラー信号Ｐ2err、第３電圧エラー信号Ｖ3err、第３電流エラー信号Ｉ3err、第３電力エラー信号Ｐ3err）を受けた際に、これら個別エラー信号にそれぞれ対応するエラー信号（ＥＲＲＯＲ１ａ、ＥＲＲＯＲ１ｂ、ＥＲＲＯＲ１ｃ、ＥＲＲＯＲ２ａ、ＥＲＲＯＲ２ｂ、ＥＲＲＯＲ２ｃ、ＥＲＲＯＲ３ａ、ＥＲＲＯＲ３ｂ、ＥＲＲＯＲ３ｃ）を電源制御部１２７に向けて送出するようになっている。

そして、本第２の実施形態において前記電源制御部１２７は、図１６、図１５に示すように、ＦＰＧＡ１２５からのエラー信号に応じて、対応するレギュレータ（第１レギュレータ６１、第２レギュレータ６２または第３レギュレータ６３）の稼働を制御（例えば、オフ制御）するようになっている（図１８、ステップＳ１４２）。

なお、本第２の実施形態においては、電源制御部１２７は、ＦＰＧＡ１２５からのエラー信号に応じて、対応するレギュレータの稼働を制御するものとしたが、レギュレータの制御に加え、ビデオプロセッサ３におけるプロセッサ電源部３３の電源供給を制御するようにしてもよい。

以上説明したように本第２の実施形態の内視鏡によると、撮像素子に供給する電源ラインの異常、特に、近接する複数の電源ラインの活線間において短絡が生じている場合等において、対応するレギュレータ自体の稼働を制御するようしたので、電源ラインの活線間において短絡等が生じた場合においてもより的確に異常状態を検知することができる。

＜第３の実施形態＞
次に、本発明の第３の実施形態について説明する。

本第３の実施形態の内視鏡は、第１実施形態におけるＦＰＧＡ２５内に前記電源制御部２７の機能を形成することを特徴とする。その他の構成については第１の実施形態と同様であるので、ここでは第１の実施形態との差異のみの説明にとどめ、共通する部分の説明については省略する。

図１９は、本発明の第３の実施形態の内視鏡を含む内視鏡システムの電気的な構成を示すブロック図であり、図２０は、第３の実施形態の内視鏡におけるＦＰＧＡ、レギュレータ部および周辺部の構成を示すブロック図である。また、図２１は、第３の実施形態の内視鏡におけるＦＰＧＡ内の構成を示すブロック図である。

図１９〜図２１に示すように、第３の実施形態における内視鏡３０２におけるコネクタ３１２には、第１の実施形態におけるＦＰＧＡ２５と同様の機能、すなわち、電源ラインの異常を判定するための各種比較回路等が形成されるＦＰＧＡ（Field Programmable Gate Array）２２５が配設される。

本第３の実施形態において前記ＦＰＧＡ３２５は、上述した電源ラインの異常を判定するための各種比較回路等の機能を有する異常検出回路２５ａが形成されると共に、第１の実施形態における前記電源制御部２７と同様の機能を発揮する電源制御部２５ｂが形成される。

このＦＰＧＡ３２５における前記異常検出回路２５ａは、上述したように電源ライン（第１電源ライン８１、第２電源ライン８２、第３電源ライン８３）の異常を判定するための各種比較回路（第１電圧比較回路１２１ａ・・・第３電力比較回路１２３ｃ）と同様の機能を発揮する回路として形成され、前記電源ラインにおいて異常を生じた際に、エラー信号ＥＲＲＯＲを、当該ＦＰＧＡ３２５内における電源制御部２５ｂに対して送出するようになっている。

また、ＦＰＧＡ３２５における電源制御部２５ｂは、第１の実施形態における電源制御部２７と同様に、ＦＰＧＡ３２５における前記異常検出回路２５ａからのエラー信号ＥＲＲＯＲを受けると共に、当該エラー信号ＥＲＲＯＲに応じてビデオプロセッサ３におけるプロセッサ電源部３３を制御（オンオフ等）する制御信号をビデオプロセッサ３に向けて送出するようになっている。

以上説明したように本第３の実施形態の内視鏡によると、上記第１の実施形態と同様に、撮像素子に供給する電源ラインの異常、特に、近接する複数の電源ラインの活線間において短絡が生じている場合において、的確に異常状態を検知することを可能とするものである。

＜第４の実施形態＞
次に、本発明の第４の実施形態について説明する。

本第４の実施形態の内視鏡は、第１実施形態におけるＦＰＧＡ２５内において、第１電圧比較回路１２１ａ、第２電圧比較回路１２２ａ、第３電圧比較回路１２３ａ等の「電圧比較回路」を備えず、「電流比較回路」および「電力比較回路」のみを備え、これら「電流比較回路；第１電流比較回路１２１ｂ、第２電流比較回路１２２ｂ、第３電流比較回路１２３ｂ」および「電力比較回路；第１電力比較回路１２１ｃ、第２電力比較回路１２２ｃ、第３電力比較回路１２３ｃ」により、各電源ラインの異常を検出することを特徴とするものである。

その他の構成については第１の実施形態と同様であるので、ここでは第１の実施形態との差異のみの説明にとどめ、共通する部分の説明については省略する。

図２２は、本発明の第４の実施形態の内視鏡におけるＦＰＧＡ内の構成を示すブロック図である。

図２２に示すように、本第４の実施形態におけるＦＰＧＡ４２５は、電源ライン（第１電源ライン８１、第２電源ライン８２、第３電源ライン８３）の異常を検出する比較回路として、第１実施形態におけるＦＰＧＡ２５内に形成した「電流比較回路」と同様の機能を発揮する第１電流比較回路１２１ｂ、第２電流比較回路１２２ｂおよび第３電流比較回路１２３ｂ、並びに、「電力比較回路」と同様の機能を発揮する第１電力比較回路１２１ｃ、第２電力比較回路１２２ｃおよび第３電力比較回路１２３ｃを備える。

これら第４の実施形態における「各電流比較回路」および「各電力比較回路」は、第１の実施形態における「各電流比較回路」および「各電力比較回路」と同様の作用効果を奏するものであるので、ここでの詳しい説明は省略する。

以上説明したように本第４の実施形態の内視鏡によると、上記第１の実施形態に比して「電圧比較回路」を備えず「電流比較回路」および「電力比較回路」のみを備えるので、回路構成を簡略できる一方で、第１の実施形態と同様に、撮像素子に供給する電源ラインの異常、特に、近接する複数の電源ラインの活線間において短絡が生じている場合において、的確に異常状態を検知することを可能とするものである。

＜第５の実施形態＞
次に、本発明の第５の実施形態について説明する。

本第５の実施形態の内視鏡は、第１実施形態におけるＦＰＧＡ２５内において、第１電力比較回路１２１ｃ、第２電力比較回路１２２ｃ、第３電力比較回路１２３ｃ等の「電力比較回路」を備えず、「電流比較回路」および「電圧比較回路」のみを備え、これら「電流比較回路；第１電流比較回路１２１ｂ、第２電流比較回路１２２ｂ、第３電流比較回路１２３ｂ」および「電圧比較回路；第１電圧比較回路１２１ａ、第２電圧比較回路１２２ａ、第３電圧比較回路１２３ａ」により、各電源ラインの異常を検出することを特徴とするものである。

その他の構成については第１の実施形態と同様であるので、ここでは第１の実施形態との差異のみの説明にとどめ、共通する部分の説明については省略する。

図２３は、本発明の第５の実施形態の内視鏡におけるＦＰＧＡ内の構成を示すブロック図である。

図２３に示すように、本第５の実施形態におけるＦＰＧＡ５２５は、電源ライン（第１電源ライン８１、第２電源ライン８２、第３電源ライン８３）の異常を検出する比較回路として、第１実施形態におけるＦＰＧＡ２５内に形成した「電流比較回路」と同様の機能を発揮する第１電流比較回路１２１ｂ、第２電流比較回路１２２ｂおよび第３電流比較回路１２３ｂ、並びに、「電圧比較回路」と同様の機能を発揮する第１電圧比較回路１２１ａ、第２電圧比較回路１２２ａおよび第３電圧比較回路１２３ａを備える。

なお、第１の実施形態における電力比較回路を備えないため、第１の実施形態のＦＰＧＡ２５においては形成されていた第１電力算出回路１０１、第２電力算出回路１０２、第１の接続構造１０３についても省かれている。

これら第５の実施形態における「各電流比較回路」および「各電圧比較回路」は、第１の実施形態における「各電流比較回路」および「各電電圧比較回路」と同様の作用効果を奏するものであるので、ここでの詳しい説明は省略する。

以上説明したように本第５の実施形態の内視鏡によると、上記第１の実施形態に比して「電力比較回路」、「電力算出回路」を備えず「電流比較回路」および「電圧比較回路」のみを備えるので、回路構成を簡略できる一方で、第１の実施形態と同様に、撮像素子に供給する電源ラインの異常、特に、近接する複数の電源ラインの活線間において短絡が生じている場合において、的確に異常状態を検知することを可能とするものである。

図２４は、立体内視鏡を含む内視鏡システムにおけるＦＰＧＡ内の構成を示すブロック図である。

この立体内視鏡６０２を含む内視鏡システム６０１は、当該立体内視鏡６０２とビデオプロセッサ６０３とを備える。

この立体内視鏡６０２は、挿入部先端部に設けられた左目用ＣＣＤ６２１ａと、右目用ＣＣＤ６２１ｂとを備える。また、これら左目用ＣＣＤ６２１ａ、右目用ＣＣＤ６２１ｂは、ケーブル６２２を介してコネクタ部６１２に配設されたスコープ基板６３０に接続される。

前記スコープ基板６３０は、左目用ＣＣＤ６２１ａから出力されるアナログの撮像信号をデジタル信号に変換して出力するＡＦＥ６２３ａと、当該ＡＦＥ６２３ａからのデジタル出力信号に対して所定のＤＳＰ処理を施すＤＳＰ６２４ａと、右目用ＣＣＤ６２１ｂから出力されるアナログの撮像信号をデジタル信号に変換して出力するＡＦＥ６２３ｂと、当該ＡＦＥ６２３ｂからのデジタル出力信号に対して所定のＤＳＰ処理を施すＤＳＰ６２４ｂと、を備える。

また、スコープ基板６３０は、左目用ＣＣＤ６２１ａおよび右目用ＣＣＤ６２１ｂを駆動するためのＣＣＤ電源６３５と、当該ＣＣＤ電源６３５から出力される電源電流の過電流を検知する過電流検知回路６２７と、当該過電流検知回路６２７を動作させるための電源である検知回路用電源６２６と、を備える。

前記過電流検知回路６２７は、前記ＣＣＤ電源６３５を監視し、左目用ＣＣＤ６２１ａおよび右目用ＣＣＤ６２１ｂのうち片方または両方のＣＣＤが短絡等の異常な状態となって場合において生じる過電流を検知するものである。

一方スコープ基板６３０にはＦＰＧＡ６２５が配設される。このＦＰＧＡ６２５は、前記ＤＳＰ６２４ａおよびＤＳＰ６２４ｂの出力信号を入力し、所定の信号処理を施した後ビデオプロセッサ３に向けて出力するＣＣＤ信号処理部６３１と、ビデオプロセッサ３からの所定の制御信号を受けて、前記左目用ＣＣＤ６２１ａおよび右目用ＣＣＤ６２１ｂを駆動制御するための各種駆動信号を生成する駆動信号生成部６３２とを備える。

さらにスコープ基板６３０は、前記駆動信号生成部６３２において生成する前記駆動信号を含む内視鏡制御用のすべての制御信号の生成を制御する駆動信号制御部６３３と、ＣＣＤ電源６３５を含むすべての電源を制御する電源制御部６３４と、を備える。

前記駆動信号制御部６３３は、前記過電流検知回路６２７からの過電流検知情報を受けると、駆動信号生成部６３２における前記駆動信号を含むすべての信号の制御を停止するよう各回路を制御する。

また、電源制御部６３４は、前記過電流検知回路６２７からの過電流検知情報を受けると、ＣＣＤ電源６３５を含むすべての電源からの電源供給を停止するよう制御する。

本発明は、上述した実施形態に限定されるものではなく、本発明の要旨を変えない範囲において、種々の変更、改変等が可能である。

本出願は、２０１７年３月２７日に日本国に出願された特願２０１７−６１７７６号を優先権主張の基礎として出願するものであり、上記の開示内容は、本願明細書、請求の範囲に引用されるものとする。

Claims (4)

1. 撮像素子と、
   前記撮像素子へ第１電圧を伝送する第１電源ラインと、
   前記第１電源ラインに隣接して配置され、前記撮像素子へ前記第１電圧とは異なる第２電圧を伝送する第２電源ラインと、
   所定の電源部において生成された電源出力から前記第１電圧を生成し前記第１電源ラインへ出力する第１レギュレータと、
   前記電源出力から前記第２電圧を生成し前記第２電源ラインへ出力する第２レギュレータと、
   前記第１レギュレータの入力端子に入力する第１電流を検出する第１電流検出回路と、
   前記第１レギュレータの出力端子から出力する前記第１レギュレータ出力に係る前記第１電圧を検出する第１電圧検出回路と、
   前記第１電流検出回路において検出した前記第１電流の値と、前記第１電圧検出回路において検出した第１電圧の値との積である第１電力値を算出する第１電力算出回路と、
   少なくとも前記第１電力算出回路において算出した前記第１電力値に基づいて前記第１電源ラインに係る異常状態を判定する電源ライン異常判定部と、
   前記電源ライン異常判定部における判定結果に基づいて前記電源部の出力を制御する電源制御部と、
   を具備することを特徴とする撮像装置。
2. 前記電源ライン異常判定部は、前記第１電力算出回路において算出した前記電力値と、前記第１電源ラインに前記第１の電圧が供給され、前記第２電源ラインに前記第２の電圧が供給された状態でこれら２つの電源ラインが短絡したと仮定した際の電力値に相当する値とを比較して、前記第１電源ラインに係る異常状態を判定する
   ことを特徴とする請求項１に記載の撮像装置。
3. 撮像素子と、
   前記撮像素子へ第１電圧を伝送する第１電源ラインと、
   前記第１電源ラインに隣接して配置され、前記撮像素子へ前記第１電圧とは異なる第２電圧を伝送する第２電源ラインと、
   所定の電源部において生成された電源出力から前記第１電圧を生成し前記第１電源ラインへ出力する第１レギュレータと、
   前記電源出力から前記第２電圧を生成し前記第２電源ラインへ出力する第２レギュレータと、
   前記第１レギュレータの入力端子に入力する第１電流を検出する第１電流検出回路と、
   前記第１レギュレータの出力端子から出力する前記第１電圧を検出する第１電圧検出回路と、
   前記第１電流検出回路の出力が所定値以上の場合に異常信号を出力する第１電流比較回路と、
   前記第１電圧検出回路の出力が所定範囲から外れた場合に異常信号を出力する第１電圧比較回路と、
   前記第１電流比較回路と前記第１電圧比較回路の少なくとも一方が異常信号を出力した場合に異常であると判断する電源ライン異常判定部と、
   前記電源ライン異常判定部における判定結果に基づいて前記電源部の出力を制御する電源制御部と、
   を具備することを特徴とする撮像装置。
4. 前記第２レギュレータの入力端子に入力する第２電流を検出する第２電流検出回路と、
   前記第２レギュレータの出力端子から出力する前記第２レギュレータ出力に係る前記第２電圧を検出する第２電圧検出回路と、
   前記第２電流検出回路の出力が所定値以上の場合に異常信号を出力する第２電流比較回路と、
   前記第２電圧検出回路の出力が所定範囲から外れた場合に異常信号を出力する第２電圧比較回路と、
   をさらに具備し、
   前記電源ライン異常判定部は、さらに、前記第２電流比較回路と前記第２電圧比較回路の少なくとも一方が異常信号を出力した場合に異常であると判断する
   ことを特徴とする請求項３に記載の撮像装置。

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