JP7125628B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関するものである。
近時では、益々高まる半導体装置の微細化や小型化の要請に応えるべく、半導体基板上に縦方向に立設された半導体材料を有する突起状のナノワイヤ（Vertical Nano Wire：ＶＮＷ）を用いた機能素子（ＶＮＷ素子）が案出されている。ＶＮＷ素子には、ＶＮＷダイオードやＶＮＷトランジスタ、ＶＮＷ抵抗素子等がある。
米国特許第９６５３５８５号明細書 米国特許第９６４６９７３号明細書 米国特許第９１７７９２４号明細書
複数のＶＮＷ素子（ＶＮＷ素子群）を形成する場合、ＶＮＷ素子群の周辺部分にあるＶＮＷ素子は、製造ばらつきによりＶＮＷ素子群の内側にあるＶＮＷ素子と比べて寸法や不純物プロファイル等に相違が生じることがある。これにより、ＶＮＷ素子群において抵抗値等のＶＮＷ素子の諸特性にばらつきが生じるという問題がある。
本発明は、上記の課題に鑑みてなされたものであり、半導体材料を有する突起を備えた機能素子の特性のばらつきを抑制することができる半導体装置を提供することを目的とする。
半導体装置の一態様は、半導体基板と、前記半導体基板上に形成されており、半導体材料を有し、下端及び上端を有する第１突起を備えた機能素子と、前記半導体基板上に形成されており、半導体材料を有し、下端及び上端を有し、前記第１突起と平面視で並んで配置される第２突起を備えたダミー機能素子と、前記第１突起の上方及び前記第２突起の上方に形成されており、前記第１突起の上端と電気的に接続され、前記第２突起の上端と電気的に分離された第１配線と、を含み、前記ダミー機能素子は、前記第２突起の上端と前記第２突起の下端とが電気的に接続されている。
上記の態様によれば、半導体材料を有する突起を備えた機能素子の特性のばらつきを抑制することができる半導体装置が実現する。
図１は、第１の実施形態によるＶＮＷトランジスタを備えた半導体装置の概略構成を示す平面図である。 図２は、第１の実施形態によるＶＮＷトランジスタを備えた半導体装置について、図１からコンタクトプラグ上の配線構造を除いた概略構成を示す平面図である。 図３は、第１の実施形態によるＶＮＷトランジスタを備えた半導体装置について、図１でトッププレート及びその上方の配線のみの概略構成を示す平面図である。 図４は、図１の線分Ｉ－Ｉに沿った断面を示す断面図である。 図５Ａは、トッププレートの形成方法を工程順に示す概略断面図である。 図５Ｂは、図５Ａに引き続き、トッププレートの形成方法を工程順に示す概略断面図である。 図５Ｃは、図５Ｂに引き続き、トッププレートの形成方法を工程順に示す概略断面図である。 図５Ｄは、図５Ｃに引き続き、トッププレートの形成方法を工程順に示す概略断面図である。 図６は、第１の実施形態の変形例１によるＶＮＷトランジスタを備えた半導体装置の概略構成を示す断面図である。 図７は、第１の実施形態の変形例２によるＶＮＷトランジスタを備えた半導体装置の概略構成を示す断面図である。 図８は、第１の実施形態の変形例３によるＶＮＷトランジスタを備えた半導体装置の概略構成を示す平面図である。 図９は、第１の実施形態の変形例３によるＶＮＷトランジスタを備えた半導体装置について、図８からコンタクトプラグ上の配線構造を除いた概略構成を示す平面図である。 図１０は、第１の実施形態の変形例３によるＶＮＷトランジスタを備えた半導体装置について、図８でトッププレート及びその上方の配線のみの概略構成を示す平面図である。 図１１Ａは、図８の線分Ｉ－Ｉに沿った断面を示す断面図である。 図１１Ｂは、図８の線分ＩＩ－ＩＩに沿った断面を示す断面図である。 図１２は、第１の実施形態の変形例３によるＶＮＷトランジスタを備えた半導体装置の回路配置領域を模式的に示す平面図である。 図１３は、第１の実施形態の変形例４によるＶＮＷトランジスタを備えた半導体装置の概略構成を示す平面図である。 図１４は、第１の実施形態の変形例４によるＶＮＷトランジスタを備えた半導体装置について、図１３からコンタクトプラグ上の配線構造を除いた概略構成を示す平面図である。 図１５は、第１の実施形態の変形例４によるＶＮＷトランジスタを備えた半導体装置について、図１３でトッププレート及びその上方の配線のみの概略構成を示す平面図である。 図１６は、図１３の線分Ｉ－Ｉに沿った断面を示す断面図である。 図１７は、第１の実施形態の変形例５によるＶＮＷトランジスタを備えた半導体装置の回路配置領域を模式的に示す平面図である。 図１８は、第２の実施形態によるＶＮＷトランジスタを備えた半導体装置の概略構成を示す断面図である。 図１９は、第２の実施形態の変形例１によるＶＮＷトランジスタを備えた半導体装置の概略構成を示す平面図である。 図２０は、第２の実施形態の変形例１によるＶＮＷトランジスタを備えた半導体装置について、図１９からコンタクトプラグ上の配線構造を除いた概略構成を示す平面図である。 図２１は、第２の実施形態の変形例１によるＶＮＷトランジスタを備えた半導体装置について、図１９でトッププレート及びその上方の配線のみの概略構成を示す平面図である。 図２２は、ＶＮＷトランジスタ及びローカルインターコネクタ下のダミーＶＮＷトランジスタの接続状態を示す結線図である。 図２３Ａは、図１９の線分Ｉ－Ｉに沿った断面を示す断面図である。 図２３Ｂは、図１９の線分ＩＩ－ＩＩに沿った断面を示す断面図である。 図２３Ｃは、図１９の線分ＩＩＩ－ＩＩＩに沿った断面を示す断面図である。 図２３Ｄは、図１９の線分ＩＶ－ＩＶに沿った断面を示す断面図である。 図２４は、第２の実施形態の変形例２によるＶＮＷトランジスタを備えた半導体装置の概略構成を示す平面図である。 図２５は、ＶＮＷトランジスタ及び各ダミーＶＮＷトランジスタの接続状態を示す結線図である。 図２６は、第２の実施形態の変形例３によるＶＮＷトランジスタを備えた半導体装置の概略構成を示す平面図である。 図２７は、図２６の線分Ｉ－Ｉに沿った断面を示す断面図である。 図２８Ａは、第３の実施形態による半導体装置の半導体チップを示す模式図である。 図２８Ｂは、第３の実施形態による半導体装置の有するＩ／Ｏ回路を示す模式図である。 図２８Ｃは、第３の実施形態において、ＶＮＷダイオードをＥＳＤ保護ダイオードとして備えた半導体装置の概略構成を示す回路図の例である。 図２９は、第３の実施形態によるＶＮＷダイオードを備えた半導体装置の概略構成の一部を示す平面図である。 図３０は、図２９の線分Ｉ－Ｉに沿った断面を示す断面図である。 図３１は、第３の実施形態の変形例１によるＶＮＷダイオードを備えた半導体装置の概略構成の一部を示す平面図である。 図３２は、第３の実施形態の変形例２によるＶＮＷダイオードを備えた半導体装置の概略構成の一部を示す平面図である。 図３３は、第４の実施形態によるＶＮＷ抵抗素子を備えた半導体装置の概略構成の一部を示す平面図である。 図３４は、図３３の線分Ｉ－Ｉ及び線分ＩＩ－ＩＩに沿った断面を示す断面図である。
以下、ＶＮＷ素子を備えた半導体装置の諸実施形態について、図面を参照しながら詳細に説明する。
［第１の実施形態］
本実施形態では、ＶＮＷ素子としてＶＮＷトランジスタを備えた半導体装置を開示する。図１は、第１の実施形態によるＶＮＷトランジスタを備えた半導体装置の概略構成を示す平面図である。図２は、第１の実施形態によるＶＮＷトランジスタを備えた半導体装置について、図１からコンタクトプラグ上の配線構造を除いた概略構成を示す平面図である。図３は、第１の実施形態によるＶＮＷトランジスタを備えた半導体装置について、図１でトッププレート及びその上方の配線のみの概略構成を示す平面図である。図４は、図１の線分Ｉ－Ｉに沿った断面を示す断面図である。
この半導体装置は、ＶＮＷトランジスタ配置領域１０に配置された、例えば平面視でマトリクス状に集合して配置されたＶＮＷトランジスタを有する。ＶＮＷトランジスタ配置領域１０では、図１及び図２では例えばＸ方向に４個、Ｙ方向に５個の計２０個のＶＮＷトランジスタがマトリクス状に配置されている。ＶＮＷトランジスタ配置領域１０は、例えば、Ｘ方向に沿った辺と、Ｙ方向に沿った辺とを有する、平面視で矩形の領域である。ＶＮＷトランジスタ配置領域１０内で、平面視で内側に集合する６個のＶＮＷトランジスタは、その上方の配線構造と電気的に接続されてトランジスタとして機能するＶＮＷトランジスタ１１Ａである。平面視でこれらのＶＮＷトランジスタ１１Ａの周囲（ＶＮＷトランジスタ配置領域１０の最外側部）に設けられた１４個のＶＮＷトランジスタは、その上方の配線構造と電気的に接続されていない（電気的に分離された）ダミーＶＮＷトランジスタ１１Ｂである。なお、ＶＮＷトランジスタ１１Ａ及びその周囲のダミーＶＮＷトランジスタ１１Ｂが平面視でマトリクス状以外に配置されても良い。ＶＮＷトランジスタ１１Ａ及びダミーＶＮＷトランジスタ１１Ｂは、上記と異なる個数で配置されるようにしても良い。なお、本願における「辺」とは、平面視で矩形を有する仮想的な領域（ＶＮＷトランジスタ配置領域１０等）における、当該矩形の一辺のことを言う。当該仮想的な領域には、ＶＮＷトランジスタ１１Ａ、ダミーＶＮＷトランジスタ１１Ｂ等の構成が配置される。なお、当該領域の平面視における形状は矩形に限られず、例えば、三角形やその他多角形等であっても良い。
図４に示すように、ＳＴＩ素子分離領域１４に画定された半導体基板１２の領域に、例えばＰ型の導電型を有するウェル１３が形成されている。ウェル１３の上部には、Ｎ型の導電型を有するボトム領域１５が形成されている。ボトム領域１５の上部であって半導体基板１２の表面には、シリサイド層１６が形成されている。
基板１２は、例えば、バルクＳｉ、ゲルマニウム（Ｇｅ）、Ｓｉ又はＧｅの化合物や合金の基板、更にはＳｉＣ、ＳｉＰ、ＳｉＰＣ、ＧａＡｓ、ＧａＰ、ＩｎＰ、ＩｎＡｓ、Ｉｎ、Ｓｂ、ＳｉＧｅ、ＧａＡｃＰ、ＡｌＩｎＡｓ、ＧａＩｎＡｓ、ＧａＩｎＰ、及びＧaＩｎＡｓＰから選ばれた１種またはこれらの組み合わせ等の基板である。ＳＯＩ基板を用いることもできる。
Ｐ型のウェル１３は、基板１２にＰ型不純物がイオン注入されて形成される。Ｐ型不純物としては、Ｂ，ＢＦ２，Ｉｎ，Ｎから選ばれた１種又は複数種が用いられる。
ＳＴＩ素子分離領域１４は、基板１２に形成された開口中に絶縁材料が充填されてなる。絶縁材料としては、例えばＳｉＯ，ＰＳＧ（リンシリケイトガラス），ＢＳＧ（ボロンシリケイトガラス），ＢＰＳＧ（ボロンリンシリケイトガラス），ＵＳＧ（非ドープシリケイトガラス）またはこれらの組み合わせであっても良い。
ボトム領域１５は、基板１２にＮ型不純物がイオン注入されて形成される。Ｎ型不純物としては、Ａｓ，Ｐ，Ｓｂ，Ｎから選ばれた１種又は複数種が用いられる。
シリサイド層１６は、ボトム領域１５の表面に金属膜を形成し、熱処理を施してボトム領域１５の表面をシリサイド化することにより、形成される。金属膜の材料としては、例えばＮｉ，Ｃｏ，Ｍｏ，Ｗ，Ｐｔ，Ｔｉ等が用いられる。
半導体基板１２上には、複数の突起状の半導体ナノワイヤ１７が、半導体基板１２の表面から垂直に形成されている。図１及び図２に示すように、複数の半導体ナノワイヤ１７は、平面視でマトリクス状に配置されている。複数の半導体ナノワイヤ１７のそれぞれに、下端部分１７ａ、上端部分１７ｂ及び、下端部分１７ａと上端部分１７ｂとの間の中央部分１７ｃを持つＶＮＷトランジスタが形成されている。複数のＶＮＷトランジスタは、上述したように、ＶＮＷトランジスタ１１Ａ及びその周囲のダミーＶＮＷトランジスタ１１Ｂとされている。下端部分１７ａはＮ型の導電型を有し、ボトム領域１５と電気的に接続されている。上端部分１７ｂはＮ型の導電型を有する。中央部分１７ｃはＰ型の導電型を有し、チャネル領域となる。下端部分１７ａ及び上端部分１７ｂは、一方がソース電極で他方がドレイン電極となる。上端部分１７ｂの側面には、絶縁膜のサイドウォール１８が形成されている。ＶＮＷトランジスタ１１Ａ及びダミーＶＮＷトランジスタ１１Ｂの下端部分１７ａは、ボトム領域１５により互いに電気的に接続されている。なお、下端部分１７ａ及び上端部分１７ｂをＮ型とし、中央部分１７ｃをＰ型としても良い。また、半導体基板１２がＰ型基板である場合、Ｐウェル１３の形成を省略しても良い。半導体ナノワイヤ１７の平面形状は、例えば円形、楕円形、四角形または一方向に延在した形状であっても良い。また、中央部分１７ｃのチャネル領域は、不純物注入がされないノンドープのチャネル領域であっても良い。
半導体ナノワイヤ１７は、下端部分１７ａ及び上端部分１７ｂがＮ型不純物のイオン注入により、中央部分１７ｃがＰ型不純物のイオン注入により、形成される。Ｐ型不純物としては、Ｂ，ＢＦ２，Ｉｎ，Ｎから選ばれた１種又は複数種が用いられる。Ｎ型不純物としては、Ａｓ，Ｐ，Ｓｂ，Ｎから選ばれた１種又は複数種が用いられる。
サイドウォール１８は、ＳｉＯ２，ＳｉＮ，ＳｉＯＮ，ＳｉＣ，ＳｉＣＮ，ＳｉＯＣＮ等の絶縁物を材料として形成される。
半導体ナノワイヤ１７の側面には、ゲート絶縁膜２１を介してゲート電極２２が形成されている。本実施形態では、複数の半導体ナノワイヤ１７のゲート電極２２は、全体で１層の導電膜として形成されている。
ゲート絶縁膜２１は、例えば誘電率ｋが７以上の絶縁物、例えばＳｉＮ，Ｔａ２Ｏ５，Ａｌ２Ｏ３，ＨｆＯ２等を材料として形成される。ゲート電極２２は、ＴｉＮ，ＴａＮ，ＴｉＡｌ，ＴａＡｌ，Ｔｉ含有金属、Ａｌ含有金属、Ｗ含有金属、ＴｉＳｉ，ＮｉＳｉ，ＰｔＳｉ，シリサイドを持つ多結晶シリコン等を材料として形成される。
複数のＶＮＷトランジスタ１１Ａには、シリサイドや金属等の導電膜である１層のトッププレート２３が形成されている。各ＶＮＷトランジスタ１１Ａの半導体ナノワイヤ１７の上端部分１７ｂは、トッププレート２３を介して互いに電気的に接続されている。トッププレート２３は、例えば、全体で１層の導電膜として各ＶＮＷトランジスタ１１Ａと導通している。なお、複数のＶＮＷトランジスタ１１Ａと接続された１層のトッププレート２３の代わりに、個々のＶＮＷトランジスタ１１Ａに対応して、各ＶＮＷトランジスタ１１Ａとそれぞれ接続された複数のトッププレートを設けても良い。
一方、ダミーＶＮＷトランジスタ１１Ｂには、上端部分１７ｂと接続されるトッププレートは形成されておらず、上端部分１７ｂと他のコンタクトプラグや配線等との電気的接続もない。ダミーＶＮＷトランジスタ１１Ｂは、上端部分１７ｂが上記のように導電体と接続がなく電気的分離状態とされることにより、電気的にフローティング状態とされ、トランジスタとして機能しないものとなる。
トッププレート２３は、例えば以下のように形成される。図５Ａ～図５Ｄは、トッププレート２３の形成方法を工程順に示す概略断面図である。
図５Ａに示すように、絶縁膜３１及び層間絶縁膜３２，３３中にＶＮＷトランジスタ１１Ａ及びダミーＶＮＷトランジスタ１１Ｂが形成されている。層間絶縁膜３３の表面は平坦化されていることが望ましく、当該表面からＶＮＷトランジスタ１１Ａ及びダミーＶＮＷトランジスタ１１Ｂの上端部分１７ｂの上面が露出する。
図５Ａの状態に続いて、図５Ｂに示すように、層間絶縁膜３３上に半導体膜２３Ａを形成する。半導体膜２３Ａの材料としては、例えば多結晶シリコン又はアモルファスシリコン等の半導体を用いる。
続いて、図５Ｃに示すように、半導体膜２３Ａの全面にレジストを塗布し、リソグラフィーによりレジストをパターニングしてレジストマスク２０を形成する。レジストマスク２０は、半導体膜２３Ａ上で、複数のＶＮＷトランジスタ１１Ａの上方に位置する部分にレジストが残存してなる。レジストマスク２０を用いて半導体膜２３Ａをエッチングし、複数のＶＮＷトランジスタ１１Ａ上に半導体膜２３Ａを残す。
続いて、図５Ｄに示すように、半導体膜２３Ａをシリサイド化する。詳細には、半導体膜２３Ａを覆うように層間絶縁膜３３上の全面に金属膜を形成する。金属膜の材料としては、Ｎｉ，Ｃｏ，Ｍｏ，Ｗ，Ｐｔ，Ｔｉ等を用いる。金属膜として、ＴｉＮ又はＴａＮ等の導電性窒化物等や不純物が導入された半導体等の導電膜を形成しても良い。例えば熱処理により、半導体膜２３Ａと金属膜とを反応させ、シリサイド化する。シリサイド化しなかった金属膜を所定のウェット処理等により除去する。以上により、複数のＶＮＷトランジスタ１１Ａでこれらと電気的に接続された１層のトッププレート２３が形成される。
トッププレート２３上には、複数のコンタクトプラグ２４が平面視でマトリクス状に配置されており、各コンタクトプラグ２４がトッププレート２３と電気的に接続されている。各コンタクトプラグ２４は、平面視で下方の各半導体ナノワイヤ１７と重なって配置されている。なお、重なって配置とは、製造上のばらつきや位置ずれ等によって配置が変動したものを含む。これは、他の実施形態や諸変形例においても同様である。なお、各コンタクトプラグ２４を、平面視で下方の各半導体ナノワイヤ１７と位置がずれて配置する場合もある。
ＶＮＷトランジスタ配置領域１０の周辺には、そのＹ方向に伸びる１辺に沿って複数のコンタクトプラグ２５と、当該１辺と対向する１辺に沿って複数のコンタクトプラグ２６とが、それぞれ平面視で一列に並んで配置されている。コンタクトプラグ２５は、シリサイド層１６と接触しており、シリサイド層１６及びボトム領域１５を介して下端部分１７ａと電気的に接続されている。コンタクトプラグ２６は、ゲート電極２２と電気的に接続されている。
コンタクトプラグ２４，２５，２６上には、配線２７，２８，２９が形成されている。配線２７，２８，２９は、互いに例えば平面視で平行に並ぶ（例えば図１及び図３中でＹ方向に平行する）直線状（帯状）に配置されても良い。なお、配線２７，２８，２９は、互いに平行する直線状ではなく、例えば平面視で曲折したり、異なる配線層を経由して平面視で一部が交差したりするように配置しても良い。
コンタクトプラグ２４，２５，２６は、各開口の内壁面を覆うように形成された下地膜と、下地膜を介して各開口内を充填する導電材料とから形成される。下地膜の材料としては、例えばＴｉ，ＴｉＮ，Ｔａ，ＴａＮ等が用いられる。導電材料としては、例えばＣｕ，Ｃｕ合金，Ｗ，Ａｇ，Ａｕ，Ｎｉ，Ａｌ，Ｃｏ，Ｒｕ等が用いられる。なお、導電材料がＣｏ又はＲｕの場合、下地膜の形成を省略しても良い。
配線２７は、各コンタクトプラグ２４と電気的に接続されている。配線２７は、配線部２７ａ及びビア部２７ｂが一体形成され、デュアルダマシン構造となっている。ビア部２７ｂは、コンタクトプラグ２４と接触している。配線２８は、各コンタクトプラグ２５と電気的に接続されている。配線２８は、配線部２８ａ及びビア部２８ｂが一体形成され、デュアルダマシン構造となっている。ビア部２８ｂは、コンタクトプラグ２５と接触している。配線２９は、各コンタクトプラグ２６と電気的に接続されている。配線２９は、配線部２９ａ及びビア部２９ｂが一体形成され、デュアルダマシン構造となっている。ビア部２９ｂは、コンタクトプラグ２６と接触している。なお、配線部２７ａ及びビア部２７ｂは、それぞれ別々に形成され、シングルダマシン構造となっていても良い。この場合、配線部２７ａ及びビア部２７ｂは、それぞれ異なる材料で形成されても良い。また、配線部２８ａ及びビア部２８ｂ、及び配線部２９ａ及びビア部２９ｂについても同様に、それぞれシングルダマシン構造としても良く、異なる材料で形成されても良い。これらは本実施形態だけに限られず、他の実施形態や変形例においても、配線をシングルダマシン構造で形成しても良い。
配線２７，２８，２９は、デュアルダマシン法により、層間絶縁膜３５内で連通するビア孔及び配線溝が形成され、メッキ法でビア孔及び配線溝が導電材料で充填されて形成される。導電材料としては、Ｃｕ，Ｃｕ合金，Ｃｏ，Ｒｕ等が用いられる。
ＶＮＷトランジスタ１１Ａ，１１Ｂ、及びコンタクトプラグ２５，２６の一部は、絶縁膜３１及び層間絶縁膜３２，３３中に形成されている。トッププレート２３、コンタクトプラグ２４、及びコンタクトプラグ２５，２６の別の一部は、層間絶縁膜３４中に形成されている。配線２７，２８，２９は、層間絶縁膜３５中に形成されている。
絶縁膜３１は、例えば、ＳｉＯ2，ＳｉＮ，ＳｉＯＮ，ＳｉＣ，ＳｉＣＮ，ＳｉＯＣＮ等の絶縁物を材料として形成される。層間絶縁膜３２，３３，３４，３５は、ＳｉＯ2，ＴＥＯＳ，ＰＳＧ，ＢＰＳＧ，ＦＳＧ，ＳｉＯＣ，ＳＯＧ，ＳＯＰ（Spin on Polymers），ＳｉＣ等の絶縁物を材料として形成される。
本実施形態では、ＶＮＷトランジスタ配置領域１０において、内側にトランジスタとして実際に機能する複数のＶＮＷトランジスタ１１Ａが設けられ、これらのＶＮＷトランジスタ１１Ａを囲むように外側にダミーＶＮＷトランジスタ１１Ｂが設けられている。複数のＶＮＷトランジスタが集合するＶＮＷトランジスタ群では、その周辺部分にあるＶＮＷトランジスタは、製造ばらつきによりＶＮＷトランジスタ群の内側にあるＶＮＷトランジスタと比べて寸法や不純物プロファイル等に相違が生じるおそれがある。そのため、ＶＮＷトランジスタの諸特性にばらつきが生じるおそれがある。本実施形態では、ＶＮＷトランジスタ配置領域１０のうち外側部分にダミーＶＮＷトランジスタ１１Ｂを配置している。製造プロセスで寸法や不純物プロファイル等に変動が生じる可能性が高いのは、ダミーＶＮＷトランジスタ１１Ｂである。その内側のＶＮＷトランジスタ１１Ａは、ダミーＶＮＷトランジスタ１１Ｂの存在により、製造プロセスにおけるＶＮＷトランジスタ１１Ａの寸法や不純物プロファイル等の変動が抑止される。これにより、ＶＮＷトランジスタ１１Ａの特性のばらつきが抑制される。
なお、本実施形態では、ボトム領域１５、下端部分１７ａ、及び上端部分１７ｂの導電型をＮ型とし、中央部分１７ｃの導電型をＰ型として、Ｎ型トランジスタとしたが、それぞれ反対の導電型にしてＰ型トランジスタとしても良い。本実施形態に限られず、別の実施形態や諸変形例においても同様である。
［変形例］
以下、第１の実施形態の半導体装置の諸変形例について説明する。
（変形例１）
図６は、第１の実施形態の変形例１によるＶＮＷトランジスタを備えた半導体装置の概略構成を示す断面図である。
本例では、ＶＮＷトランジスタ１１Ａにシリサイドや金属等の導電膜である１層のトッププレート２３ａが、ダミーＶＮＷトランジスタ１１Ｂにシリサイドや金属等の導電膜である１層のトッププレート２３ｂがそれぞれ形成されている。トッププレート２３ａ上にはコンタクトプラグ２４を介して配線２７が形成されており、ＶＮＷトランジスタ１１Ａの上端部分１７ｂと配線２７とが電気的に接続されている。
本例では、図６で左端のダミーＶＮＷトランジスタ１１Ｂについて、上端部分１７ｂと接続されたトッププレート２３ｂ上には、コンタクトプラグ等の導電体は設けられていない。当該左端のダミーＶＮＷトランジスタ１１Ｂは、上端部分１７ｂと接触するトッププレート２３ｂが上記のように導電体と接続がなく電気的分離状態とされることにより、電気的にフローティング状態とされ、トランジスタとして機能しないものとなる。
また、本例では、図６で右端のダミーＶＮＷトランジスタ１１Ｂについて、上端部分１７ｂと接続されたトッププレート２３ｂ上にコンタクトプラグ２４が形成され、コンタクトプラグ２４上に配線２８の配線部２８ａが接触している。配線２８は、コンタクトプラグ２５、シリサイド層１６、及びボトム領域１５を介して当該右端のダミーＶＮＷトランジスタ１１Ｂの下端部分１７ａと電気的に接続されている。この構成により、該右端のダミーＶＮＷトランジスタ１１Ｂは、その下端部分１７ａと上端部分１７ｂとが電気的に接続されて短絡しており、トランジスタとして機能しないものとなる。
本例の半導体装置では、上記以外の構成は、第１の実施形態と同様とされている。
本例では、ＶＮＷトランジスタ１１Ａ上のトッププレート２３ａとの形成工程の共通性を考慮して、ダミーＶＮＷトランジスタ１１Ｂにもトッププレート２３ｂを形成する。ＶＮＷトランジスタ１１Ａは、ダミーＶＮＷトランジスタ１１Ｂの存在により、製造プロセスで寸法や不純物プロファイル等に変動が抑止される。これにより、ＶＮＷトランジスタ１１Ａの特性のばらつきが抑制される。
なお本例において、左端及び右端の双方のダミーＶＮＷトランジスタ１１Ｂについて、上端部分１７ｂと接続されたトッププレート２３ｂ上にコンタクトプラグ等の導電体を設けない構成としても良い。また、左端及び右端の双方のダミーＶＮＷトランジスタ１１Ｂについて、その下端部分１７ａと上端部分１７ｂとを電気的に接続して短絡するようにしても良い。また、図６は例示であり、ダミーＶＮＷトランジスタ１１Ｂの配置は左端や右端に限られない。例えば、ダミーＶＮＷトランジスタ１１Ｂが、平面視でＶＮＷトランジスタ１１Ａの様々な端の位置に配置されても良い。
（変形例２）
図７は、第１の実施形態の変形例２によるＶＮＷトランジスタを備えた半導体装置の概略構成を示す断面図である。
本例では、ＶＮＷトランジスタ１１Ａ及びダミーＶＮＷトランジスタ１１Ｂの双方についてトッププレートを設けない。
本例では、ＶＮＷトランジスタ１１Ａについて、上端部分１７ｂにコンタクトプラグ２４を介して配線２７が形成されており、ＶＮＷトランジスタ１１Ａの上端部分１７ｂと配線２７とが電気的に接続されている。
図７で左端のダミーＶＮＷトランジスタ１１Ｂについて、上端部分１７ｂ上には、コンタクトプラグ等の導電体は設けられていない。当該左端のダミーＶＮＷトランジスタ１１Ｂは、上端部分１７ｂが上記のように導電体と接続がなく電気的分離状態とされることにより、トランジスタとして機能しないものとなる。
また、本例では、図７で右端のダミーＶＮＷトランジスタ１１Ｂについて、上端部分１７ｂ上にコンタクトプラグ２４が形成され、コンタクトプラグ２４上に配線２８の配線部２８ａが接触している。配線２８は、コンタクトプラグ２５、シリサイド層１６、及びボトム領域１５を介して当該右端のダミーＶＮＷトランジスタ１１Ｂの下端部分１７ａと電気的に接続されている。この構成により、該右端のダミーＶＮＷトランジスタ１１Ｂは、その下端部分１７ａと上端部分１７ｂとが電気的に接続されて短絡しており、トランジスタとして機能しないものとなる。
本例の半導体装置では、上記以外の構成は、第１の実施形態の変形例１と同様とされている。
本例では、トッププレートを形成することなくＶＮＷトランジスタ１１Ａにコンタクトプラグ２４を直接的に接続し、工程数の削減を図る。ＶＮＷトランジスタ１１Ａは、ダミーＶＮＷトランジスタ１１Ｂの存在により、製造プロセスにおけるＶＮＷトランジスタ１１Ａの寸法や不純物プロファイル等の変動が抑止される。これにより、ＶＮＷトランジスタ１１Ａの特性のばらつきが抑制される。
なお本例において、左端及び右端の双方のダミーＶＮＷトランジスタ１１Ｂについて、上端部分１７ｂ上にコンタクトプラグ等の導電体を設けない構成としても良い。また、左端及び右端の双方のダミーＶＮＷトランジスタ１１Ｂについて、その下端部分１７ａと上端部分１７ｂとを電気的に接続して短絡するようにしても良い。また、図７は例示であり、ダミーＶＮＷトランジスタ１１Ｂの配置は左端や右端に限られない。例えば、ダミーＶＮＷトランジスタ１１Ｂが、平面視でＶＮＷトランジスタ１１Ａの様々な端の位置に配置されても良い。
（変形例３）
図８は、第１の実施形態の変形例３によるＶＮＷトランジスタを備えた半導体装置の概略構成を示す平面図である。図９は、第１の実施形態の変形例３によるＶＮＷトランジスタを備えた半導体装置について、図８からコンタクトプラグ上の配線構造を除いた概略構成を示す平面図である。図１０は、第１の実施形態の変形例３によるＶＮＷトランジスタを備えた半導体装置について、図８でトッププレート及びその上方の配線のみの概略構成を示す平面図である。図１１Ａは、図８の線分Ｉ－Ｉに沿った断面を示す断面図である。図１１Ｂは、図８の線分ＩＩ－ＩＩに沿った断面を示す断面図である。図１２は、第１の実施形態の変形例３によるＶＮＷトランジスタを備えた半導体装置の回路配置領域を模式的に示す平面図である。
本例では、複数のＶＮＷトランジスタ配置領域１０が並列して配置されている。各ＶＮＷトランジスタ配置領域１０は、平面視で、Ｘ方向に延びる辺と、Ｙ方向に延びる辺と、を有する矩形の領域である。ＶＮＷトランジスタ配置領域１０は、例えば図９の実線枠Ｄで示される。ＶＮＷトランジスタ配置領域１０には、複数（例えば、Ｘ方向に２個、Ｙ方向に３個の計６個）のＶＮＷトランジスタ１１Ａが配置されている。また、ＶＮＷトランジスタ配置領域１０の上下辺に沿って、ダミーＶＮＷトランジスタ１１Ｂがそれぞれ２個ずつ配置されている。ＶＮＷトランジスタ１１Ａは、平面視で、上下辺に配置されたダミーＶＮＷトランジスタ１１Ｂに挟まれて配置されている。図９において、ダミーＶＮＷトランジスタ１１Ｂが並んで形成される部分を破線枠Ｂで囲んで示す。１つのＶＮＷトランジスタ配置領域１０において、ＶＮＷトランジスタ１１Ａ及びダミーＶＮＷトランジスタ１１Ｂに共通に１層のゲート絶縁膜２１及びゲート電極２２が形成されている。また、複数のＶＮＷトランジスタ１１Ａのボトム領域１５に電気的に接続するコンタクトプラグ２５が、複数のＶＮＷトランジスタ１１Ａ及びダミーＶＮＷトランジスタ１１Ｂと平面視で隣接して形成されている。また、ゲート電極２２に接続するコンタクトプラグ２６が、例えばコンタクトプラグ２５とは反対側の位置で、複数のＶＮＷトランジスタ１１Ａ及びダミーＶＮＷトランジスタ１１Ｂと平面視で隣接して形成されている。例えば、一つのＶＮＷトランジスタ配置領域１０内のＶＮＷトランジスタ１１Ａ及びダミーＶＮＷトランジスタ１１Ｂ、コンタクトプラグ２５、コンタクトプラグ２６を含む構成（図８の破線枠）が一単位とされる。回路配置領域において、例えば、当該一単位は平面視で反転して配置しても良い。図８の例では、左端の一単位（図８の破線枠）の右側に、当該一単位をＸ方向に反転して配置されたものが配置されている。当該Ｘ方向に反転した一単位のコンタクトプラグ２４とは、左端の一単位のコンタクトプラグ２４と共通化されている。また、当該Ｘ方向に反転した一単位のゲート電極２２は、左端の一単位のゲート電極２２と一体となっている。また、左端から左方に図示しない当該一単位が所定数並設されても良い。
図８～図１０の平面図では、図１２に示すように、半導体装置の回路配置領域４０の右端部分を拡大して示している。当該右端部分は、例えば、矩形枠Ａで示す部分であり、ドット３０はＶＮＷトランジスタ１１Ａ及びダミーＶＮＷトランジスタ１１Ｂを模式的に示している。なお、ここでは図示しないが、回路配置領域４０の左端部分も、右端部分と同様の構成とされていても良い。
各ＶＮＷトランジスタ配置領域１０では、複数のＶＮＷトランジスタ１１Ａが配置されている。本例では、複数のＶＮＷトランジスタ配置領域１０がＸ方向に並設されている。１つのＶＮＷトランジスタ配置領域１０のＶＮＷトランジスタ１１ＡのＸ方向の近傍には、隣接する他のＶＮＷトランジスタ配置領域１０の他のＶＮＷトランジスタ１１Ａが配置される。そのため、各ＶＮＷトランジスタ１１Ａは、当該他のＶＮＷトランジスタ１１Ａの存在により、製造プロセスにおけるＶＮＷトランジスタ１１Ａの寸法や不純物プロファイル等の変動が抑止される。これにより、複数のＶＮＷトランジスタ配置領域１０のそれぞれの間に、ダミーＶＮＷトランジスタ１１Ｂの配置を省略することが出来る（但し、配置しても良い）。
一方、ＶＮＷトランジスタ配置領域１０のＹ方向の近傍に、他のＶＮＷトランジスタが配置されない場合があり、平面視でＶＮＷトランジスタ配置領域１０内の上下端に配置されたＶＮＷトランジスタでは、寸法の変動等が生じることがある。本例では、各ＶＮＷトランジスタ配置領域１０内において、平面視における上下辺に沿って、それぞれダミーＶＮＷトランジスタ１１Ｂが配置されている。この場合、各ＶＮＷトランジスタ配置領域１０内において、平面視で上下端にあるＶＮＷトランジスタ１１Ａについては、それぞれその近傍にダミーＶＮＷトランジスタ１１Ｂが配置されている。そのため、当該上下端にあるＶＮＷトランジスタ１１Ａは、近傍に配置されたダミーＶＮＷトランジスタ１１Ｂの存在により、製造プロセスにおける寸法や不純物プロファイル等の変動が抑止される。
なお、図８及び図９の例では、ダミーＶＮＷトランジスタ１１ＢがそれぞれＸ方向に２個並んで配置されているが、配置数はそれぞれ１つ又は３つ以上でも良く、また、上下辺のそれぞれで配置数が異なっていても良い。また、ダミーＶＮＷトランジスタ１１Ｂが、例えばＹ方向に沿って複数列配置されても良い。また、ＶＮＷトランジスタ配置領域１０の上下辺の片方に別のＶＮＷトランジスタが配置された場合等に、平面視で上下辺の一方のみにダミーＶＮＷトランジスタ１１Ｂを配置するものとしても良い。また、ＶＮＷトランジスタ１１Ａの配置や個数は適宜変更可能であり、例えばＸ方向に１個又は３個以上、Ｙ方向に２個以下又は４個以上配置しても良い。また、平面視でのＶＮＷトランジスタ１１Ａの配置は、マトリックス状以外の配置としても良い。これらの配置や個数等の変更は、本例に限られず、他の実施形態や諸変形例に適用しても良い。
また、図８～図１０では、右端のＶＮＷトランジスタ配置領域１０の右側の近傍に、コンタクトプラグ２４を挟んで、複数のダミーＶＮＷトランジスタ１１ＢがＹ方向に沿って並んで配置されている。そのため、当該右端のＶＮＷトランジスタ配置領域１０の右端に位置するＶＮＷトランジスタ１１Ａは、当該Ｙ方向に配置されたダミーＶＮＷトランジスタ１１Ｂの存在により、製造プロセスにおける寸法や不純物プロファイル等の変動が抑止される。本例では、Ｙ方向に配置されたダミーＶＮＷトランジスタ１１Ｂが５個配置されているが、配置数は４個以下でもよく、６個以上でも良い。また、Ｙ方向に配置されたダミーＶＮＷトランジスタ１１Ｂを、例えばＸ方向に複数列配置しても良い。これらの配置や個数等の変更は、本例に限られず、他の実施形態や諸変形例に適用しても良い。なお、本願における「近傍」に「配置」とは、例えば、一のＶＮＷトランジスタを起点に、平面視で間にコンタクトプラグ等を挟んで、別のＶＮＷトランジスタが配置されている構成を含む。
図１１Ａの右端において、ダミーＶＮＷトランジスタ１１Ｂの上方の層間絶縁膜３５内に、ダミー配線４１が配置されている。ダミー配線４１は、ダミーＶＮＷトランジスタ１１Ｂの上端部分１７ｂと離間している。ダミー配線４１は、ダミーＶＮＷトランジスタ１１Ｂやその他の導電体と接続されていない。ダミー配線４１を回路配置領域の端部に設ける（図示の例では右端に示すが、左端に設けても良い）ことにより、ダミー配線４１と隣接する配線２７～２９等の製造プロセスの影響による寸法変動を抑制することができる。
本例では、各ＶＮＷトランジスタ配置領域１０の複数のＶＮＷトランジスタ１１Ａ上のみに１層のトッププレート２３がそれぞれ接続されている。各ダミーＶＮＷトランジスタ１１Ｂは、その上端部分１７ｂにはトッププレート等の導電体は接続されておらず、トランジスタとして機能しないものとなる。なお、第１の実施形態の変形例１のように、ダミーＶＮＷトランジスタ１１Ｂの上端部分１７ｂ上にもトッププレートを配置したり、変形例２のようにＶＮＷトランジスタ１１Ａ上及びダミーＶＮＷトランジスタ１１Ｂ上の双方にトッププレートを配置しないようにしたりしても良い。
本例では、複数のＶＮＷトランジスタ配置領域１０が並列する構成において、複数のＶＮＷトランジスタ１１Ａの周囲のうちの対向する２辺（上記の例ではＸ方向に伸びる２辺）、及び回路配置領域の端部にダミーＶＮＷトランジスタ１１を適宜配置する。ＶＮＷトランジスタ１１Ａは、ダミーＶＮＷトランジスタ１１Ｂの存在により、製造プロセスにおけるＶＮＷトランジスタ１１Ａの寸法や不純物プロファイル等の変動が抑止される。これにより、ＶＮＷトランジスタ１１Ａの特性のばらつきが抑制される。
（変形例４）
図１３は、第１の実施形態の変形例４によるＶＮＷトランジスタを備えた半導体装置の概略構成を示す平面図である。図１４は、第１の実施形態の変形例４によるＶＮＷトランジスタを備えた半導体装置について、図１３からコンタクトプラグ上の配線構造を除いた概略構成を示す平面図である。図１５は、第１の実施形態の変形例４によるＶＮＷトランジスタを備えた半導体装置について、図１３でトッププレート及びその上方の配線のみの概略構成を示す平面図である。図１６は、図１３の線分Ｉ－Ｉに沿った断面を示す断面図である。
本例では、例えば図１３及び図１４のように、ＶＮＷトランジスタ配置領域１０ＡとＶＮＷトランジスタ配置領域１０Ｂとが隣接して配置されている。ＶＮＷトランジスタ配置領域１０Ａ及び１０Ｂそれぞれは、Ｘ方向に延びる辺と、Ｙ方向に延びる辺と、を有する矩形の領域である。ＶＮＷトランジスタ配置領域１０Ａは例えば図１３の実線枠Ｅで、ＶＮＷトランジスタ配置領域１０Ｂは例えば図１３の実線枠Ｆでそれぞれ示される。なお、図示しないが、ＶＮＷトランジスタ配置領域１０Ａの左側に隣接してＶＮＷトランジスタ配置領域１０Ｂが配置されていても良い。
ＶＮＷトランジスタ配置領域１０Ａにおいて、ＶＮＷトランジスタ１１Ａａ及びダミーＶＮＷトランジスタ１１Ｂａに共通に１層のゲート絶縁膜２１及びゲート電極２２が形成されている。また、ＶＮＷトランジスタ配置領域１０Ｂにおいて、ＶＮＷトランジスタ１１Ａｂ及びダミーＶＮＷトランジスタ１１Ｂｂに共通に１層のゲート絶縁膜２１及びゲート電極２２が形成されている。なお、ＶＮＷトランジスタ配置領域１０Ａまたは１０Ｂは、それぞれ１つのみ配置されても良く、また、変形例３のようにそれぞれの一方または両方が繰り返し並設されても良い。また、ＶＮＷトランジスタ配置領域１０Ａ及び１０Ｂが交互に配置されても良い。
ＶＮＷトランジスタ１１Ａａ及びダミーＶＮＷトランジスタ１１Ｂａでは、Ｐ型のウェル１３ａ上にＮ型のボトム領域１５ａが形成され、その上に半導体ナノワイヤ１７Ａが形成されている。ＶＮＷトランジスタ１１Ａａは、第１の実施形態におけるＶＮＷトランジスタ１１Ａと同様のＮ型トランジスタである。ダミーＶＮＷトランジスタ１１Ｂａは、第１の実施形態におけるダミーＶＮＷトランジスタ１１Ｂと同様のＮ型ダミートランジスタである。ＶＮＷトランジスタ１１Ａａ及びダミーＶＮＷトランジスタ１１Ｂａの半導体ナノワイヤ１７Ａには、Ｎ型の下端部分１７Ａａ、Ｎ型の上端部分１７Ａｂ、及び下端部分１７Ａａと上端部分１７Ａｂとの間のＰ型の中央部分１７Ａｃが形成されている。
ＶＮＷトランジスタ配置領域１０Ｂにおいて、ＶＮＷトランジスタ１１Ａｂ及びダミーＶＮＷトランジスタ１１Ｂｂに共通に１層のゲート絶縁膜２１及びゲート電極２２が形成されている。
ＶＮＷトランジスタ１１Ａｂ及びダミーＶＮＷトランジスタ１１Ｂｂでは、Ｎ型のウェル１３ｂ上にＰ型のボトム領域１５ｂが形成され、その上に半導体ナノワイヤ１７Ｂが形成されている。ＶＮＷトランジスタ１１Ａｂは、ＶＮＷトランジスタ１１Ａａとは導電型の異なるＰ型トランジスタである。ダミーＶＮＷトランジスタ１１Ｂｂは、ダミーＶＮＷトランジスタ１１Ｂａとは導電型の異なるＰ型ダミートランジスタである。ＶＮＷトランジスタ１１Ａｂ及びダミーＶＮＷトランジスタ１１Ｂｂの半導体ナノワイヤ１７Ｂには、Ｐ型の下端部分１７Ｂａ、Ｎ型の上端部分１７Ｂｂ、及び下端部分１７Ｂａと上端部分１７Ｂｂとの間のＮ型の中央部分１７Ｂｃが形成されている。
図１３及び図１４に示すように、ＶＮＷトランジスタ配置領域１０Ａでは、複数（例えば、Ｘ方向に２個、Ｙ方向に３個の計６個）のＶＮＷトランジスタ１１Ａａが配置されている。また、ＶＮＷトランジスタ配置領域１０Ｂでは、複数（例えばＸ方向に１個、Ｙ方向に３個の計３個）のＶＮＷトランジスタ１１Ａｂが配置されている。この場合、複数のＶＮＷトランジスタ１１Ａａの右側の近傍に、ＶＮＷトランジスタ１１Ａｂが配置される。これにより、ＶＮＷトランジスタ１１Ａａ及びＶＮＷトランジスタ１１Ａｂは、お互いの存在により、製造プロセスにおける寸法は不純物プロファイル等の変動は抑止される。そのため、複数のＶＮＷトランジスタ１１Ａａと１１Ａｂとの間にダミーＶＮＷトランジスタを配置しなくても良い（但し、配置しても良い）。ＶＮＷトランジスタ１１Ａａは、平面視で、上下辺に配置されたダミーＶＮＷトランジスタ１１Ｂａに挟まれて配置されている。図１４において、ダミーＶＮＷトランジスタ１１Ｂａが並んで形成される部分を破線枠Ｂで囲んで示す。ＶＮＷトランジスタ１１Ａｂは、平面視で、上下辺に配置されたダミーＶＮＷトランジスタ１１Ｂｂに挟まれて配置されている。図１４において、ダミーＶＮＷトランジスタ１１Ｂｂが形成される部分を破線枠Ｂで囲んで示す。
本例では、各ＶＮＷトランジスタ配置領域１０Ａにおいて、複数のＶＮＷトランジスタ１１Ａａ上のみに１層のトッププレート２３ａがそれぞれ接続されている。各ダミーＶＮＷトランジスタ１１Ｂａは、その上端部分１７Ａｂにはトッププレート等の導電体は接続されておらず、電気的にフローティング状態とされ、トランジスタとして機能しないものとなる。ＶＮＷトランジスタ配置領域１０Ｂにおいて、複数のＶＮＷトランジスタ１１Ａｂ上のみに１層のトッププレート２３ｃがそれぞれ接続されている。各ダミーＶＮＷトランジスタ１１Ｂｂは、その上端部分１７Ｂｂにはトッププレート等の導電体は接続されておらず、電気的にフローティング状態とされ、トランジスタとして機能しないものとなる。
なお、第１の実施形態の変形例１と同様に、ダミーＶＮＷトランジスタ１１Ｂａの上端部分１７Ａｂ上や、ダミーＶＮＷトランジスタ１１Ｂｂの上端部分１７Ｂｂ上にもトッププレートを配置したり、変形例２と同様にＶＮＷトランジスタ１１Ａａ，１１Ａｂ上及びダミーＶＮＷトランジスタ１１Ｂａ，１１Ｂｂ上の双方にトッププレートを配置しないようにしても良い。
また、本例では、ＶＮＷトランジスタ配置領域１０Ａ，１０Ｂのゲート電極２２の一端に接続されたコンタクトプラグ２６及び配線２９が、ＳＴＩ素子分離領域１４の上方に位置する場合を例示している。この構成により、ＳＴＩ素子分離領域１４の上方の領域が有効に活用され、半導体装置の更なる小型化及び微細化が実現する。
本例では、ＶＮＷトランジスタ配置領域１０Ａ，１０Ｂが並列する構成において、複数のＶＮＷトランジスタ１１Ａａ，１１Ａｂそれぞれの近傍に、ダミーＶＮＷトランジスタ１１Ｂａ，１１Ｂｂを適宜配置する。ＶＮＷトランジスタ１１Ａａ，１１Ａｂは、ダミーＶＮＷトランジスタ１１Ｂａ，１１Ｂｂの存在により、製造プロセスにおけるＶＮＷトランジスタ１１Ａａ，１１Ａｂの寸法や不純物プロファイル等の変動が抑止される。これにより、ＶＮＷトランジスタ１１Ａａ，１１Ａｂの特性のばらつきが抑制される。
（変形例５）
図１７は、第１の実施形態の変形例５によるＶＮＷトランジスタを備えた半導体装置の回路配置領域を模式的に示す平面図である。
本例では、半導体装置の回路配置領域４０Ａ，４０Ｂが例えばＹ方向に沿って隣接して配置されている。回路配置領域４０Ａ，４０Ｂにおいて、ドット３０はＶＮＷトランジスタ１１Ａ及びダミーＶＮＷトランジスタ１１Ｂを模式的に示している。この場合、回路配置領域４０Ａでは、複数のＶＮＷトランジスタ１１Ａが例えば平面視でマトリクス状に配置される。これらのＶＮＷトランジスタ１１Ａの外周のうち、Ｙ方向に伸びる両辺及びＸ方向で回路配置領域４０Ｂから遠い方の１辺に沿って複数のダミーＶＮＷトランジスタ１１Ｂが配置されている。回路配置領域４０Ｂでは、複数のＶＮＷトランジスタ１１Ａが例えばマトリクス状に配置され、これらのＶＮＷトランジスタ１１Ａの外周のうち、Ｙ方向の両辺及びＸ方向で回路配置領域４０Ａから遠い方の１辺に沿って複数のダミーＶＮＷトランジスタ１１Ｂが配置されている。
矩形枠Ａで示す回路配置領域４０Ａ，４０Ｂの隣接領域では、回路配置領域４０Ａの端部のドット３０と回路配置領域４０Ｂの端部のドット３０とが互いに比較的近くに配置される。そのため、これらの端部のドット３０として、ダミーＶＮＷトランジスタ１１ＢではなくＶＮＷトランジスタ１１Ａを配置するようにしても良い。
なお、半導体装置の回路配置領域４０Ａ，４０ＢがＸ方向に沿って隣接して配置されても良い。この場合でも、回路配置領域４０Ａ，４０Ｂの隣接領域では、これらの端部のドット３０として、ダミーＶＮＷトランジスタ１１ＢではなくＶＮＷトランジスタ１１Ａを配置するようにしても良い。
本例では、回路配置領域４０Ａ，４０Ｂの隣接領域ではＶＮＷトランジスタ１１Ａを配置することにより、ダミーＶＮＷトランジスタの配置数を減らしてＶＮＷトランジスタを可及的に有効に利用することができる。ＶＮＷトランジスタ１１Ａは、ダミーＶＮＷトランジスタ１１Ｂの存在により、製造プロセスにおけるＶＮＷトランジスタ１１Ａの寸法や不純物プロファイル等の変動が抑止される。これにより、ＶＮＷトランジスタ１１Ａの特性のばらつきが抑制される。
［第２の実施形態］
本実施形態では、第１の実施形態と同様に、ＶＮＷ素子としてＶＮＷトランジスタを備えた半導体装置を開示するが、ゲート電極の形態が異なる点で第１の実施形態と相違する。図１８は、第２の実施形態によるＶＮＷトランジスタを備えた半導体装置の概略構成を示す断面図である。
第１の実施形態と同様に、複数のＶＮＷトランジスタ１１Ａ及びその周囲の複数のダミーＶＮＷトランジスタ１１Ｂを有するＶＮＷトランジスタ配置領域１０が設けられている。本実施形態では、図１８の円Ｃ内に示すように、ＶＮＷトランジスタ配置領域１０のゲート電極が、ゲート絶縁膜２１と共に、複数のＶＮＷトランジスタ１１Ａと複数のダミーＶＮＷトランジスタ１１Ｂとで分断され、互いに電気的に分離されている。ＶＮＷトランジスタ１１Ａのゲート電極をゲート電極２２Ａ、ダミーＶＮＷトランジスタ１１Ｂのゲート電極をゲート電極２２Ｂとする。
ダミーＶＮＷトランジスタ１１Ｂには、上端部分１７ｂと接続されるトッププレートは形成されておらず、上端部分１７ｂと他のコンタクトプラグや配線等との電気的接続もない。更に、ダミーＶＮＷトランジスタ１１Ｂのゲート電極２２ＢがＶＮＷトランジスタ１１Ａのゲート電極２２Ａと電気的に分離されており、ゲート電極２２Ａに印加される電圧はゲート電極２２Ｂには印加されない。これらの構成により、ダミーＶＮＷトランジスタ１１Ｂは、トランジスタとして機能しない状態とされている。
本実施形態の半導体装置では、上記以外の構成は、第１の実施形態と同様とされている。
なお本実施形態において、ダミーＶＮＷトランジスタ１１Ｂの上端部分１７ｂ上にも、トッププレートを設けるようにしても良い。また、ＶＮＷトランジスタ１１Ａの上端部分１７ｂ上にもトッププレートを設けることなく、当該上端部分１７ｂ上にコンタクトプラグ２４を直接的に接続するようにしても良い。
本実施形態では、ダミーＶＮＷトランジスタ１１Ｂのゲート電極２２ＢがＶＮＷトランジスタ１１Ａのゲート電極２２Ａと電気的に分離されており、ダミーＶＮＷトランジスタ１１Ｂが確実に電気的にフローティング状態とされている。ＶＮＷトランジスタ１１Ａは、ダミーＶＮＷトランジスタ１１Ｂの存在により、製造プロセスにおけるＶＮＷトランジスタ１１Ａの寸法や不純物プロファイル等の変動が抑止される。これにより、ＶＮＷトランジスタ１１Ａの特性のばらつきが抑制される。
［変形例］
以下、第２の実施形態の半導体装置の諸変形例について説明する。
（変形例１）
図１９は、第２の実施形態の変形例１によるＶＮＷトランジスタを備えた半導体装置の概略構成を示す平面図である。図２０は、第２の実施形態の変形例１によるＶＮＷトランジスタを備えた半導体装置について、図１９からコンタクトプラグ上の配線構造を除いた概略構成を示す平面図である。図２１は、第２の実施形態の変形例１によるＶＮＷトランジスタを備えた半導体装置について、図１９でトッププレート及びその上方の配線のみの概略構成を示す平面図である。図２２は、ＶＮＷトランジスタ及びローカルインターコネクタ下のダミーＶＮＷトランジスタの接続状態を示す結線図である。図２３Ａは、図１９の線分Ｉ－Ｉに沿った断面を示す断面図である。図２３Ｂは、図１９の線分ＩＩ－ＩＩに沿った断面を示す断面図である。図２３Ｃは、図１９の線分ＩＩＩ－ＩＩＩに沿った断面を示す断面図である。図２３Ｄは、図１９の線分ＩＶ－ＩＶに沿った断面を示す断面図である。なお、図１９～図２１の平面図は、例えば図１２の回路配置領域４０の右端部分、または、図１７の回路配置領域４０Ａ若しくは４０Ｂの右端部分を拡大して示す部分である。
本例では、複数のＶＮＷトランジスタ配置領域１０が並列して配置されている。各ＶＮＷトランジスタ配置領域１０は、例えば図２０の実線枠Ｄで示される。ＶＮＷトランジスタ配置領域１０は、平面視で、Ｘ方向に延びる辺と、Ｙ方向に延びる辺と、を有する矩形の領域である。ＶＮＷトランジスタ配置領域１０には、複数（例えば、Ｘ方向に２個、Ｙ方向に３個の計６個）のＶＮＷトランジスタ１１Ａが配置されている。また、ＶＮＷトランジスタ配置領域１０の上下辺に沿って、ダミーＶＮＷトランジスタ１１Ｂがそれぞれ２個ずつ配置されている。ＶＮＷトランジスタ１１Ａは、平面視で、上下辺に配置されたダミーＶＮＷトランジスタ１１Ｂに挟まれて配置されている。図２０において、ダミーＶＮＷトランジスタ１１Ｂが並んで形成される部分を破線枠Ｂで囲んで示す。
ＶＮＷトランジスタ配置領域１０において、Ｘ方向に並ぶ一列の複数のＶＮＷトランジスタ１１Ａごとに、ゲート絶縁膜２１と共に１層のゲート電極２２Ａａが形成されている。上記のＶＮＷトランジスタ配置領域１０において、Ｘ方向に並ぶ一列の複数のダミーＶＮＷトランジスタ１１Ｂについて、ゲート絶縁膜２１と共に１層のゲート電極２２Ｂｂが形成されている。また、図１９及び図２０に示したように、隣り合う例えば２つのＶＮＷトランジスタ配置領域１０において、ゲート電極２２Ａａ及び２２Ｂｂのそれぞれが一体に形成されていても良い。第１の実施形態の変形例３と同様に、例えば、１つのＶＮＷトランジスタ配置領域１０のＶＮＷトランジスタ１１Ａ及びダミーＶＮＷトランジスタ１１Ｂ、コンタクトプラグ２５、コンタクトプラグ２４を含む構成を一単位（図２０の破線枠）としても良い。また、平面視で、当該一単位を複数並設したり、反転して配置したり、別の一単位と一部構成を共有して配置したりするようにしても良い。ゲート電極２２Ａａとゲート電極２２Ｂｂとは分断されており、電気的に分離されている。
回路配置領域の右端部及び左端部のＶＮＷトランジスタ配置領域１０において、Ｘ方向に並ぶ一列の複数のＶＮＷトランジスタ１１Ａごとに、ゲート絶縁膜２１と共に１層のゲート電極２２Ａｂが形成されている。右端部及び左端部のＶＮＷトランジスタ配置領域１０の上下辺に沿った位置と、当該最右端及び最左端でＹ方向に伸びる位置と、に配置された複数のダミーＶＮＷトランジスタ１１Ｂについて、ゲート絶縁膜２１及びゲート電極２２Ｂａが共通して形成されている。
ゲート電極２２Ａｂとゲート電極２２Ｂｂとは分断されており、電気的に分離されている。
各ＶＮＷトランジスタ配置領域１０において、複数のＶＮＷトランジスタ１１Ａ上には１層の共通のトッププレート２３ａが、複数のダミーＶＮＷトランジスタ１１Ｂ上には１層の共通のトッププレート２３ｅがそれぞれ接続されている。最右端及び最左端でＹ方向に沿って並ぶ一列の複数のダミーＶＮＷトランジスタ１１Ｂ上には、１層の共通のトッププレート２３ｄが接続されている。
図１９及び図２３Ａに示すように、トッププレート２３ａ上には、複数のコンタクトプラグ２４がＸ方向に一列に並んで配置されており、各コンタクトプラグ２４がトッププレート２３と電気的に接続されている。複数のＶＮＷトランジスタ１１Ａの周辺には、そのＹ方向に伸びる１辺に沿って複数のコンタクトプラグ２５と、当該１辺と対向する１辺に沿って複数のコンタクトプラグ２６とが、それぞれＹ方向に一列に並んで配置されている。コンタクトプラグ２５は、底面でシリサイド層１６と接触しており、シリサイド層１６及びボトム領域１５を介して下端部分１７ａと電気的に接続されている。コンタクトプラグ２６は、ゲート電極２２と電気的に接続されている。
コンタクトプラグ２４，２５，２６上には、配線２７，２８，２９が形成されている。トッププレート２３ｄ上のコンタクトプラグ４３の上方には、層間絶縁膜３５の一部を介してコンタクトプラグ４３と離間するダミー配線４１が形成されている。ダミー配線４１を回路配置領域の端部に設ける（図示の例では右端に示すが、左端に設けても良い）ことにより、配線２７～２９等のダミー配線４１と隣接する配線の製造プロセスの影響による寸法変動を抑制することができる。配線２７，２８，２９，４１は、互いに例えば平面視で平行に並ぶ（例えば図１９中でＹ方向に平行する）直線状（帯状）に配置されても良い。なお、配線２７，２８，２９，４１は、互いに平行する直線状ではなく、例えば曲折したり、異なる配線層を経由して平面視で一部が交差したりするように配置しても良い。
図１９、図２１、及び図２３Ｂに示すように、Ｘ方向で隣接する２つのトッププレート２３ｅ上には、これらトッププレート２３ｅと接触するように、１本のローカルインターコネクタ４２が形成されている。ローカルインターコネクタ４２は、配線部４２ａとビア部４２ｂ，４２ｃとが一体形成されており、ビア部４２ｂがシリサイド層１６と、ビア部４２ｃがゲート電極２２Ｂｂとそれぞれ接続されている。ローカルインターコネクタ４２は、その上の配線２８と接続されている。
ＶＮＷトランジスタ１１Ａ，１１Ｂ、コンタクトプラグ２５，２６の一部、及びローカルインターコネクタ４２の一部は、絶縁膜３１及び層間絶縁膜３２，３３中に形成されている。トッププレート２３ａ，２３ｄ，２３ｅ、コンタクトプラグ２４，４３、コンタクトプラグ２５，２６の別の一部、及びローカルインターコネクタ４２の別の一部は、層間絶縁膜３４中に形成されている。配線２７，２８，２９、及びダミー配線４１は、層間絶縁膜３５中に形成されている。
本例の半導体装置では、上記以外の構成は、第２の実施形態と同様とされている。
なお、図２３Ａ及び図２３Ｄに示したように、トッププレート２３ｄとダミー配線４１との間には、ローカルインタコネクト４２ａの一部を除いて、コンタクトプラグ等は配置されていない。但し、平面視で二つのローカルインタコネクト４２ａの間に、ダミーのコンタクトプラグを配置しても良い。この場合、近傍に配置されたコンタクトプラグ２４，２５，２６の製造プロセスにおける寸法等の変動を抑止することが出来る。
ダミーＶＮＷトランジスタ１１Ｂについては、ボトム領域１５、シリサイド層１６、ローカルインターコネクタ４２、及びトッププレート２３ｅを介して、下端部分１７ａと上端部分１７ｂとゲート電極２２Ｂｂとが電気的に接続される。同様に、ゲート電極２２Ｂａについても、ローカルインターコネクタ４２、トッププレート２３ｅ、シリサイド層１６、及びボトム領域１５を介して下端部分１７ａ及び上端部分１７ｂと電気的に接続される。即ち、このダミーＶＮＷトランジスタ１１Ｂでは、ゲート、ソース、及びドレインが同電位とされる。これにより、ダミーＶＮＷトランジスタ１１Ｂはトランジスタとして機能しないものとなる。また、ローカルインターコネクタ４２等を介して配線２８からボトム領域１５に所定の電位が供給されるため、ダミーＶＮＷトランジスタ１１Ｂの下端部分１７ａ及び上端部分１７ｂの両方にボトム領域１５の電位が供給される。これにより、ダミーＶＮＷトランジスタ１１Ｂの予期せぬ動作による悪影響の発生が抑制される。なお、配線２８はＶｄｄ電源配線及びＶｓｓ電源配線のいずれであっても良い。
本例では、ＶＮＷトランジスタ１１Ａは、ダミーＶＮＷトランジスタ１１Ｂの存在により、製造プロセスにおけるＶＮＷトランジスタ１１Ａの寸法や不純物プロファイル等の変動が抑止される。これにより、ＶＮＷトランジスタ１１Ａの特性のばらつきが抑制される。
（変形例２）
図２４は、第２の実施形態の変形例２によるＶＮＷトランジスタを備えた半導体装置の概略構成を示す平面図である。図２５は、ＶＮＷトランジスタ及び各ダミーＶＮＷトランジスタの接続状態を示す結線図である。なお、図２４の平面図は、例えば図１２の回路配置領域４０の右端部分、または、図１７の回路配置領域４０Ａ若しくは４０Ｂの右端部分を拡大して示す部分である。
本例では、変形例１と同様に、複数のＶＮＷトランジスタ配置領域１０が並列して配置されている。ＶＮＷトランジスタ配置領域１０は、平面視で、Ｘ方向に延びる辺と、Ｙ方向に延びる辺と、を有する矩形の領域である。ＶＮＷトランジスタ配置領域１０は、例えば図２４の実線枠Ｄで示される。各ＶＮＷトランジスタ配置領域１０内には、例えばマトリクス状に並ぶ複数のＶＮＷトランジスタ１１Ａと、ＶＮＷトランジスタ１１Ａを挟むＸ方向に伸びる２辺に、Ｘ方向に沿って並ぶ複数（図示の例では２個）のダミーＶＮＷトランジスタ１１Ｂが配置されている。最右端及び最左端（図示の例では最右端のみを示す）には、Ｙ方向に沿って並ぶ一列の複数（図示の例では５個）のダミーＶＮＷトランジスタ１１Ｂが配置されている。ＶＮＷトランジスタ１１Ａ及びダミーＶＮＷトランジスタ１１Ｂは、上記と異なる個数で配置されるようにしても良い。
ＶＮＷトランジスタ配置領域１０において、Ｘ方向に並ぶ一列の複数のＶＮＷトランジスタ１１Ａごとに、ゲート絶縁膜２１と共に１層のゲート電極２２Ａａが形成されている。上記のＶＮＷトランジスタ配置領域１０において、Ｘ方向に並ぶ一列の複数のダミーＶＮＷトランジスタ１１Ｂについて、ゲート絶縁膜２１と共に１層のゲート電極２２Ｂｂが形成されている。また、図２４に示したように、隣り合う例えば２つのＶＮＷトランジスタ配置領域１０において、ゲート電極２２Ａａ及び２２Ｂｂのそれぞれが一体に形成されていても良い。各ゲート電極２２Ａａ，２２Ｂｂは各々分断されており、電気的に分離されている。例えば１つのＶＮＷトランジスタ配置領域１０のＶＮＷトランジスタ１１Ａ及びダミーＶＮＷトランジスタ１１Ｂ、コンタクトプラグ２４～２６を含む構成を一単位としても良い。また、平面視で、当該一単位を複数並設したり、反転して配置したり、別の一単位と一部構成を共有して配置したりするようにしても良い。
回路配置領域の右端部及び左端部に配置されたＶＮＷトランジスタ配置領域１０のＸ方向に並ぶ一列の複数のＶＮＷトランジスタ１１Ａと、１個のダミーＶＮＷトランジスタ１１Ｂとに、ゲート絶縁膜２１と共に１層のゲート電極２２Ｃが形成されている。右端部及び左端部のＶＮＷトランジスタ配置領域１０における複数のダミーＶＮＷトランジスタ１１Ｂ及び、最右端及び最左端のダミーＶＮＷトランジスタ１１Ｂごとに、ゲート絶縁膜２１と共に１層のゲート電極２２Ｂｃが形成されている。図２４では、ＶＮＷトランジスタ１１Ａとゲート電極２２Ｃを共有するダミーＶＮＷトランジスタ１１Ｂを破線枠Ｂ２で、他のダミーＶＮＷトランジスタ１１Ｂを破線枠Ｂ１で囲んで示す。
各ゲート電極２２Ａａと２２Ｂｂとは、各々分断されており、電気的に分離されている。各ゲート電極２２Ｂｃと２２Ｃとは、各々分断されており、電気的に分離されている。本例では、ゲート電極２２Ａａ，２２Ｂｂ，２２Ｂｃ，２２Ｃが全て例えばＸ方向の一方向に延在する矩形状に形成されており、ゲート電極２２Ａａ，２２Ｂｂ，２２Ｂｃ，２２Ｃを容易に形成することができる。
図２５に示すように、破線枠Ｂ１で示すダミーＶＮＷトランジスタ１１Ｂでは、ソース及びドレインが同電位とされており、ダミーＶＮＷトランジスタ１１Ｂはトランジスタとして機能しないものとなる。破線枠Ｂ２で示すダミーＶＮＷトランジスタ１１Ｂでは、ゲート、ソース、及びドレインが同電位とされており、ダミーＶＮＷトランジスタ１１Ｂはトランジスタとして機能しないものとなる。この場合、ローカルインターコネクタ４２等を介して配線２８からボトム領域１５に所定の電位が供給されるため、ダミーＶＮＷトランジスタ１１Ｂの下端部分１７ａ及び上端部分１７ｂの両方にボトム領域１５の電位が供給される。これにより、ダミーＶＮＷトランジスタ１１Ｂの予期せぬ動作による悪影響の発生が抑制される。なお、破線枠Ｂ１及びＢ２で示すダミーＶＮＷトランジスタ１１Ｂに接続する配線は、図２５で示すように、Ｖｄｄ電源配線またはＶｓｓ電源配線のいずれでも良い。
本例の半導体装置では、上記以外の構成は、第２の実施形態の変形例１と同様とされている。
本例では、ＶＮＷトランジスタ１１Ａは、ダミーＶＮＷトランジスタ１１Ｂの存在により、製造プロセスにおけるＶＮＷトランジスタ１１Ａの寸法や不純物プロファイル等の変動が抑止される。これにより、ＶＮＷトランジスタ１１Ａの特性のばらつきが抑制される。
（変形例３）
図２６は、第２の実施形態の変形例３によるＶＮＷトランジスタを備えた半導体装置の概略構成を示す平面図である。図２７は、図２６の線分Ｉ－Ｉに沿った断面を示す断面図である。なお、図２６の平面図は、例えば図１２の回路配置領域４０の右端部分、または、図１７の回路配置領域４０Ａ若しくは４０Ｂの右端部分を拡大して示す部分であっても良い。
本例では、第２の実施形態の変形例２との相違点として、トランジスタと、ダミートランジスタの少なくとも一部とが、半導体ナノワイヤに替わってシート状の突起である半導体ナノシートを有するＶＮＳ（Vertical Nano Sheet）構造とされている。
本例では、複数の突起状の半導体ナノシート４４が、半導体基板１２の表面から垂直に形成されている。複数の半導体ナノシート４４のそれぞれに、下端部分４４ａ、上端部分４４ｂ及び、下端部分４４ａと上端部分４４ｂとの間の中央部分４４ｃを持つＶＮＳトランジスタが形成されている。複数のＶＮＳトランジスタは、ＶＮＳトランジスタ１１Ｃ及びその周囲のダミーＶＮＳトランジスタ１１Ｄとされている。ＶＮＳトランジスタ１１Ｃ及びダミーＶＮＳトランジスタ１１Ｄの半導体ナノシート４４は、図２６の例では、長手方向がＸ方向に延在するように配置されている。下端部分４４ａはＮ型の導電型を有し、ボトム領域１５と電気的に接続されている。上端部分４４ｂはＮ型の導電型を有する。中央部分４４ｃはＰ型の導電型を有し、チャネル領域となる。下端部分４４ａ及び上端部分４４ｂは、一方がソース電極で他方がドレイン電極となる。上端部分４４ｂの側面には、絶縁膜のサイドウォール１８が形成されている。ＶＮＳトランジスタ１１Ｃ及びダミーＶＮＳトランジスタ１１Ｄの下端部分４４ａは、ボトム領域１５により互いに電気的に接続されている。なお、下端部分４４ａ及び上端部分４４ｂをＰ型とし、中央部分４４ｃをＮ型としても良い。また、半導体基板１２がＰ型基板である場合、Ｐウェル１３の形成を省略しても良い。また、中央部分４４ｃのチャネル領域は、不純物注入がされないノンドープのチャネル領域であっても良い。
本例では、複数のＶＮＳトランジスタ配置領域５０が並列して配置されている。
ＶＮＳトランジスタ配置領域５０は、平面視で、Ｘ方向に延びる辺と、Ｙ方向に延びる辺と、を有する矩形の領域である。ＶＮＳトランジスタ配置領域５０は、例えば図２６の実線枠Ｇで示される。各ＶＮＳトランジスタ配置領域５０内には、例えばＹ方向に沿って並ぶ複数（図示の例では３個）のＶＮＳトランジスタ１１Ｃと、ＶＮＳトランジスタ１１Ｃを挟むＸ方向に伸びる２辺にダミーＶＮＳトランジスタ１１Ｄ（図示の例では１個）が配置されている。回路配置領域の最右端及び最左端（図示の例では最右端のみを示す）には、Ｙ方向に沿って並ぶ一列の複数（図示の例では５個）のダミーＶＮＷトランジスタ１１Ｂが配置されている。なお、ダミーＶＮＳトランジスタ１１Ｄの代わりにダミーＶＮＷトランジスタ１１Ｂを配置しても良い。また、回路配置領域の最右端及び最左端のダミーＶＮＷトランジスタ１１Ｂの代わりにダミーＶＮＳトランジスタ１１Ｄを配置しても良い。
ＶＮＳトランジスタ配置領域５０において、Ｘ方向に並ぶ一列の２個のＶＮＳトランジスタ１１Ｃごとに、ゲート絶縁膜２１と共に１層のゲート電極２２Ａａが形成されている。ＶＮＳトランジスタ配置領域５０において、Ｘ方向に並ぶ一列の２個のダミーＶＮＳトランジスタ１１Ｄについて、ゲート絶縁膜２１と共に１層のゲート電極２２Ｂｂが形成されている。また、図２６に示したように、隣り合う例えば２つのＶＮＳトランジスタ配置領域５０において、ゲート電極２２Ａａ及び２２Ｂｂのそれぞれが一体に形成されていても良い。各ゲート電極２２Ａａ，２２Ｂｂは各々分断されており、電気的に分離されている。例えば１つのＶＮＳトランジスタ配置領域５０のＶＮＳトランジスタ１１Ｃ及びダミーＶＮＳトランジスタ１１Ｄ、コンタクトプラグ２４～２６を含む構成を一単位（図２７に示す）としても良い。また、平面視で、当該一単位を複数並設したり、反転して配置したり、別の一単位と一部構成を共有して配置したりするようにしても良い。
回路配置領域の右端部及び左端部に配置されたＶＮＳトランジスタ配置領域５０のＸ方向に並ぶ一個のＶＮＳトランジスタ１１Ｃ及び１個のダミーＶＮＷトランジスタ１１Ｂごとに、ゲート絶縁膜２１と共に１層のゲート電極２２Ｃが形成されている。右端部及び左端部のＶＮＳトランジスタ配置領域５０のＸ方向に並ぶ一個のダミーＶＮＳトランジスタ１１Ｄ及び１個のダミーＶＮＷトランジスタ１１Ｂごとに、ゲート絶縁膜２１と共に１層のゲート電極２２Ｂｃが形成されている。図２６では、ＶＮＳトランジスタ１１Ｃとゲート電極２２Ｃを共有するダミーＶＮＷトランジスタ１１Ｂを破線枠Ｂ２で、他のダミーＶＮＷトランジスタ１１Ｂ及びダミーＶＮＳトランジスタ１１Ｄをそれぞれ破線枠Ｂ１で囲んで示す。
破線枠Ｂ１で示すダミーＶＮＷトランジスタ１１Ｂ及びダミーＶＮＳトランジスタ１１Ｄでは、ソース及びドレインが同電位とされており、ダミーＶＮＷトランジスタ１１Ｂ及びダミーＶＮＳトランジスタ１１Ｄはトランジスタとして機能しないものとなる。破線枠Ｂ２で示すダミーＶＮＷトランジスタ１１Ｂでは、ゲート、ソース、及びドレインが同電位とされており、ダミーＶＮＷトランジスタ１１Ｂはトランジスタとして機能しないものとなる。この場合、ローカルインターコネクタ４２等を介して配線２８からボトム領域１５に所定の電位が供給されるため、ダミーＶＮＷトランジスタ１１Ｂの下端部分１７ａ及び上端部分１７ｂの両方にボトム領域１５の電位が供給される。これにより、ダミーＶＮＷトランジスタ１１Ｂの予期せぬ動作による悪影響の発生が抑制される。
本例の半導体装置では、上記以外の構成は、第２の実施形態の変形例２と同様とされている。
本例では、ＶＮＳトランジスタ１１Ｃは、ダミーＶＮＷトランジスタ１１Ｂ及びダミーＶＮＳトランジスタ１１Ｄの存在により、製造プロセスにおけるＶＮＳトランジスタ１１Ｃの寸法や不純物プロファイル等の変動が抑止される。これにより、ＶＮＳトランジスタ１１Ｃの特性のばらつきが抑制される。
［第３の実施形態］
本実施形態では、ＶＮＷ素子としてＶＮＷダイオードを、ＥＳＤ保護ダイオードとして備えた半導体装置を開示する。図２８Ａは、第３の実施形態による半導体装置の半導体チップを示す模式図である。図２８Ｂは、第３の実施形態による半導体装置の有するＩ／Ｏ回路を示す模式図である。図２８Ｃは、第３の実施形態において、ＶＮＷダイオードをＥＳＤ保護ダイオードとして備えた半導体装置の概略構成を示す回路図の例である。図２９は、第３の実施形態によるＶＮＷダイオードを備えた半導体装置の概略構成の一部を示す平面図である。図３０は、図２９の線分Ｉ－Ｉに沿った断面を示す断面図である。
本実施形態による半導体装置では、図２８Ａに示すように、半導体チップ６０の例えば外周部にＩ／Ｏ回路５１が設けられている。なお、Ｉ／Ｏ回路は、外部接続端子（パッド）の下に配置されても良い。半導体装置のＥＳＤ保護ダイオードは、図２８Ｂに示すように、Ｉ／Ｏ回路５１の一部の保護回路５２として設けられている。保護回路５２は、第１ダイオード領域５３Ａと第２ダイオード領域５３Ｂとを備えている。
第１ダイオード領域５３Ａは、図２８ＣにおけるＶＮＷダイオード６１Ａａに、第２ダイオード領域５３Ｂは図２８ＣにおけるＶＮＷダイオード６１Ｂｂにそれぞれ対応している。
本実施形態による半導体装置は、図２８Ｃに示すように、ロジック回路５８及び保護回路５２を備えている。ロジック回路５８は、サージ電流からの保護対象である半導体回路であり、例えばトランジスタや抵抗素子等の機能素子を備えている。保護回路５２は、信号パッド５４に電気的に接続するＰａｄ配線５７のノードとＶｄｄ電源線５６のノードとの間に接続される複数のＶＮＷダイオード６１Ａａ（図２８Ｃでは、１個のみ例示する）を有する。また、保護回路５２は、信号パッド５４のノードとＶｓｓ電源線５５のノードとの間に接続された複数のＶＮＷダイオード６１Ｂｂ（図２８Ｃでは、１個のみ例示する）を有する。信号パッド５４からサージ電流が入力された場合、保護回路５２により、ロジック回路５８がサージ電流によって破壊されることを抑制できる。なお、図２８Ｃでは、ＥＳＤ保護回路５２はＶＮＷダイオード６１Ａａ及びＶＮＷダイオード６１Ｂｂを有しているが、いずれか一方のみを有するものでも良い。
図２９及び図３０では、第１ダイオード領域５３Ａが示されている。なお、第２ダイオード領域５３Ｂについても、第１ダイオード領域５３Ａと同様に構成されても良い。
第１ダイオード領域５３Ａでは、例えば平面視でマトリクス状に集合して配置された複数のＶＮＷダイオードを含む、ＶＮＷダイオード配置領域７０を有する。例えば、ＶＮＷダイオード配置領域７０は、平面視で、Ｘ方向に延びる辺とＹ方向に延びる辺とを有する矩形の領域である。ＶＮＷダイオード配置領域７０は、図２９の実線枠Ｈに示される。ＶＮＷダイオード配置領域７０は、例えば、Ｘ方向に沿った辺と、Ｙ方向に沿った辺とを有しており、図２９では、ＶＮＷダイオード配置領域７０のうち、例えばＸ方向に４個、Ｙ方向に６個のＶＮＷダイオードがマトリクス状に配置されている部分を示している。ＶＮＷダイオード群７０のうち、内側に集合する複数（図２９の例では１２個のみを示す）のＶＮＷダイオードは、その上方の配線構造と電気的に接続されてダイオードとして機能するＶＮＷダイオード６１Ａａである。これらのＶＮＷダイオード６１Ａａの周囲（ＶＮＷダイオード配置領域７０内のＸ方向の辺及びＹ方向の辺に沿った位置）には、複数（図２９の例では１２個のみを示す）のダミーＶＮＷダイオード６１Ｃが配置されている。当該ダミーＶＮＷダイオード６１Ｃは、その上端がＶＮＷダイオード６１Ａａの上端と電気的に接続されていない（電気的に分離されている）。なお、ＶＮＷダイオード配置領域７０において、ＶＮＷダイオード６１Ａａ及びその周囲のダミーＶＮＷダイオード６１Ｃが平面視でマトリクス状以外に配置されても良い。ＶＮＷダイオード６１Ａａ及びダミーＶＮＷダイオード６１Ｃは、上記と異なる個数で配置されるようにしても良い。また、図２９の図示されていない左側に、ＶＮＷダイオード６１Ａａやダミーダイオード６１Ｃ等が配置されていても良い。
図３０に示すように、ＳＴＩ素子分離領域１４に画定された半導体基板１２の領域に、例えばＰ型の導電型を有するウェル１３が形成されている。ウェル１３の上部には、Ｎ型の導電型を有するボトム領域１５が形成されている。ボトム領域１５の上部であって半導体基板１２の表面には、シリサイド層１６が形成されている。
半導体基板１２上には、複数の突起状の半導体ナノワイヤ６２が、半導体基板１２の表面から垂直に形成されている。図２９に示すように、複数の半導体ナノワイヤ６２は、平面視でマトリクス状に配置されている。複数の半導体ナノワイヤ６２のそれぞれに、下端部分６２ａ、上端部分６２ｂ及び、下端部分６２ａと上端部分６２ｂとの間の中央部分６２ｃを持つＶＮＷダイオードが形成されている。複数のＶＮＷダイオードは、上述したように、ＶＮＷダイオード６１Ａａ及びその周囲のダミーＶＮＷダイオード６１Ｃとされている。下端部分６２ａはＮ型の導電型を有し、ボトム領域１５と電気的に接続されている。上端部分６２ｂはＰ型の導電型を有する。中央部分６２ｃはＰ型の導電型を有し、下端部６２ａとＰＮ接合を形成する。上端部分６２ｂ及び中央部分６２ｃがアノード、下端部分６２ａがカソードとなる。上端部分６２ｂの側面には、絶縁膜のサイドウォール１８が形成されている。複数の半導体ナノワイヤ６２の下端部分６２ａは、ボトム領域１５により互いに電気的に接続されている。なお、中央部分６２ｃのＰ型の不純物濃度は、上端部分６２ｂの不純物濃度よりも低くても良いし、同濃度でも良い。また、中央部分６２ｃはＰ型の代わりにＮ型の導電型を有し、上端部分６２ｂとＰＮ接合を形成しても良い。また、半導体基板１２がＰ型基板である場合、Ｐウェル１３の形成を省略しても良い。半導体ナノワイヤ６２の平面形状は、例えば円形、楕円形、四角形または半導体ナノシート４４のように一方向に延在した形状であっても良い。
半導体ナノワイヤ６２の側面には、ゲート絶縁膜２１を介してゲート電極２２が形成されている。本実施形態では、複数の半導体ナノワイヤ６２のゲート電極２２は、全体で１層の導電膜として形成されている。なお、ゲート絶縁膜２１及びゲート電極２２は、例えばロジック回路５８のトランジスタのゲート絶縁膜及びゲート電極と同時形成されるものであり、ＶＮＷダイオード及びダミーＶＮＷダイオードには形成を省略しても良い。
複数のＶＮＷダイオード６１Ａａには、シリサイドや金属等の導電膜である１層のトッププレート２３が形成されている。各ＶＮＷダイオード６１Ａａの半導体ナノワイヤ６２の上端部分６２ｂは、トッププレート２３を介して互いに電気的に接続されている。トッププレート２３は、例えば、全体で１層の導電膜として各ＶＮＷダイオード６１Ａａと導通している。なお、複数のＶＮＷダイオード６１Ａａと接続された１層のトッププレート２３の代わりに、個々のＶＮＷダイオード６１Ａａに対応して、各ＶＮＷダイオード６１Ａａとそれぞれ接続された複数のトッププレートを設けても良い。また、トッププレート２３を形成せず、各ＶＮＷダイオード６１Ａａを電気的に接続するローカルインタコネクト又はコンタクトプラグを形成しても良い。
一方、ダミーＶＮＷダイオード６１Ｃには、上端部分６２ｂと接続されるトッププレートは形成されておらず、上端部分６２ｂと他のコンタクトプラグや配線等との電気的接続もない。ダミーＶＮＷダイオード６１Ｃは、上端部分６２ｂが上記のように導電体と接続がなく電気的分離状態とされることにより、ダイオードとして機能しないものとなる。
トッププレート２３上には、複数のコンタクトプラグ６４が平面視でマトリクス状に配置されており、各コンタクトプラグ６４がトッププレート２３と電気的に接続されている。各コンタクトプラグ６４は、平面視で下方の各半導体ナノワイヤ６２と重なって配置されている。なお、各コンタクトプラグ６４を、平面視で下方の各半導体ナノワイヤ６２と位置がずれて配置する場合もある。
ＶＮＷダイオード配置領域７０の外側の周辺には、ＶＮＷダイオード配置領域７０を囲むように、平面視でＸ方向に伸びる２辺及びＹ方向に伸びる２辺（図２９では右端の１辺のみ示す）に沿って複数のコンタクトプラグ６３が並んで配置されている。コンタクトプラグ６３は、底面でシリサイド層１６と接触しており、シリサイド層１６及びボトム領域１５を介して下端部分６２ａと電気的に接続されている。複数のコンタクトプラグ６３のうち、平面視でＸ方向に沿った２辺に沿って並ぶコンタクトプラグ６３上には、これらのコンタクトプラグ６３と接続されたローカルインターコネクタ６５がＸ方向に伸びる２辺に沿ってそれぞれ延在している。平面視でＹ方向に伸びる２辺に沿って並ぶコンタクトプラグ６３上には、それぞれコンタクトプラグ６６が形成されている。なお、コンタクトプラグ６３とその上のローカルインターコネクタ６５は別体として形成されているが、これらを一体形成するようにしても良い。また、他の実施形態や諸変形例おいて、コンタクトプラグとローカルインタコネクトを別体として形成しても良い。
コンタクトプラグ６４上には、Ｐａｄ配線５７が形成されている。ローカルインターコネクタ６５上及びコンタクトプラグ６６上には、Ｖｄｄ電源配線５６が形成されている。Ｐａｄ配線５７及びＶｄｄ電源配線５６は、互いに例えば平面視で平行に並ぶ（例えば図２９中でＹ方向に平行する）直線状（帯状）に配置されても良い。なお、Ｐａｄ配線５７及びＶｄｄ電源配線５６は、互いに平行する直線状ではなく、例えば曲折したり、別の配線層を介して平面視で一部が交差したりするように配置しても良い。
なお、第２ダイオード領域５３Ｂについて、第１ダイオード領域５３Ａと同様にＶＮＷダイオード及びダミーＶＮＷダイオードを設ける場合には、図２９において、Ｖｄｄ電源配線５６の代わりにＰａｄ配線５７を設け、Ｐａｄ配線５７の代わりにＶｓｓ電源配線５５が設けられる。
Ｐａｄ配線５７は、各コンタクトプラグ６４と電気的に接続されている。Ｐａｄ配線５７は、配線部５７ａ及びビア部５７ｂが一体形成され、デュアルダマシン構造となっている。ビア部５７ｂは、コンタクトプラグ６４と接触している。Ｖｄｄ電源配線５６は、各コンタクトプラグ６５，６６と電気的に接続されている。Ｖｄｄ電源配線５６は、図示しない配線部及びビア部が一体形成され、デュアルダマシン構造となっている。ビア部は、コンタクトプラグ６５，６６と接触している。なお、配線部５７ａ及びビア部５７ｂは、それぞれ別々に形成され、シングルダマシン構造となっていても良い。この場合、配線部５７ａ及びビア部５７ｂは、それぞれ異なる材料で形成されても良い。また、Ｖｄｄ電源配線５６の配線部及びビア部についても同様に、それぞれシングルダマシン構造としても良く、異なる材料で形成されても良い。
ＶＮＷダイオード６１Ａａ，ダミーＶＮＷダイオード６１Ｃ、及びコンタクトプラグ６３は、絶縁膜３１及び層間絶縁膜３２，３３中に形成されている。トッププレート２３、コンタクトプラグ６４，６５，６６は、層間絶縁膜３４中に形成されている。Ｖｄｄ電源配線５６及びＰａｄ配線５７（及びＶｓｓ電源配線５５）は、層間絶縁膜３５中に形成されている。
本実施形態では、ＶＮＷダイオード配置領域７０内において、平面視で内側にダイオードとして実際に機能する複数のＶＮＷダイオード６１Ａａが設けられ、これらのＶＮＷダイオード６１Ａａを囲むように平面視で外側にダミーＶＮＷダイオード６１Ｃが設けられている。複数のＶＮＷダイオードが集合するＶＮＷダイオード配置領域では、その周辺部分にあるＶＮＷダイオードは、ＶＮＷダイオード配置領域の内側にあるＶＮＷダイオードと比べて製造ばらつきにより寸法や不純物プロファイル等に相違が生じ、ＶＮＷダイオードの諸特性にばらつきが生じる。本実施形態では、ＶＮＷダイオード配置領域７０内のうち外周に沿った位置にダミーＶＮＷダイオード６１Ｃを配置している。そのため、ＶＮＷダイオード６１Ａａは、ダミーＶＮＷダイオード６１Ｃの存在により、製造プロセスにおけるＶＮＷダイオード６１Ａａの寸法や不純物プロファイル等の変動が抑止される。これにより、ＶＮＷダイオード６１Ａａの特性のばらつきが抑制される。
なお、本実施形態では、ボトム領域１５、及び下端部分６２ａの導電型をＮ型とし、上端部分６２ｂ及び中央部分６２ｃの導電型をＰ型としたが、それぞれ反対の導電型にしても良い。本実施形態においては、ＥＳＤ電流は半導体ナノワイヤ６２で上端部分６２ｂから下端部分６２ａに向かって流れる。一方、上記のように反対の導電型とした場合には、ＥＳＤ電流は半導体ナノワイヤ６２で下端部分６２ａから上端部分６２ｂに向かって流れることになる。この場合、ＶＮＷダイオード６１Ａａの下端部分６２ａはＰａｄ配線５７に、ＶＮＷダイオード６１Ａａの上端部分６２ｂはＶｄｄ電源線５６に電気的に接続される。同様に、第２ダイオード領域５３ｂに形成される図２８Ｃのダイオード６１Ｃの場合、下端部分６２ａはＶｓｓ電源線５５に、上端部分６２ｂはＰａｄ配線５７に電気的に接続される。
また、本実施形態における、サージ電流からの保護対象である保護回路５２に設けられるトランジスタについて、第１の実施形態又はその諸変形例のＶＮＷダイオード及びダミーＶＮＷダイオード（又はＶＮＳダイオード及びダミーＶＮＳダイオード）を適用するようにしても良い。また、ＥＳＤ保護回路のダイオード以外のダイオードとして、本実施形態のダイオードを適用しても良い。
また、本実施形態において、ＶＮＷダイオードとしてＥＳＤ保護ダイオードを例示したが、ＥＳＤ保護ダイオード以外の別種のＶＮＷダイオードを用いても良い。
［変形例］
以下、第３の実施形態の半導体装置の諸変形例について説明する。
（変形例１）
図３１は、第３の実施形態の変形例１によるＶＮＷダイオードを備えた半導体装置の概略構成の一部を示す平面図である。
本例では、ＶＮＷダイオード配置領域７０において、４隅（図３１では右側の２隅のみを示す）のみにそれぞれダミーＶＮＷダイオード６１Ｃを配置し、４つのダミーＶＮＷダイオード６１Ｃによりマトリクス状に配置された複数のＶＮＷダイオード６１Ａａが囲まれている。
Ｖｄｄ電源配線５６は、平面視でＹ方向に一列に並ぶコンタクトプラグ６６上及びローカルインターコネクタ６５上にこれらと接続されて延在している。Ｐａｄ配線５７は、平面視でＹ方向に二列に並ぶコンタクトプラグ６４上でこれらと接続され、ローカルインターコネクタ６５の上方でこれらと離間して延在している。
本例の半導体装置では、上記以外の構成は、第３の実施形態と同様とされている。
図３１の実線矢印及び破線矢印は、それぞれＥＳＤ電流の流れる経路を示している。仮に、ＶＮＷダイオード配置領域における４隅がＶＮＷダイオードとして用いられる場合、Ｐａｄ配線５７を介して流れてきたＥＳＤ電流は、外周のコンタクトプラグ６３を目指して流れることとなる。そのとき、４隅のＶＮＷダイオードには、近傍に配置されたコンタクトプラグ６３が多数存在するため、図３１の破線矢印の方向で流れるＥＳＤ電流が４隅のＶＮＷダイオードに集中することとなり、当該ＶＮＷダイオードの破壊が生じるおそれがある。本実施形態では、ＶＮＷダイオード配置領域７０における４隅にダミーＶＮＷダイオード６１Ｃが配置されているため、ＶＮＷダイオード６１ＡａへのＥＳＤ電流の集中が抑制される。
本例では、ＶＮＷダイオード６１Ａａは、ダミーＶＮＷダイオード６１Ｃの存在により、製造プロセスにおけるＶＮＷダイオード６１Ａａの寸法や不純物プロファイル等の変動が抑止される。これにより、ＶＮＷダイオード６１Ａａの特性のばらつきが抑制される。なお、ＶＮＷダイオード配置領域７０内において、外周に沿った位置にダミーＶＮＷダイオード６１Ｃを配置し、その内側のＶＮＷダイオード６１Ａａの四隅にあたる位置に、更にダミーＶＮＷダイオード６１Ｃを配置しても良い。
（変形例２）
図３２は、第３の実施形態の変形例２によるＶＮＷダイオードを備えた半導体装置の概略構成の一部を示す平面図である。
本例では、複数のＶＮＷダイオード配置領域７０が例えばＸ方向に並んで配置されている。各ＶＮＷダイオード配置領域７０においては、複数（図３２の例では８個）のＶＮＷダイオード６１Ａａがマトリクス状に配置されており、これらのＶＮＷダイオード６１Ａａの外側のＸ方向に沿った２辺には複数（図３２の例では２個）のダミーＶＮＷダイオード６１Ｃが配置されている。図３２において、ダミーＶＮＷダイオード６１Ｃが並んで形成される部分を破線枠Ｂで囲んで示す。
各ＶＮＷダイオード配置領域７０において、複数のＶＮＷダイオード６１Ａａには、１層のトッププレート２３が形成され、１層の導電膜として各ＶＮＷダイオード６１Ａａと導通している。一方、ダミーＶＮＷダイオード６１Ｃには、上端部分６２ｂと接続されるトッププレートは形成されておらず、上端部分６２ｂと他のコンタクトプラグや配線等との電気的接続もない。ダミーＶＮＷダイオード６１Ｃは、上端部分６２ｂが上記のように電気的分離状態とされることにより、ダイオードとして機能しないものとなる。
Ｖｄｄ電源配線５６は、平面視でＹ方向に一列に並ぶコンタクトプラグ６６上に接続されて延在している。Ｐａｄ配線５７は、平面視でＹ方向に二列に並ぶコンタクトプラグ６４上でこれらと接続され、ダミーＶＮＷダイオード６１Ｃの上方でこれらと離間して延在している。
本例の半導体装置では、上記以外の構成は、第３の実施形態と同様とされている。
なお、本例においても第２の実施形態と同様に、左右端の所定位置にＹ方向に沿って並ぶ複数のダミーＶＮＷダイオードを設けるようにしても良い。
本例では、ＶＮＷダイオード６１Ａａは、ダミーＶＮＷダイオード６１Ｃの存在により、製造プロセスにおけるＶＮＷダイオード６１Ａａの寸法や不純物プロファイル等の変動が抑止される。これにより、ＶＮＷダイオード６１Ａａの特性のばらつきが抑制される。
［第４の実施形態］
本実施形態では、ＶＮＷ素子としてＶＮＷ抵抗素子を備えた半導体装置を開示する。図３３は、第４の実施形態によるＶＮＷ抵抗素子を備えた半導体装置の概略構成の一部を示す平面図である。図３４は、図３３の線分Ｉ－Ｉ及び線分ＩＩ－ＩＩに沿った断面を示す断面図である。
本実施形態による半導体装置では、ＶＮＷ抵抗素子配置領域８０が設けられている。ＶＮＷ抵抗素子配置領域８０は、例えば、平面視で、Ｘ方向に延びる辺とＹ方向に延びる辺とを有する矩形の領域である。ＶＮＷ抵抗素子配置領域８０は、例えば図３３の実線枠Ｊで示される。ＶＮＷ抵抗素子配置領域８０においては、複数（図３３の例では８個）のＶＮＷ抵抗素子７１Ａがマトリクス状に配置されており、これらのＶＮＷ抵抗素子７１Ａの外側のＸ方向に沿った２辺には複数（図３３の例では２個）のダミーＶＮＷ抵抗素子７１Ｂが配置されている。図３３において、ダミーＶＮＷ抵抗素子７１Ｂが並んで形成される部分を破線枠Ｂで囲んで示す。なお、ＶＮＷ抵抗素子群８０において、ＶＮＷ抵抗素子７１Ａ及びその周囲のダミーＶＮＷ抵抗素子７１Ｂが平面視でマトリクス状以外に配置されても良い。ＶＮＷ抵抗素子７１Ａ及びダミーＶＮＷ抵抗素子７１Ｂは、上記と異なる個数で配置されるようにしても良い。
図３４に示すように、ＳＴＩ素子分離領域１４に画定された半導体基板１２の領域に、例えばＮ型の導電型を有するウェル１３ｂが形成されている。Ｎウェル１３ｂの上部には、Ｐ型の導電型を有するボトム領域１５ｂが形成されている。ボトム領域１５ｂの上部であって半導体基板１２の表面には、シリサイド層１６が形成されている。
半導体基板１２上には、複数の突起状の半導体ナノワイヤ７２が、半導体基板１２の表面から垂直に形成されている。図３３に示すように、複数の半導体ナノワイヤ７２は、平面視でマトリクス状に配置されている。複数の半導体ナノワイヤ７２のそれぞれに、下端部分７２ａ、上端部分７２ｂ及び、下端部分７２ａと上端部分７２ｂとの間の中央部分７２ｃを持つＶＮＷ抵抗素子が形成されている。複数のＶＮＷ抵抗素子は、上述したように、ＶＮＷ抵抗素子７１Ａ及びその周囲の２辺のダミーＶＮＷ抵抗素子７１Ｂとされている。下端部分７２ａ、上端部分７２ｂ、及び中央部分７２ｃは全てＰ型の導電型を有し、下端部分７２ａがボトム領域１５ｂと電気的に接続されている。上端部分７２ｂの側面には、絶縁膜のサイドウォール１８が形成されている。複数の半導体ナノワイヤ７２の下端部分７２ａは、ボトム領域１５ｂにより互いに電気的に接続されている。なお、中央部分７２ｃのＰ型の不純物濃度は、下端部分７２ａ及び上端部分７２ｂの不純物濃度よりも低くても良いし、同濃度でも良い。また、ボトム領域と、半導体ナノワイヤの下端部分、上端部分、及び中央部分とは、全てＮ型の導電型を有するように形成されても良い。また、半導体基板１２がＮ型基板である場合、Ｎウェル１３ｂの形成を省略しても良い。半導体ナノワイヤ７２の平面形状は、例えば円形、楕円形、四角形または一方向に延在した形状であっても良い。
半導体ナノワイヤ７２の側面には、ゲート絶縁膜２１を介してゲート電極２２が形成されている。本実施形態では、複数の半導体ナノワイヤ７２のゲート電極２２は、全体で１層の導電膜として形成されている。なお、ゲート絶縁膜２１及びゲート電極２２は、例えば半導体装置の他の領域に形成されるトランジスタのゲート絶縁膜及びゲート電極と同時形成されるものであり、ＶＮＷ抵抗素子及びダミーＶＮＷ抵抗素子には形成を省略しても良い。
複数のＶＮＷ抵抗素子７１Ａには、シリサイドや金属等の導電膜である１層のトッププレート２３が形成されている。各ＶＮＷ抵抗素子７１Ａの半導体ナノワイヤ７２の上端部分７２ｂは、トッププレート２３を介して互いに電気的に接続されている。トッププレート２３は、例えば、全体で１層の導電膜として各ＶＮＷ抵抗素子７１Ａと導通している。なお、複数のＶＮＷ抵抗素子７１Ａと接続された１層のトッププレート２３の代わりに、個々のＶＮＷ抵抗素子７１Ａに対応して、各ＶＮＷ抵抗素子７１Ａとそれぞれ接続された複数のトッププレートを設けても良い。
一方、ダミーＶＮＷ抵抗素子７１Ｂには、上端部分７２ｂと接続されるトッププレートは形成されておらず、上端部分７２ｂと他のコンタクトプラグや配線等との電気的接続もない。ダミーＶＮＷ抵抗素子７１Ｂは、上端部分７２ｂが上記のように導電体と接続がなく電気的分離状態とされることにより、電気的にフローティング状態とされ、抵抗素子として機能しないものとなる。
トッププレート２３上には、複数のコンタクトプラグ７４が平面視でマトリクス状に配置されており、各コンタクトプラグ７４がトッププレート２３と電気的に接続されている。各コンタクトプラグ７４は、平面視で下方の各半導体ナノワイヤ７２と重なって配置されている。なお、各コンタクトプラグ７４を、平面視で下方の各半導体ナノワイヤ７２と位置がずれて配置する場合もある。
ＶＮＷ抵抗素子配置領域８０の周辺には、平面視でＹ方向に伸びる２辺に沿って複数のコンタクトプラグ７３が並んで配置されている。コンタクトプラグ７３は、底面でシリサイド層１６と接触しており、シリサイド層１６及びボトム領域１５ｂを介して下端部分７２ａと電気的に接続されている。コンタクトプラグ７３上には、それぞれコンタクトプラグ７５が形成されている。
コンタクトプラグ７４上には、配線７６が形成されている。コンタクトプラグ７５上には、配線７７が形成されている。配線７６及び配線７７は、互いに例えば平面視で平行に並ぶ（例えば図３３中でＹ方向に平行する）直線状（帯状）に配置されても良い。なお、配線７６及び配線７７は、互いに平行する直線状ではなく、例えば曲折したり、絶縁膜を介して一部で交差したりするように配置しても良い。
配線７６は、各コンタクトプラグ７４と電気的に接続されている。配線７６は、配線部７６ａ及びビア部７６ｂが一体形成され、デュアルダマシン構造となっている。ビア部７６ｂは、コンタクトプラグ７４と接触している。配線７７は、各コンタクトプラグ７５と電気的に接続されている。なお、配線部７６ａ及びビア部７６ｂは、それぞれ別々に形成され、シングルダマシン構造となっていても良い。この場合、配線部７６ａ及びビア部７６ｂは、それぞれ異なる材料で形成されても良い。配線７７は、配線部７７ａ及びビア部７７ｂが一体形成され、デュアルダマシン構造となっている。ビア部７７ｂは、コンタクトプラグ７５と接触している。配線７７の配線部７７ａ及びビア部７７ｂについても同様に、それぞれシングルダマシン構造としても良く、異なる材料で形成されても良い。
ＶＮＷ抵抗素子７１Ａ，７１Ｂ、及びコンタクトプラグ７３は、絶縁膜３１及び層間絶縁膜３２，３３中に形成されている。トッププレート２３、コンタクトプラグ７４，７５は、層間絶縁膜３４中に形成されている。配線７６，７７は、層間絶縁膜３５中に形成されている。
本実施形態では、ＶＮＷ抵抗素子配置領域８０において、内側に抵抗素子として実際に機能する複数のＶＮＷ抵抗素子７１Ａが設けられ、これらのＶＮＷ抵抗素子７１Ａを囲むように外側にダミーＶＮＷ抵抗素子７１Ｂが設けられている。複数のＶＮＷ抵抗素子が集合するＶＮＷ抵抗素子配置領域では、その周辺部分にあるＶＮＷ抵抗素子は、製造ばらつきによりＶＮＷ抵抗素子群の内側にあるＶＮＷ抵抗素子と比べて寸法や不純物プロファイル等に相違が生じ、ＶＮＷ抵抗素子の諸特性にばらつきが生じる。本実施形態では、ＶＮＷ抵抗素子配置領域８０のうち外側部分にダミーＶＮＷ抵抗素子７１Ｂを配置している。そのため、ＶＮＷ抵抗素子７１Ａは、ダミーＶＮＷ抵抗素子７１Ｂの存在により、製造プロセスにおけるＶＮＷ抵抗素子７１Ａの寸法や不純物プロファイル等の変動が抑止される。これにより、ＶＮＷ抵抗素子７１Ａの特性のばらつきが抑制される。
なお、本実施形態では、配線７６が２本の配線７７に挟まれて配置されているが、配線７６の片側のみに配線７７を配するようにしても良い。
また、本実施形態では、１つのＶＮＷ抵抗素子配置領域８０が配置される場合を例示したが、要求される抵抗値等に応じて、複数のＶＮＷ抵抗素子配置領域８０を例えばＸ方向に並んで配置するようにしても良い。
なお、第１及び第２の実施形態及びこれらの諸変形例におけるＶＮＷトランジスタ及びダミーＶＮＷトランジスタ、第３の実施形態及びその諸変形例におけるＶＮＷダイオード及びダミーＶＮＷダイオード、及び第４の実施形態におけるＶＮＷ抵抗素子及びダミーＶＮＷ抵抗素子から選ばれた２種又は３種、更には４種全てを備えた半導体装置を実現することも可能である。また、上記以外のＶＮＷを用いた素子、例えば容量素子等においても、各実施形態及び諸変形例のように、ダミーを設けるものとしても良い。
なお、第１～第４の実施形態及びこれらの諸変形例は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。即ち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。

Claims (11)

  1. 半導体基板と、
    前記半導体基板上に形成されており、半導体材料を有し、下端及び上端を有する第１突起を備えた機能素子と、
    前記半導体基板上に形成されており、半導体材料を有し、下端及び上端を有し、前記第１突起と平面視で並んで配置される第２突起を備えたダミー機能素子と、
    前記第１突起の上方及び前記第２突起の上方に形成されており、前記第１突起の上端と電気的に接続され、前記第２突起の上端と電気的に分離された第１配線と、
    を含み、
    前記ダミー機能素子は、前記第２突起の上端と前記第２突起の下端とが電気的に接続されていることを特徴とする半導体装置。
  2. 前記第１突起の上端と前記第１配線との間に接続された第１導電膜を更に含み、
    前記第１導電膜は、前記第２突起の上端とは接続されていないことを特徴とする請求項１に記載の半導体装置。
  3. 前記第１突起の上端と前記第１配線との間に接続された第１導電膜と、
    前記第２突起の上端に接続され、前記第１導電膜と電気的に分離された第２導電膜と、
    を更に含むことを特徴とする請求項１に記載の半導体装置。
  4. 前記第１突起の側面に形成された第１電極と、
    前記第２突起の側面に、前記第１電極と一体に形成された第２電極と、
    を更に含むことを特徴とする請求項１に記載の半導体装置。
  5. 前記第１突起の側面に形成された第１電極と、
    前記第２突起の側面に形成され、前記第１電極とは電気的に分離された第２電極と、
    を更に含むことを特徴とする請求項１に記載の半導体装置。
  6. 前記ダミー機能素子は、前記第２突起の上端と、前記第２突起の下端と、前記第２電極とが電気的に接続されていることを特徴とする請求項５に記載の半導体装置。
  7. 複数の前記第１突起と、前記第２突起とが配置された突起配置領域を有し、
    前記複数の前記第１突起は、上端がそれぞれ電気的に接続され、下端がそれぞれ電気的に接続され、平面視で互いに隣接して配置されており、
    前記第２突起は、前記第１突起の周囲であって、平面視で前記突起配置領域の外周に沿った位置に配置されていることを特徴とする請求項１に記載の半導体装置。
  8. 前記突起配置領域は、平面視で矩形であり、
    複数の前記第２突起は、平面視で前記突起配置領域の４辺に沿った位置に配置され、
    前記複数の第１突起は、平面視で前記複数の第２突起に囲まれて配置されていることを特徴とする請求項７に記載の半導体装置。
  9. 前記突起配置領域は、平面視で矩形であり、
    複数の前記第２突起は、平面視で前記突起配置領域の４辺のうち対向する２辺に沿って配置され、
    複数の前記第１突起は、平面視で前記２辺に沿って配置された前記複数の第２突起の間に配置されていることを特徴とする請求項７に記載の半導体装置。
  10. 前記突起配置領域は、平面視で矩形であり、
    前記第２突起は、平面視で、前記突起配置領域の隅の位置に配置され、
    前記複数の第１突起は、前記突起配置領域の４辺において、前記隅の位置に配置された前記第２突起と隣接して配置されていることを特徴とする請求項７に記載の半導体装置。
  11. 前記機能素子は、トランジスタ、ダイオード、及び抵抗素子から選ばれた少なくとも１種であることを特徴とする請求項１に記載の半導体装置。
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