JPWO2016181441A1 - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法 Download PDF

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Abstract

【解決手段】基板の上に、窒化物半導体により形成された第１の半導体層と、前記第１の半導体層の上に、ＩｎＡｌＮまたはＩｎＡｌＧａＮを含む材料により形成された第２の半導体層と、前記第２の半導体層の上に、ＡｌＮを含む材料により形成された第３の半導体層と、前記第３の半導体層の上に、ＧａＮを含む材料により形成された第４の半導体層と、前記第４の半導体層の上に形成されたゲート電極と、前記第２の半導体層、前記第３の半導体層、前記第４の半導体層のうちのいずれかの上に形成されたソース電極及びドレイン電極と、を有することを特徴とする半導体装置により上記課題を解決する。

Description

本発明は、半導体装置及び半導体装置の製造方法に関するものである。
窒化物半導体であるＧａＮ、ＡｌＮ、ＩｎＮまたは、これらの混晶からなる材料等は、広いバンドギャップを有しており、高出力電子デバイスまたは短波長発光デバイス等として用いられている。例えば、窒化物半導体であるＧａＮは、バンドギャップが３．４ｅＶであり、Ｓｉのバンドギャップ１．１ｅＶ、ＧａＡｓのバンドギャップ１．４ｅＶよりも大きい。
このような高出力電子デバイスとしては、電界効果型トランジスタ（ＦＥＴ：Field effect transistor）、特に、高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）がある（例えば、特許文献１）。窒化物半導体を用いたＨＥＭＴは、高出力・高効率増幅器、大電力スイッチングデバイス等に用いられる。具体的には、ＡｌＧａＮを電子供給層、ＧａＮを電子走行層に用いたＨＥＭＴでは、ＡｌＧａＮとＧａＮとの格子定数差による歪みによりＡｌＧａＮにピエゾ分極等が生じ、高濃度の２ＤＥＧ（Two-Dimensional Electron Gas：２次元電子ガス）が発生する。このため、高電圧における動作が可能であり、高効率スイッチング素子、電気自動車用等における高耐圧電力デバイスに用いることができる。
ところで、窒化物半導体を用いた超高周波用デバイスにおいては、デバイスの高出力化を実現するために、電子供給層をＡｌＧａＮに代えて、高い自発分極を有するＩｎＡｌＮが用いられているものがある。ＩｎＡｌＮは薄くても高濃度の２次元電子ガスを誘起できることから高出力性と高周波性を併せ持つ材料として注目されている。
このような電子供給層にＩｎＡｌＮを用いたＨＥＭＴにおいても、電子供給層にＡｌＧａＮを用いたＨＥＭＴの場合と同様に、電子供給層の上には、モフォロジーの改善や表面酸化の防止等のため、ＧａＮキャップ層を形成する場合がある。このようなＧａＮキャップ層を形成することにより、半導体装置の信頼性を高めることができる。
特開２０１３−７７６２０号公報 特開２０１３−２０７１０７号公報
ところで、電子供給層にＩｎＡｌＮを用いたＨＥＭＴの場合、電子供給層の上に形成されるＧａＮキャップ層の好ましい成長温度が、電子供給層となるＡｌＧａＮの好ましい成長温度と異なる。このため、ＩｎＡｌＮからなる電子走行層の上に、ＧａＮキャップ層を形成した場合、半導体装置の特性が低下してしまう。尚、電子供給層にＡｌＧａＮを用いたＨＥＭＴの場合、電子供給層の上に形成されるＧａＮキャップ層の好ましい成長温度と電子供給層となるＡｌＧａＮの好ましい成長温度は同じであるため、上記のような問題は生じない。
よって、電子供給層をＩｎＡｌＮにより形成し、電子供給層の上にＧａＮによりキャップ層を形成した構造のＨＥＭＴにおいて、良好な特性が得られるものが求められている。
本実施の形態の一観点によれば、基板の上に、窒化物半導体により形成された第１の半導体層と、前記第１の半導体層の上に、ＩｎＡｌＮまたはＩｎＡｌＧａＮを含む材料により形成された第２の半導体層と、前記第２の半導体層の上に、ＡｌＮを含む材料により形成された第３の半導体層と、前記第３の半導体層の上に、ＧａＮを含む材料により形成された第４の半導体層と、前記第４の半導体層の上に形成されたゲート電極と、前記第２の半導体層、前記第３の半導体層、前記第４の半導体層のうちのいずれかの上に形成されたソース電極及びドレイン電極と、を有することを特徴とする。
開示の半導体装置によれば、電子供給層をＩｎＡｌＮにより形成し、電子供給層の上にＧａＮによりキャップ層を形成した構造のＨＥＭＴにおいて、良好な特性を得ることができる。
電子供給層にＩｎＡｌＮを用いた半導体装置の構造図 第１の実施の形態における半導体装置の構造図 第１の実施の形態における半導体装置の製造方法の工程図（１） 第１の実施の形態における半導体装置の製造方法の工程図（２） 図１に示される半導体装置のＩ−Ｖ特性図 第１の実施の形態における半導体装置のＩ−Ｖ特性図 第１の実施の形態における他の半導体装置の構造図 第２の実施の形態における半導体装置の構造図 第２の実施の形態における半導体装置の製造方法の工程図（１） 第２の実施の形態における半導体装置の製造方法の工程図（２） 第２の実施の形態における半導体装置の製造方法の工程図（３） 第２の実施の形態における他の半導体装置の構造図 第３の実施の形態における半導体デバイスの説明図 第３の実施の形態におけるＰＦＣ回路の回路図 第３の実施の形態における電源装置の回路図 第３の実施の形態における高出力増幅器の構造図
実施するための形態について、以下に説明する。尚、同じ部材等については、同一の符号を付して説明を省略する。
〔第１の実施の形態〕
最初に、電子供給層にＩｎＡｌＮを用いた半導体装置であるＨＥＭＴについて、図１に基づき説明する。電子供給層にＩｎＡｌＮを用いた半導体装置は、図１に示すように、基板９１０の上に、不図示の核形成層、バッファ層９１１、電子走行層９２１、スペーサ層９２２、電子供給層９２３、キャップ層９２５が順に積層されている。基板９１０には、シリコン（Ｓｉ）基板が用いられており、核形成層はＡｌＮにより形成されている。バッファ層９１１はＡｌＧａＮにより形成されており、高抵抗化のために、不純物元素としてＦｅが約３×１０１７ａｔｏｍｓ／ｃｍ３の濃度でドープされていてもよい。電子走行層９２１はＧａＮにより形成されており、スペーサ層９２２はＡｌＮにより形成されており、電子供給層９２３はＩｎＡｌＮにより形成されており、キャップ層９２５はＧａＮにより形成されている。これにより、電子走行層９２１において、電子走行層９２１とスペーサ層９２２との界面近傍には、２ＤＥＧ９２１ａが生成される。また、キャップ層９２５の上には、ゲート電極９３１が形成されており、スペーサ層９２２の上には、ソース電極９３２及びドレイン電極９３３が形成されている。
図１に示される半導体装置においては、窒化物半導体層は、ＭＯＶＰＥ（Metal Organic Vapor Phase Epitaxy：有機金属気相成長）によるエピタキシャル成長により形成される。即ち、不図示の核形成層、バッファ層９１１、電子走行層９２１、スペーサ層９２２、電子供給層９２３、キャップ層９２５は、ＭＯＶＰＥによるエピタキシャル成長により形成される。ＭＯＶＰＥによりＡｌＮ、ＡｌＧａＮ、ＧａＮを形成する際の好ましい成長温度は、略同じであり、約１０００℃である。これに対し、ＩｎＡｌＮの場合、エピタキシャル成長させる際の温度が高いと蒸気圧の高いＩｎが抜けて欠陥となるため、ＭＯＶＰＥによりＩｎＡｌＮを形成する際の好ましい成長温度は７４０℃であり、ＧａＮ等を形成する際の好ましい成長温度よりも低い。
ところで、電子供給層９２３を形成する際の成長温度と同じ温度で、電子供給層９２３の上にキャップ層９２５を形成する場合、即ち、ＩｎＡｌＮを形成する際の成長温度と同じ７４０℃で、ＩｎＡｌＮの上にＧａＮを形成する場合について考える。この場合、キャップ層９２５として形成されるＧａＮは、本来のＧａＮの成長温度よりも低い温度で成長させるため、キャップ層９２５となるＧａＮの内部にＣ（炭素）が多く取り込まれてしまう。これは、ＭＯＶＰＥにおいては、原料ガスとして有機金属ガスを用いており、成長温度が低いと、膜中に炭素成分が多く取り込まれてしまうからである。このように、キャップ層９２５となるＧａＮの内部にＣ（炭素）が多く取り込まれてしまうと、キャップ層９２５内における欠陥が多くなり、この欠陥に電子がトラップされるため、電流コラプス現象の原因となる。
また、電子供給層９２３を形成する際の成長温度よりも高い、本来の成長温度で電子供給層９２３の上にキャップ層９２５を形成する場合、即ち、ＩｎＡｌＮを形成する際の成長温度よりも高い１０００℃で、ＩｎＡｌＮの上にＧａＮを形成する場合について考える。この場合、キャップ層９２５として形成されるＧａＮは、本来のＧａＮの成長温度で結晶成長させるため、ＧａＮの内部に取り込まれるＣは少なくなるが、ＧａＮを成長させる直前等において、温度を上昇させるため、ＩｎＡｌＮの表面よりＩｎが脱離してしまう。このように、ＩｎＡｌＮの表面のＩｎが脱離してしまうと、この部分が欠陥となり電子がトラップされるため、電流コラプス現象の原因となる。
以上のように、ＩｎＡｌＮにより形成されている電子供給層９２３の上に、ＧａＮからなるキャップ層９２５を形成する場合、キャップ層９２５となるＧａＮの成長温度が高くても低くても、半導体装置において電流コラプス現象が発生してしまう。このような電流コラプス現象が発生すると、オン抵抗が高くなり、半導体装置の特性が低下するため好ましくない。
従って、電子走行層がＩｎＡｌＮにより形成されており、キャップ層がＧａＮにより形成されている半導体装置において、電流コラプス現象が発生しにくく、良好な特性が得られる半導体装置が求められている。尚、半導体装置において、ＧａＮによるキャップ層を形成する理由は、成膜されたＡｌＧａＮ、ＩｎＡｌＮ、ＡｌＮ等の膜の表面はあまり平坦ではないのに対し、ＧａＮは横方向に成長するため、膜の表面が平坦な膜を形成することができるからである。このように、窒化物半導体層の表面にＧａＮの膜を形成することにより、半導体装置における窒化物半導体層の表面を平坦にすることができ、半導体装置における耐圧の向上、歩留まりの向上、特性の均一化等させることができる。
（半導体装置）
次に、本実施の形態における半導体装置について説明する。本実施の形態における半導体装置は、図２に示されるように、基板１０の上に、不図示の核形成層、バッファ層１１、電子走行層２１、スペーサ層２２、電子供給層２３、脱離防止層２４、キャップ層２５が順に積層されている。キャップ層２５の上には、ゲート電極３１が形成されており、スペーサ層２２の上には、ソース電極３２及びドレイン電極３３が形成されている。尚、ソース電極３２及びドレイン電極３３は、電子供給層２３の上に形成してもよく、脱離防止層２４の上に形成してもよく、キャップ層２５の上に形成してもよい。よって、脱離防止層２４は、ソース電極３２とドレイン電極３３との間の領域に設けられていてもよい。尚、本願においては、電子走行層２１を第１の半導体層、スペーサ層２２を第５の半導体層、電子供給層２３を第２の半導体層、脱離防止層２４を第３の半導体層、キャップ層２５を第４の半導体層と記載する場合がある。
基板１０には、シリコン基板が用いられており、核形成層はＡｌＮにより形成されている。バッファ層１１はＡｌＧａＮにより形成されており、高抵抗化のために、不純物元素としてＦｅが３×１０１７ａｔｏｍｓ／ｃｍ３の濃度でドープされていてもよい。電子走行層２１はＧａＮにより形成されており、スペーサ層２２はＡｌＮにより形成されており、電子供給層２３はＩｎＡｌＮにより形成されており、脱離防止層２４はＡｌＮにより形成されており、キャップ層２５はＧａＮにより形成されている。これにより、電子走行層２１において、電子走行層２１とスペーサ層２２との界面近傍には、２ＤＥＧ２１ａが生成される。
本実施の形態における半導体装置においては、窒化物半導体層である不図示の核形成層、バッファ層１１、電子走行層２１、スペーサ層２２、電子供給層２３、脱離防止層２４、キャップ層２５は、ＭＯＶＰＥによるエピタキシャル成長により形成される。
上述のとおり、ＭＯＶＰＥによりＡｌＮ、ＡｌＧａＮ、ＧａＮを形成する際の好ましい成長温度は、略同じであり、約１０００℃である。これに対し、ＩｎＡｌＮの場合、エピタキシャル成長させる際の温度が高いと蒸気圧の高いＩｎが抜けて欠陥となるため、ＭＯＶＰＥによりＩｎＡｌＮを形成する際の好ましい成長温度は７４０℃である。
本実施の形態においては、ＩｎＡｌＮにより電子供給層２３を形成した後、電子供給層２３を形成する際の温度と同じ温度、即ち、約７４０℃で、極めて薄いＡｌＮにより脱離防止層２４を形成する。このように、ＩｎＡｌＮにより形成された電子供給層２３の上に、ＡｌＮにより脱離防止層２４を形成することにより、キャップ層２５を形成する際に、約１０００℃まで温度を上昇させても、ＩｎＡｌＮの表面からＩｎが脱離することを防ぐことができる。これにより、キャップ層２５となるＧａＮを好ましい成長温度である約１０００℃で形成することができるため、Ｃの濃度の低いキャップ層２５を形成することができる。よって、本実施の形態における半導体装置においては、電子供給層２３においても欠陥がなく、キャップ層２５においても、欠陥がないため、これらの半導体層において、電子がトラップされることはなく、電流コラプスが発生しにくい。従って、電子供給層２３がＩｎＡｌＮにより形成されており、キャップ層２５がＧａＮにより形成されている半導体装置においても、良好な特性を得ることができる。
基板１０には、シリコン基板の他、ＧａＮ基板、サファイア基板、ＳｉＣ基板等を用いてもよい。尚、基板１０にシリコン基板を用いた場合には、基板１０の上には上記のようなバッファ層１１を形成することが好ましい。
また、電子供給層２３には、ＩｎＡｌＮの他、ＩｎＡｌＧａＮを用いてもよい。また、脱離防止層２４として形成されるＡｌＮの膜厚は、０．２ｎｍ以上、２ｎｍ以下、更には、０．２ｎｍ以上、１ｎｍ以下であることが好ましい。脱離防止層２４は、薄すぎるとＩｎＡｌＮからのＩｎの脱離を十分に防ぐことができず、厚すぎると脱離防止層２４にクラックが発生し、同様にＩｎＡｌＮからのＩｎの脱離を防ぐことができないからである。
また、キャップ層２５に含まれる炭素濃度は、１×１０１７ａｔｏｍｓ／ｃｍ３以下、更には、５×１０１６ａｔｏｍｓ／ｃｍ３以下であることが好ましい。キャップ層２５における炭素濃度が高いと電流コラプス現象が発生しやすくなるため、キャップ層２５における炭素濃度は低い方が好ましい。
（半導体装置の製造方法）
次に、本実施の形態における半導体装置の製造方法について、図３及び図４に基づき説明する。
最初に、図３（ａ）に示すように、基板１０の上に、ＭＯＶＰＥによるエピタキシャル成長により、不図示の核形成層、バッファ層１１、電子走行層２１、スペーサ層２２を順に形成する。
具体的には、基板１０にはシリコン基板を用いる。不図示の核形成層は、ＭＯＶＰＥのチャンバー内に、トリメチルアルミニウム（ＴＭＡ）及びＮＨ３を原料ガスとして供給し、成長温度１０００℃、成長圧力２０ｋＰａの条件でＡｌＮ膜を成膜することにより形成する。
バッファ層１１は、ＭＯＶＰＥのチャンバー内に、トリメチルガリウム（ＴＭＧ）、ＴＭＡ及びＮＨ３を原料ガスとして供給し、成長温度１０００℃、成長圧力２０ｋＰａの条件でＡｌＧａＮ膜を成膜することにより形成する。バッファ層１１は、組成比の異なる３層のＡｌＧａＮ膜を積層することにより形成されており、具体的には、核形成層の上に、Ａｌ０．８Ｇａ０．２Ｎ膜、Ａｌ０．５Ｇａ０．５Ｎ膜、Ａｌ０．２Ｇａ０．８Ｎ膜の順に形成されている。このように、組成比の異なるＡｌＧａＮ膜は、チャンバー内に供給されるＴＭＡとＴＭＧの供給比を変えて成膜することにより形成することができる。また、バッファ層１１には、Ｆｅが約３×１０１７ａｔｏｍｓ／ｃｍ３の濃度でドープされていてもよい。Ｆｅをドープするためには、シクロペンタンジエニル鉄（ＣＰ２Ｆｅ）を成膜の際に併せて供給してもよい。
電子走行層２１は、ＭＯＶＰＥのチャンバー内に、ＴＭＧ及びＮＨ３を原料ガスとして供給し、成長温度１０００℃、成長圧力２０ｋＰａの条件で膜厚が約１μｍのＧａＮ膜を成膜することにより形成する。
スペーサ層２２は、ＭＯＶＰＥのチャンバー内に、ＴＭＡ及びＮＨ３を原料ガスとして供給し、成長温度１０４０℃、成長圧力５ｋＰａの条件で膜厚が約１ｎｍのＡｌＮ膜を成膜することにより形成する。
次に、図３（ｂ）に示すように、基板温度を約７４０℃まで降下させた後、スペーサ層２２の上に、電子供給層２３、脱離防止層２４を順に形成する。
電子供給層２３は、ＭＯＶＰＥのチャンバー内に、トリメチルインジウム（ＴＭＩ）、ＴＭＡ及びＮＨ３を原料ガスとして供給し、成長温度７４０℃、成長圧力５ｋＰａの条件で膜厚が約１０ｎｍのＩｎ０．１７Ａｌ０．８３Ｎ膜を成膜することにより形成する。
脱離防止層２４は、電子供給層２３の成膜工程において、電子供給層２３の成膜の終了間際に、ＴＭＩの供給を停止し、膜厚が１ｎｍのＡｌＮ膜を成膜することにより形成する。よって、電子供給層２３と脱離防止層２４とは、連続成長により形成される。このように窒化物半導体層を形成することにより、電子走行層２１とスペーサ層２２との界面近傍における電子走行層２１には、２ＤＥＧ２１ａが生成される。
次に、図３（ｃ）に示すように、基板温度を再び約１０００℃まで上昇させた後、脱離防止層２４の上に、キャップ層２５を形成する。
キャップ層２５は、ＭＯＶＰＥのチャンバー内に、ＴＭＧ及びＮＨ３を原料ガスとして供給し、成長温度１０００℃、成長圧力２０ｋＰａの条件で膜厚が約１０ｎｍのＧａＮ膜を成膜することにより形成する。
次に、図４（ａ）に示すように、不図示の素子分離領域を形成した後、ソース電極３２及びドレイン電極３３が形成される領域における窒化物半導体層を除去することにより開口部２０ａ、２０ｂを形成する。
具体的には、不図示の素子分離領域は、キャップ層２５の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、素子分離領域が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、レジストパターンの開口部における窒化物半導体層の一部をドライエッチングにより除去すること、または、イオン注入することにより、不図示の素子分離領域を形成する。この後、不図示のレジストパターンは、有機溶剤等により除去する。
この後、キャップ層２５の上に、再びフォトレジストを塗布し、露光装置による露光、現像を行うことにより、ソース電極３２及びドレイン電極３３が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、レジストパターンの形成されていない領域のキャップ層２５、脱離防止層２４、電子供給層２３をＲＩＥ（Reactive Ion Etching）等のドライエッチングにより除去する。これにより窒化物半導体層において、ソース電極３２及びドレイン電極３３が形成される領域に開口部２０ａ、２０ｂを形成する。この後、不図示のレジストパターンは、有機溶剤等により除去する。この際行われるＲＩＥでは、エッチングガスとして、塩素成分を含むガスが用いられる。
次に、図４（ｂ）に示すように、ソース電極３２及びドレイン電極３３を形成する。具体的には、キャップ層２５及び開口部２０ａ、２０ｂにおいて露出しているスペーサ層２２の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより。ソース電極３２及びドレイン電極３３が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、真空蒸着により、Ｔａ（２０ｎｍ）／Ａｌ（２００ｎｍ）の金属多層膜を成膜した後、有機溶剤に浸漬させることにより、レジストパターンの上の金属多層膜をレジストパターンとともにリフトオフにより除去する。これにより、スペーサ層２２の上に残存している金属多層膜により、窒化物半導体層における開口部２０ａにソース電極３２が形成され、開口部２０ｂにドレイン電極３３が形成される。この後、窒素雰囲気中において、４００℃から１０００℃、例えば、５５０℃の温度で熱処理を行うことにより、オーミックコンタクトを確立させる。
次に、図４（ｃ）に示すように、キャップ層２５の上にゲート電極３１を形成する。具体的には、キャップ層２５、ソース電極３２及びドレイン電極３３の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、ゲート電極３１が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、真空蒸着により、Ｎｉ（３０ｎｍ）／Ａｕ（４００ｎｍ）の金属多層膜を成膜した後、有機溶剤に浸漬させることにより、レジストパターンの上の金属多層膜をレジストパターンとともにリフトオフにより除去する。これにより、キャップ層２５の上に残存している金属多層膜により、ゲート電極３１が形成される。
以上の工程により、本実施の形態における半導体装置を製造することができる。
（半導体装置の特性）
次に、本実施の形態における半導体装置の特性について説明する。図５は、本実施の形態における半導体装置についてＩ−Ｖ特性を測定した結果である。図６は、図１に示される構造の半導体装置についてＩ−Ｖ特性を測定した結果である。尚、本実施の形態における半導体装置は、上述した半導体装置の製造方法により作製されたものである。また、図１に示される構造の半導体装置の製造方法は、上述した本実施の形態における半導体装置の製造方法において、脱離防止層を形成する工程が除かれている点と、キャップ層の成膜条件が異なる点を除き同じである。具体的には、キャップ層９２５は、ＭＯＶＰＥのチャンバー内に、ＴＭＧ及びＮＨ３を原料ガスとして供給し、成長温度７４０℃、成長圧力５ｋＰａの条件で膜厚が約１０ｎｍのＧａＮ膜を成膜することにより形成する。
図５及び図６に示されるＩ−Ｖ特性は、実線がＤＣ測定を行った結果であり、○がパルス測定を行った結果である。パルス測定は、ストレスとしてＶｄｓ（ドレイン電圧）：５０Ｖ、Ｖｇｓ（ゲート電圧）：−５Ｖを印加した後、測定電圧のＶｇｓとＶｄｓのパルスを印加して、ドレイン電流を測定するシーケンスを繰り返すことにより行った。
本実施の形態における半導体装置は、図５に示されるようにＤＣ測定とパルス測定の結果が略一致しており、電流コラプス現象の発生が抑制されている。これに対し、図１に示される構造の半導体装置では、ＤＣ測定に比べてパルス測定におけるドレイン電流が減少が顕著である。これは、図１に示される構造の半導体装置においては、キャップ層９２５に含まれる炭素濃度が高く、キャップ層９２５に含まれているＣが欠陥となり、電子がトラップされるため、電流コラプス現象が生じることによるものと推察される。
尚、本実施の形態おける半導体装置のキャップ層２５をＳＩＭＳにより分析したところ、キャップ層２５の炭素濃度は、６×１０１６ａｔｏｍｓ／ｃｍ３であった。これに対し、図１に示される構造の半導体装置のキャップ層９２５の炭素濃度は、７×１０１７ａｔｏｍｓ／ｃｍ３であり、本実施の形態における半導体装置のキャップ層２５よりも炭素濃度が高かった。これは、図１に示される構造の半導体装置のキャップ層９２５は、本実施の形態における半導体装置のキャップ層２５よりもＭＯＶＰＥにおける成長温度が低いからである。
本実施の形態における半導体装置は、図７に示されるように、ゲート電極３１の直下における窒化物半導体層の一部を除去することによりゲートリセス４０を形成し、形成されたゲートリセス４０にゲート電極３１を形成した構造のものであってもよい。
図７に示される構造の半導体装置は、ゲート電極３１が形成される領域のキャップ層２５及び脱離防止層２４を除去することによりゲートリセス４０を形成し、形成されたゲートリセス４０にゲート電極３１を形成することにより作製することができる。具体的には、キャップ層２５まで窒化物半導体層を形成した後、キャップ層２５の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、ゲートリセス４０が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、レジストパターンの形成されていない領域のキャップ層２５及び脱離防止層２４をＲＩＥ等のドライエッチングにより除去することにより、ゲートリセス４０を形成する。この後、不図示のレジストパターンを有機溶剤等により除去し、ゲートリセス４０が形成された領域に、上記の方法と同様の方法により、ゲート電極３１を形成することにより作製することができる。
〔第２の実施の形態〕
（半導体装置）
次に、第２の実施の形態における半導体装置について説明する。本実施の形態における半導体装置は、図８に示されるように、基板１０の上に、不図示の核形成層、バッファ層１１、電子走行層２１、スペーサ層２２、電子供給層２３、脱離防止層２４、キャップ層２５が順に積層されている。キャップ層２５の上には、絶縁膜１５０が形成されており、絶縁膜１５０の上に、ゲート電極３１が形成されており、脱離防止層２４の上には、ソース電極３２及びドレイン電極３３が形成されている。
基板１０には、シリコン基板が用いられており、核形成層はＡｌＮにより形成されている。バッファ層１１はＡｌＧａＮにより形成されており、高抵抗化のために、不純物元素としてＦｅが３×１０１７ａｔｏｍｓ／ｃｍ３の濃度でドープされていてもよい。電子走行層２１はＧａＮにより形成されており、スペーサ層２２はＡｌＮにより形成されており、電子供給層２３はＩｎＡｌＮにより形成されており、脱離防止層２４はＡｌＮにより形成されており、キャップ層２５はＧａＮにより形成されている。これにより、電子走行層２１において、電子走行層２１とスペーサ層２２との界面近傍には、２ＤＥＧ２１ａが生成される。
本実施の形態における半導体装置においては、窒化物半導体層である不図示の核形成層、バッファ層１１、電子走行層２１、スペーサ層２２、電子供給層２３、脱離防止層２４、キャップ層２５は、ＭＯＶＰＥによるエピタキシャル成長により形成される。また、絶縁膜１５０は、ゲート絶縁膜として機能するものであり、Ｓｉ、Ａｌ、Ｈｆ、Ｔｉ、Ｔａ、Ｗの酸化膜、窒化膜、酸窒化膜により形成されている。絶縁膜１５０は、ＡＬＤ（atomic layer deposition）、プラズマＣＶＤ（chemical vapor deposition）、スパッタリング等の成膜方法により、膜厚が２ｎｍ以上、２００ｎｍ以下となるように形成されている。本実施の形態における半導体装置においては、絶縁膜１５０は、膜厚が１０ｎｍのＡｌ２Ｏ３（酸化アルミニウム）膜により形成されている。
（半導体装置の製造方法）
次に、本実施の形態における半導体装置の製造方法について、図９〜図１１に基づき説明する。
最初に、図９（ａ）に示すように、基板１０の上に、ＭＯＶＰＥによるエピタキシャル成長により、不図示の核形成層、バッファ層１１、電子走行層２１、スペーサ層２２を順に形成する。
具体的には、基板１０にはシリコン基板を用いる。不図示の核形成層は、ＭＯＶＰＥのチャンバー内に、トリメチルアルミニウム（ＴＭＡ）及びＮＨ３を原料ガスとして供給し、成長温度１０００℃、成長圧力２０ｋＰａの条件でＡｌＮ膜を成膜することにより形成する。
バッファ層１１は、ＭＯＶＰＥのチャンバー内に、トリメチルガリウム（ＴＭＧ）、ＴＭＡ及びＮＨ３を原料ガスとして供給し、成長温度１０００℃、成長圧力２０ｋＰａの条件でＡｌＧａＮ膜を成膜することにより形成する。バッファ層１１は、組成比の異なる３層のＡｌＧａＮ膜を積層することにより形成されており、具体的には、核形成層の上に、Ａｌ０．８Ｇａ０．２Ｎ膜、Ａｌ０．５Ｇａ０．５Ｎ膜、Ａｌ０．２Ｇａ０．８Ｎ膜の順に形成されている。このように、組成比の異なるＡｌＧａＮ膜は、チャンバー内に供給されるＴＭＡとＴＭＧの供給比を変えて成膜することにより形成することができる。また、バッファ層１１には、Ｆｅが約３×１０１７ａｔｏｍｓ／ｃｍ３の濃度でドープされていてもよい。Ｆｅをドープするためには、シクロペンタンジエニル鉄（ＣＰ２Ｆｅ）を成膜の際に併せて供給してもよい。
電子走行層２１は、ＭＯＶＰＥのチャンバー内に、ＴＭＧ及びＮＨ３を原料ガスとして供給し、成長温度１０００℃、成長圧力２０ｋＰａの条件で膜厚が約１μｍのＧａＮ膜を成膜することにより形成する。
スペーサ層２２は、ＭＯＶＰＥのチャンバー内に、ＴＭＡ及びＮＨ３を原料ガスとして供給し、成長温度１０４０℃、成長圧力５ｋＰａの条件で膜厚が約１ｎｍのＡｌＮ膜を成膜することにより形成する。
次に、図９（ｂ）に示すように、基板温度を約７４０℃まで降下させた後、スペーサ層２２の上に、電子供給層２３、脱離防止層２４を順に形成する。
電子供給層２３は、ＭＯＶＰＥのチャンバー内に、トリメチルインジウム（ＴＭＩ）、ＴＭＡ及びＮＨ３を原料ガスとして供給し、成長温度７４０℃、成長圧力５ｋＰａの条件で膜厚が約１０ｎｍのＩｎ０．１７Ａｌ０．８３Ｎ膜を成膜することにより形成する。
脱離防止層２４は、電子供給層２３の成膜工程において、電子供給層２３の成膜の終了間際に、ＴＭＩの供給を停止し、膜厚が１ｎｍのＡｌＮ膜を成膜することにより形成する。よって、電子供給層２３と脱離防止層２４とは、連続成長により形成される。このように窒化物半導体層を形成することにより、電子走行層２１とスペーサ層２２との界面近傍における電子走行層２１には、２ＤＥＧ２１ａが生成される。
次に、図９（ｃ）に示すように、基板温度を再び約１０００℃まで上昇させた後、脱離防止層２４の上に、キャップ層２５を形成する。
キャップ層２５は、ＭＯＶＰＥのチャンバー内に、ＴＭＧ及びＮＨ３を原料ガスとして供給し、成長温度１０００℃、成長圧力２０ｋＰａの条件で膜厚が約１０ｎｍのＧａＮ膜を成膜することにより形成する。
次に、図１０（ａ）に示すように、不図示の素子分離領域を形成した後、ソース電極３２及びドレイン電極３３が形成される領域における窒化物半導体層を除去することにより開口部１２０ａ、１２０ｂを形成する。
具体的には、不図示の素子分離領域は、キャップ層２５の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、素子分離領域が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、レジストパターンの開口部における窒化物半導体層の一部をドライエッチングにより除去すること、または、イオン注入することにより、不図示の素子分離領域を形成する。この後、不図示のレジストパターンは、有機溶剤等により除去する。
この後、キャップ層２５の上に、再びフォトレジストを塗布し、露光装置による露光、現像を行うことにより、ソース電極３２及びドレイン電極３３が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、レジストパターンの形成されていない領域のキャップ層２５をＲＩＥ等のドライエッチングにより除去する。これにより窒化物半導体層において、ソース電極３２及びドレイン電極３３が形成される領域に開口部１２０ａ、１２０ｂを形成する。この後、不図示のレジストパターンは、有機溶剤等により除去する。この際行われるＲＩＥでは、エッチングガスとして、塩素成分を含むガスが用いられる。
次に、図１０（ｂ）に示すように、ソース電極３２及びドレイン電極３３を形成する。具体的には、キャップ層２５及び開口部１２０ａ、１２０ｂにおいて露出している脱離防止層２４の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより。ソース電極３２及びドレイン電極３３が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、真空蒸着により、Ｔａ（２０ｎｍ）／Ａｌ（２００ｎｍ）の金属多層膜を成膜した後、有機溶剤に浸漬させることにより、レジストパターンの上の金属多層膜をレジストパターンとともにリフトオフにより除去する。これにより、脱離防止層２４の上に残存している金属多層膜により、窒化物半導体層における開口部１２０ａにソース電極３２が形成され、開口部１２０ｂにドレイン電極３３が形成される。この後、窒素雰囲気中において、４００℃から１０００℃、例えば、５５０℃の温度で熱処理を行うことにより、オーミックコンタクトを確立させる。
次に、図１０（ｃ）に示すように、キャップ層２５の上に、ＡＬＤ等により膜厚が１０ｎｍのＡｌ２Ｏ３膜を成膜することにより絶縁膜１５０を形成する。
次に、図１１に示すように、ゲート絶縁膜となる絶縁膜１５０の上にゲート電極３１を形成する。具体的には、絶縁膜１５０、ソース電極３２及びドレイン電極３３の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、ゲート電極３１が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、真空蒸着により、Ｎｉ（３０ｎｍ）／Ａｕ（４００ｎｍ）の金属多層膜を成膜した後、有機溶剤に浸漬させることにより、レジストパターンの上の金属多層膜をレジストパターンとともにリフトオフにより除去する。これにより、絶縁膜１５０の上に、残存している金属多層膜により、ゲート電極３１が形成される。
以上の工程により、本実施の形態における半導体装置を製造することができる。
尚、上記以外の内容については、第１の実施の形態と同様である。また、本実施の形態は、第１の実施の形態における図７に示される構造の半導体装置にも適用可能である。即ち、図１２に示されるように、ゲート電極３１の直下における窒化物半導体層の一部を除去することにより形成されたゲートリセス４０に絶縁膜１５０を形成し、ゲートリセス４０における絶縁膜１５０の上にゲート電極３１を形成したものであってもよい。よって、脱離防止層２４は、平面視でゲート電極３１とは異なる位置に設けられていてもよい。
具体的には、キャップ層２５まで窒化物半導体層を形成した後、キャップ層２５の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、ゲートリセス４０が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、レジストパターンが形成されていない領域のキャップ層２５及び脱離防止層２４をＲＩＥ等のドライエッチングにより除去することにより、ゲートリセス４０を形成する。この後、不図示のレジストパターンを有機溶剤等により除去し、ゲートリセス４０が形成されている領域の電子供給層２３及びキャップ層２５等の上に絶縁膜１５０を形成し、ゲートリセス４０に形成された絶縁膜１５０の上にゲート電極３１を形成する。
〔第３の実施の形態〕
次に、第３の実施の形態について説明する。本実施の形態は、半導体デバイス、電源装置及び高周波増幅器である。
（半導体デバイス）
本実施の形態における半導体デバイスは、第１または第２の実施の形態における半導体装置をディスクリートパッケージしたものであり、このようにディスクリートパッケージされた半導体デバイスについて、図１３に基づき説明する。尚、図１３は、ディスクリートパッケージされた半導体装置の内部を模式的に示すものであり、電極の配置等については、第１または第２の実施の形態に示されているものとは、異なっている。
最初に、第１または第２の実施の形態において製造された半導体装置をダイシング等により切断することにより、ＧａＮ系の半導体材料のＨＥＭＴの半導体チップ４１０を形成する。この半導体チップ４１０をリードフレーム４２０上に、ハンダ等のダイアタッチ剤４３０により固定する。尚、この半導体チップ４１０は、第１または第２の実施の形態における半導体装置に相当するものである。
次に、ゲート電極４１１をゲートリード４２１にボンディングワイヤ４３１により接続し、ソース電極４１２をソースリード４２２にボンディングワイヤ４３２により接続し、ドレイン電極４１３をドレインリード４２３にボンディングワイヤ４３３により接続する。尚、ボンディングワイヤ４３１、４３２、４３３は、Ａｌ等の金属材料により形成されている。また、本実施の形態においては、ゲート電極４１１はゲート電極パッドの一種であり第１または第２の実施の形態における半導体装置のゲート電極３１と接続されている。また、ソース電極４１２はソース電極パッドの一種であり、第１または第２の実施の形態における半導体装置のソース電極３２と接続されている。また、ドレイン電極４１３はドレイン電極パッドの一種であり、第１または第２の実施の形態における半導体装置のドレイン電極３３と接続されている。
次に、トランスファーモールド法によりモールド樹脂４４０による樹脂封止を行なう。このようにして、ＧａＮ系の半導体材料を用いたＨＥＭＴのディスクリートパッケージされている半導体デバイスを作製することができる。
（ＰＦＣ回路、電源装置及び高周波増幅器）
次に、本実施の形態におけるＰＦＣ回路、電源装置及び高周波増幅器について説明する。本実施の形態におけるＰＦＣ回路、電源装置及び高周波増幅器は、第１または第２の実施の形態におけるいずれかの半導体装置を用いた電源装置及び高周波増幅器である。
（ＰＦＣ回路）
次に、本実施の形態におけるＰＦＣ（Power Factor Correction）回路について説明する。本実施の形態におけるＰＦＣ回路は、第１または第２の実施の形態における半導体装置を有するものである。
図１４に基づき、本実施の形態におけるＰＦＣ回路について説明する。本実施の形態におけるＰＦＣ回路４５０は、スイッチ素子（トランジスタ）４５１と、ダイオード４５２と、チョークコイル４５３と、コンデンサ４５４、４５５と、ダイオードブリッジ４５６と、不図示の交流電源とを有している。スイッチ素子４５１には、第１または第２の実施の形態における半導体装置であるＨＥＭＴが用いられている。
ＰＦＣ回路４５０では、スイッチ素子４５１のドレイン電極とダイオード４５２のアノード端子及びチョークコイル４５３の一方の端子とが接続されている。また、スイッチ素子４５１のソース電極とコンデンサ４５４の一方の端子及びコンデンサ４５５の一方の端子とが接続されおり、コンデンサ４５４の他方の端子とチョークコイル４５３の他方の端子とが接続されている。コンデンサ４５５の他方の端子とダイオード４５２のカソード端子とが接続されており、コンデンサ４５４の双方の端子間にはダイオードブリッジ４５６を介して不図示の交流電源が接続されている。このようなＰＦＣ回路４５０においては、コンデンサ４５５の双方端子間より、直流（ＤＣ）が出力される。
（電源装置）
次に、本実施の形態における電源装置について説明する。本実施の形態における電源装置は、第１または第２の実施の形態における半導体装置であるＨＥＭＴを有する電源装置である。
図１５に基づき本実施の形態における電源装置について説明する。本実施の形態における電源装置は、前述した本実施の形態におけるＰＦＣ回路４５０を含んだ構造のものである。
本実施の形態における電源装置は、高圧の一次側回路４６１及び低圧の二次側回路４６２と、一次側回路４６１と二次側回路４６２との間に配設されるトランス４６３とを有している。
一次側回路４６１は、前述した本実施の形態におけるＰＦＣ回路４５０と、ＰＦＣ回路４５０のコンデンサ４５５の双方の端子間に接続されたインバータ回路、例えばフルブリッジインバータ回路４６０とを有している。フルブリッジインバータ回路４６０は、複数（ここでは４つ）のスイッチ素子４６４ａ、４６４ｂ、４６４ｃ、４６４ｄを有している。また、二次側回路４６２は、複数（ここでは３つ）のスイッチ素子４６５ａ、４６５ｂ、４６５ｃを有している。尚、ダイオードブリッジ４５６には、交流電源４５７が接続されている。
本実施の形態においては、一次側回路４６１におけるＰＦＣ回路４５０のスイッチ素子４５１において、第１または第２の実施の形態における半導体装置であるＨＥＭＴが用いられている。更に、フルブリッジインバータ回路４６０におけるスイッチ素子４６４ａ、４６４ｂ、４６４ｃ、４６４ｄにおいて、第１または第２の実施の形態における半導体装置であるＨＥＭＴが用いられている。一方、二次側回路４６２のスイッチ素子４６５ａ、４６５ｂ、４６５ｃは、シリコンを用いた通常のＭＩＳ構造のＦＥＴ等が用いられている。
（高周波増幅器）
次に、本実施の形態における高周波増幅器について説明する。本実施の形態における高周波増幅器は、第１または第２の実施の形態における半導体装置であるＨＥＭＴが用いられている構造のものである。
図１６に基づき、本実施の形態における高周波増幅器について説明する。本実施の形態における高周波増幅器は、ディジタル・プレディストーション回路４７１、ミキサー４７２ａ、４７２ｂ、パワーアンプ４７３及び方向性結合器４７４を備えている。
ディジタル・プレディストーション回路４７１は、入力信号の非線形歪みを補償するものである。ミキサー４７２ａは、非線形歪みが補償された入力信号と交流信号をミキシングするものである。パワーアンプ４７３は、交流信号とミキシングされた入力信号を増幅するものであり、第１または第２の実施の形態における半導体装置であるＨＥＭＴを有している。方向性結合器４７４は、入力信号や出力信号のモニタリング等を行なう。尚、図１６では、例えばスイッチの切り替えにより、出力側の信号をミキサー４７２ｂで交流信号とミキシングしてディジタル・プレディストーション回路４７１に送出することができる。
以上、実施の形態について詳述したが、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された範囲内において、種々の変形及び変更が可能である。
１０ 基板
１１ バッファ層
２１ 電子走行層（第１の半導体層）
２１ａ ２ＤＥＧ
２２ スペーサ層（第５の半導体層）
２３ 電子供給層（第２の半導体層）
２４ 脱離防止層（第３の半導体層）
２５ キャップ層（第４の半導体層）
３１ ゲート電極
３２ ソース電極
３３ ドレイン電極
４０ ゲートリセス
１５０ 絶縁膜

Claims (19)

  1. 基板の上に、窒化物半導体により形成された第１の半導体層と、
    前記第１の半導体層の上に、ＩｎＡｌＮまたはＩｎＡｌＧａＮを含む材料により形成された第２の半導体層と、
    前記第２の半導体層の上に、ＡｌＮを含む材料により形成された第３の半導体層と、
    前記第３の半導体層の上に、ＧａＮを含む材料により形成された第４の半導体層と、
    前記第４の半導体層の上に形成されたゲート電極と、
    前記第２の半導体層、前記第３の半導体層、前記第４の半導体層のうちのいずれかの上に形成されたソース電極及びドレイン電極と、
    を有することを特徴とする半導体装置。
  2. 前記第４の半導体層と前記ゲート電極との間には、絶縁膜が形成されていることを特徴とする請求項１に記載の半導体装置。
  3. 基板の上に、窒化物半導体により形成された第１の半導体層と、
    前記第１の半導体層の上に、ＩｎＡｌＮまたはＩｎＡｌＧａＮを含む材料により形成された第２の半導体層と、
    前記第２の半導体層の上に、ＡｌＮを含む材料により形成された第３の半導体層と、
    前記第３の半導体層の上に、ＧａＮを含む材料により形成された第４の半導体層と、
    前記第４の半導体層、または、前記第３の半導体層及び前記第４の半導体層を除去することにより形成されたゲートリセスと、
    前記ゲートリセスに形成されたゲート電極と、
    前記第２の半導体層、前記第３の半導体層、前記第４の半導体層のうちのいずれかの上に形成されたソース電極及びドレイン電極と、
    を有することを特徴とする半導体装置。
  4. 前記第３の半導体層または前記第２の半導体層と前記ゲート電極との間には、絶縁膜が形成されていることを特徴とする請求項３に記載の半導体装置。
  5. 前記第３の半導体層は、前記ソース電極と前記ドレイン電極との間の領域に設けられていることを特徴とする請求項１から４のいずれかに記載の半導体装置。
  6. 前記第３の半導体層は、平面視で前記ゲート電極とは異なる位置に設けられていることを特徴とする、請求項５に記載の半導体装置。
  7. 前記絶縁膜は、Ｓｉ、Ａｌ、Ｈｆ、Ｔｉ、Ｔａ、Ｗの酸化膜、窒化膜、酸窒化膜のいずれかを含むものにより形成されていることを特徴とする請求項２または４に記載の半導体装置。
  8. 前記第１の半導体層と前記第２の半導体層との間には、ＡｌＮを含む材料により形成された第５の半導体層が設けられていることを特徴とする請求項１から７のいずれかに記載の半導体装置。
  9. 前記第１の半導体層は、ＧａＮを含む材料により形成されていることを特徴とする請求項１から８のいずれかに記載の半導体装置。
  10. 前記第３の半導体層の膜厚は、０．２ｎｍ以上、２ｎｍ以下であることを特徴とする請求項１から９のいずれかに記載の半導体装置。
  11. 前記第４の半導体層に含まれる炭素の濃度は、１×１０１７ａｔｏｍｓ／ｃｍ３以下であることを特徴とする請求項１から１０のいずれかに記載の半導体装置。
  12. 前記基板は、シリコン、ＧａＮ、サファイア、ＳｉＣのうちのいずれかを含むものにより形成されていることを特徴とする請求項１から１１のいずれかに記載の半導体装置。
  13. 基板の上に、窒化物半導体により第１の半導体層を形成する工程と、
    前記第１の半導体層の上に、ＩｎＡｌＮまたはＩｎＡｌＧａＮを含む材料により第２の半導体層を形成する工程と、
    前記第２の半導体層の上に、ＡｌＮを含む材料により第３の半導体層を形成する工程と、
    前記第３の半導体層の上に、ＧａＮを含む材料により第４の半導体層を形成する工程と、
    前記第２の半導体層、前記第３の半導体層、前記第４の半導体層のうちのいずれかの上に、ソース電極及びドレイン電極を形成する工程と、
    前記第４の半導体層の上に、ゲート電極を形成する工程と、
    を有することを特徴とする半導体装置の製造方法。
  14. 前記第４の半導体層を形成した後、前記ゲート電極を形成する前に、
    前記第４の半導体層の上に、絶縁膜を形成する工程を有し、
    前記ゲート電極は、前記絶縁膜の上に形成されることを特徴とする請求項１３に記載の半導体装置の製造方法。
  15. 基板の上に、窒化物半導体により第１の半導体層を形成する工程と、
    前記第１の半導体層の上に、ＩｎＡｌＮまたはＩｎＡｌＧａＮを含む材料により第２の半導体層を形成する工程と、
    前記第２の半導体層の上に、ＡｌＮを含む材料により第３の半導体層を形成する工程と、
    前記第３の半導体層の上に、ＧａＮを含む材料により第４の半導体層を形成する工程と、
    前記第２の半導体層、前記第３の半導体層、前記第４の半導体層のうちのいずれかの上に、ソース電極及びドレイン電極を形成する工程と、
    前記第４の半導体層、または、前記第３の半導体層及び前記第４の半導体層を除去することによりゲートリセスを形成する工程と、
    前記ゲートリセスに、ゲート電極を形成する工程と、
    を有することを特徴とする半導体装置の製造方法。
  16. 前記ゲートリセスを形成した後、前記ゲート電極を形成する前に、
    前記ゲートリセスの表面に、絶縁膜を形成する工程を有し、
    前記ゲート電極は、前記絶縁膜の上に形成されることを特徴とする請求項１５に記載の半導体装置の製造方法。
  17. 前記第１の半導体層、前記第２の半導体層、前記第３の半導体層、前記第４の半導体層はエピタキシャル成長により形成されるものであって、
    前記第４の半導体層を形成する際の温度は、前記第２の半導体層及び前記第３の半導体層を形成する際の温度よりも高いことを特徴とする請求項１３から１６のいずれかに記載の半導体装置の製造方法。
  18. 請求項１から１２のいずれかに記載の半導体装置を有することを特徴とする電源装置。
  19. 請求項１から１２のいずれかに記載の半導体装置を有することを特徴とする増幅器。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6665157B2 (ja) * 2015-03-17 2020-03-13 パナソニック株式会社 窒化物半導体装置
JP6729416B2 (ja) * 2017-01-19 2020-07-22 住友電気工業株式会社 窒化物半導体デバイス及び窒化物半導体デバイスの製造方法
US11043612B2 (en) 2017-11-15 2021-06-22 Cornell University Light emitting diodes using ultra-thin quantum heterostructures
EP3753044B1 (en) * 2018-02-12 2023-05-03 Qromis, Inc. Method and system for forming doped regions by diffusion in gallium nitride materials
DE102018108604A1 (de) * 2018-04-11 2019-10-17 Aixtron Se Nukleationsschicht-Abscheideverfahren
JP2021086852A (ja) * 2019-11-25 2021-06-03 住友電気工業株式会社 半導体装置の製造方法及び半導体装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100327322A1 (en) * 2009-06-25 2010-12-30 Kub Francis J Transistor with Enhanced Channel Charge Inducing Material Layer and Threshold Voltage Control
WO2012014883A1 (ja) * 2010-07-29 2012-02-02 日本碍子株式会社 半導体素子用エピタキシャル基板、半導体素子、ｐｎ接合ダイオード素子、および半導体素子用エピタキシャル基板の製造方法
JP2012256719A (ja) * 2011-06-09 2012-12-27 Nippon Telegr & Teleph Corp <Ntt> 電界効果型トランジスタおよびその製造方法
JP2014229879A (ja) * 2013-05-27 2014-12-08 富士通株式会社 半導体装置及び半導体装置の製造方法
JP2014239159A (ja) * 2013-06-07 2014-12-18 住友電気工業株式会社 半導体装置およびその製造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6849882B2 (en) * 2001-05-11 2005-02-01 Cree Inc. Group-III nitride based high electron mobility transistor (HEMT) with barrier/spacer layer
US7709859B2 (en) * 2004-11-23 2010-05-04 Cree, Inc. Cap layers including aluminum nitride for nitride-based transistors
JP5581601B2 (ja) * 2009-03-16 2014-09-03 富士通株式会社 化合物半導体装置及びその製造方法
US20130099284A1 (en) * 2011-10-20 2013-04-25 Triquint Semiconductor, Inc. Group iii-nitride metal-insulator-semiconductor heterostructure field-effect transistors
JP2013207107A (ja) * 2012-03-28 2013-10-07 Fujitsu Ltd 化合物半導体装置及びその製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100327322A1 (en) * 2009-06-25 2010-12-30 Kub Francis J Transistor with Enhanced Channel Charge Inducing Material Layer and Threshold Voltage Control
WO2012014883A1 (ja) * 2010-07-29 2012-02-02 日本碍子株式会社 半導体素子用エピタキシャル基板、半導体素子、ｐｎ接合ダイオード素子、および半導体素子用エピタキシャル基板の製造方法
JP2012256719A (ja) * 2011-06-09 2012-12-27 Nippon Telegr & Teleph Corp <Ntt> 電界効果型トランジスタおよびその製造方法
JP2014229879A (ja) * 2013-05-27 2014-12-08 富士通株式会社 半導体装置及び半導体装置の製造方法
JP2014239159A (ja) * 2013-06-07 2014-12-18 住友電気工業株式会社 半導体装置およびその製造方法

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