JPWO2015029280A1 - 半導体集積回路装置 - Google Patents
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Abstract
半導体集積回路装置を構成するスタンダードセル(1)は、第1方向に延びており、かつ、第1方向と垂直をなす第2方向において並べて配置された複数のフィン(11,12,13,14)を備えている。アクティブフィン(11,12)はアクティブトランジスタを構成する。ダミーフィン(13,14)はアクティブフィン(11,12)とスタンダードセル(1)の端との間に配置されている。
Description
本開示は、フィン構造のトランジスタを用いたスタンダードセルを備えた半導体集積回路装置に関する。
半導体基板上に半導体集積回路を形成する方法として、スタンダードセル方式が知られている。スタンダードセル方式とは、特定の論理機能を有する基本的単位(例えば、インバータ,ラッチ,フリップフロップ,全加算器など)をスタンダードセルとして予め用意しておき、半導体基板上に複数のスタンダードセルを配置して、それらのスタンダードセルを配線で接続することによって、LSIチップを設計する方式のことである。
また近年、半導体デバイスの分野において、フィン構造のトランジスタ(以下、フィン型トランジスタと称する)の利用が提案されている。図14はフィン型トランジスタの概略を示す模式図である。二次元構造のMOSトランジスタと異なり、ソースおよびドレインはフィンと呼ばれる***した立体構造を持つ。そしてこのフィンを包むように、ゲートが配置されている。このフィン構造により、チャネル領域がフィンの3つの面で形成されるので、チャネルの制御性が従来よりも大幅に改善する。このため、リーク電力削減、オン電流の向上、さらには動作電圧の低減などの効果が得られ、半導体集積回路の性能が向上する。
特許文献1は、フィン型トランジスタを用いたスタンダードセルの例を示している。横方向に延びるフィンが並列に配置されており、縦方向にゲート配線が配置されている。
フィン型トランジスタの特性は、二次元構造のMOSトランジスタと比べて、隣接するトランジスタとの距離による影響をより強く受ける。例えば、電流特性は、他のフィンとの距離に応じたOSE(OD-Spacing-Effect)や物理的な応力の変化によって、変動する。また、フィンは基板面から***しているため、容量特性も、他のフィンとの距離に応じて変動する。すなわち、フィン型トランジスタは、隣接するトランジスタとの距離によって、電流特性や容量特性が変化する。
そして、スタンダードセル方式の場合、あるスタンダードセルに対して、隣接するスタンダードセルの構成は様々である。したがって、例えばセル端近傍に配置されたフィン型トランジスタは、隣接するスタンダードセルの構成によって、隣接するフィンとの間の距離が様々に変化する。また、例えば回路ブロックの最外位置に配置されたスタンダードセルでは、隣接するフィンとの間の距離が無限大になる場合もあり得る。このように、フィン型トランジスタの特性がセル配置によって大きく変化してしまうと、この変化を予め考慮して、電流や容量に一定のマージンを与えておく必要がある。このことは、半導体集積回路の性能低下やコストアップにつながるおそれがあり、好ましくない。
本開示は、フィン型トランジスタを用いたスタンダードセルを備えた半導体集積回路装置において、フィン型トランジスタの特性に対するセル配置の影響を抑制して、性能を向上させることを目的とする。
本開示の第1態様では、半導体集積回路装置は、フィン型トランジスタを備えた第1スタンダードセルを備え、第1スタンダードセルは、第1方向に延びており、かつ、第1方向と垂直をなす第2方向において並べて配置された複数のフィンを備え、複数のフィンは、アクティブトランジスタを構成するアクティブフィンと、第2方向において、アクティブフィンと第1スタンダードセルの端との間に、配置されたダミーフィンとを含む。
この態様によると、アクティブフィンと、アクティブフィンのセル端側に位置するフィン、すなわちダミーフィンとの間の距離が、第1スタンダードセルに隣接配置されるスタンダードセルの構成にかかわらず、一意に定まる。したがって、アクティブフィンが構成するアクティブトランジスタの電流特性がセル配置に依存せず一定となるため、設計マージンを削減することができ、半導体集積回路装置の性能を改善することができる。
本開示の第2態様では、半導体集積回路装置は、フィン型トランジスタを備えた第1および第2スタンダードセルを備え、第1および第2スタンダードセルはそれぞれ、第1方向に延びており、かつ、第1方向と垂直をなす第2方向において並べて配置された複数のフィンを備え、第1および第2スタンダードセルは第2方向において隣接して配置されており、第1スタンダードセルと第2スタンダードセルとの間のセル境界において、ダミーフィンが配置されている。
この態様によると、第1および第2スタンダードセルにおいて、セル境界近傍のアクティブフィンと、セル境界に配置されたダミーフィンとの間の距離が、隣接するスタンダードセルの構成にかかわらず、一意に定まる。したがって、セル境界近傍に配置されたアクティブトランジスタの電流特性がセル配置に依存せず一定となるため、設計マージンを削減することができ、半導体集積回路装置の性能を改善することができる。さらに、ダミーフィンを第1および第2スタンダードセルで共有しているため、上述した効果を得ながら、セル面積を削減することができる。これにより、半導体集積回路装置の面積を削減することができ、コストを抑制することができる。
本開示の第3態様では、半導体集積回路装置は、第1方向に並べて配置されたスタンダードセルからなる第1セル列と、第1方向に並べて配置されたスタンダードセルからなり、第1方向と垂直をなす第2方向において第1セル列に隣接して配置された第2セル列とを備え、第1セル列は、フィン型アクティブトランジスタを備え、第1方向に延びるフィンを備えた第1スタンダードセルと、第1方向に延びるフィンを備えた第2スタンダードセルとを備え、第2スタンダードセルは、第1スタンダードセルにおいて第1セル列と第2セル列との間のセル列境界に最も近い位置に配置されたフィンと、第2方向における同一位置に、ダミーフィンが配置されている。
この態様によると、第1セル列では、第1スタンダードセルにおけるセル列境界に最も近いフィンと、第2スタンダードセルにおけるダミーフィンとが、第2方向における同一位置に配置されている。したがって、第2セル列のセル列境界近傍のアクティブフィンと、セル列境界を挟んだ第1セル列のフィンとの間の距離が、第1セル列のスタンダードセルの構成にかかわらず、一意に定まる。したがって、セル列境界近傍のアクティブトランジスタの電流特性がセル配置に依存せず一定となるため、設計マージンを削減することができ、半導体集積回路装置の性能を改善することができる。
本開示によると、フィン型トランジスタを用いたスタンダードセルを備えた半導体集積回路装置において、フィン型トランジスタの特性に対するセル配置の影響を抑制することができる。したがって、半導体集積回路装置の性能を向上させることができる。
以下、実施の形態について、図面を参照して説明する。以下の実施の形態では、半導体集積回路装置は複数のスタンダードセルを備えており、この複数のスタンダードセルのうち少なくとも一部は、フィン型トランジスタを用いているものとする。
また、本明細書では、スタンダードセルの論理機能に寄与するトランジスタのことを「アクティブトランジスタ」といい、スタンダードセルの論理機能に寄与しないトランジスタのことを「非アクティブトランジスタ」という。そして、「アクティブトランジスタ」を構成するフィンのことを「アクティブフィン」といい、「アクティブフィン」以外のフィンのことを「ダミーフィン」という。すなわち、「ダミーフィン」は、「非アクティブトランジスタ」を構成するフィン、または、トランジスタを構成しないフィンのことをいう。
(第1の実施形態)
図1は第1の実施形態に係る半導体集積回路装置が備えたスタンダードセルのレイアウト構成例を示す平面図である。また、図2は図1の構成の線K1−K1における断面図であり、図3は図1の構成の線K2−K2における断面図である。なお、本実施形態では説明を簡単にするために、インバータセルを例として示しているが、これに限られるものではない。
図1は第1の実施形態に係る半導体集積回路装置が備えたスタンダードセルのレイアウト構成例を示す平面図である。また、図2は図1の構成の線K1−K1における断面図であり、図3は図1の構成の線K2−K2における断面図である。なお、本実施形態では説明を簡単にするために、インバータセルを例として示しているが、これに限られるものではない。
図1〜図3に示すスタンダードセル1は、フィン型トランジスタを備えている。そして、スタンダードセル1は、図面横方向(第1方向に相当)に延びており、図面縦方向(第1方向と垂直をなす第2方向に相当)において並べて配置された複数のフィン11,12,13,14を備えている。図1および他の平面図では、フィンとその上に形成されたゲートとによって、フィン型トランジスタが構成されている。ローカル配線は、平面視でフィンまたはゲートと重なる部分において、フィンまたはゲートの上層に接して形成されており、電気的に接続されている。メタル配線はローカル配線の上層に位置しており、コンタクトを介してローカル配線と接続されている。なお、図1では図の見やすさのために、フィンにハッチを付している。ただし、ゲートの下に位置する部分についてはハッチを省いている。また、ローカル配線およびメタル配線にも種類が異なるハッチを付しており、メタル配線とローカル配線とがコンタクトで接続された部分を黒く塗りつぶして示している。他の平面図においても同様である。
フィン11,12はアクティブフィンであり、スタンダードセル1の論理機能に寄与するアクティブトランジスタT1,T2をそれぞれ構成している。すなわち、フィン11,12にはゲート配線15が設けられており、入力Aが与えられるローカル配線5aがゲート配線15に接続されている。出力Yを出力するメタル配線7aには、フィン11の一端が、ローカル配線5bおよびコンタクト6aを介して接続されており、また、フィン12の一端が、ローカル配線5cおよびコンタクト6bを介して接続されている。フィン11の他端は、ローカル配線5dおよびコンタクト6cを介してメタル配線7bに接続されており、メタル配線7bは電源配線8aに接続されている。フィン12の他端は、ローカル配線5eおよびコンタクト6dを介してメタル配線7cに接続されており、メタル配線7cは電源配線8bに接続されている。なお、ローカル配線とは、フィン層に直接接触する配線層に設けられた配線のことをいう。
一方、フィン13,14は、ダミーフィンであり、ここでは、スタンダードセル1の論理機能に寄与しない非アクティブトランジスタを構成している。アクティブフィン11とダミーフィン13とは同一導電型領域(例えばp型領域)に配置されており、アクティブフィン12とダミーフィン14とは同一導電型領域(例えばn型領域)に配置されている。フィン13にはゲート配線16が設けられており、フィン14にはゲート配線17が設けられている。ゲート配線16,17は、アクティブフィン11,12に設けられたゲート配線15と、図面縦方向に延びる同一直線上に配置されているが、分離領域Cut1により、ゲート配線15とは分離されている。なお、製造時には、ゲート配線を図面縦方向に直線状にアクティブフィン11,12およびダミーフィン13,14にわたって形成してから、ゲート配線を分離領域Cut1において切断すればよい。あるいは、ゲート配線15,16,17をそれぞれ別個に設けてもかまわない。
そして、ダミーフィン13は、アクティブフィン11とスタンダードセル1の図面上側の端との間に配置されている。ダミーフィン13とスタンダードセル1の図面上側の端との間に他のフィンは配置されていない。ダミーフィン13はスタンダードセル1におけるフィンの中で、図面上側の端に最も近い位置に配置されている。同様に、ダミーフィン14は、アクティブフィン12とスタンダードセル1の図面下側の端との間に配置されている。ダミーフィン14とスタンダードセル1の図面下側の端との間に他のフィンは配置されていない。ダミーフィン14はスタンダードセル1におけるフィンの中で、図面下側の端に最も近い位置に配置されている。
図1のレイアウト構成によると、アクティブフィン11と、その上方向に位置するフィン(ここではダミーフィン13)との間の距離が、スタンダードセル1の上側に隣接配置されるスタンダードセルの構成にかかわらず、一意に定まる。同様に、アクティブフィン12と、その下方向に位置するフィン(ここではダミーフィン14)との間の距離が、スタンダードセル1の下側に隣接配置されるスタンダードセルの構成にかかわらず、一意に定まる。したがって、アクティブフィン11,12が構成するアクティブトランジスタT1,T2の電流特性や容量特性がセル配置に依存せず一定となるため、設計マージンを削減することができ、半導体集積回路装置の性能を改善することができる。
図4および図5は本実施形態におけるスタンダードセルの他のレイアウト構成例を示す平面図である。図4のスタンダードセル1Aでは、ダミーフィン13,14に設けられたゲート配線が、アクティブフィン11,12に設けられたゲート配線と一体化している。すなわち、図面縦方向に延びるゲート配線15Aが、アクティブフィン11,12およびダミーフィン13,14に共通に設けられている。図4のレイアウト構成では、図1のレイアウト構成と同様に、アクティブフィン11,12が構成するトランジスタT1,T2の電流特性や容量特性がセル配置に依存せず一定となる。加えて、図1に示すような分離領域Cut1を設けるプロセスが不要なので、製造が容易になる。一方、図1のレイアウト構成では、ダミーフィン13,14で形成されるゲート容量が入力端子から分離されるため、入力容量を軽減できるので、半導体集積回路の性能を改善することができる。
また図5のスタンダードセル1Bでは、ダミーフィン13,14は、ゲート配線が設けられておらず、トランジスタを構成していない。図5のレイアウト構成では、図1のレイアウト構成と同様に、アクティブフィン11,12が構成するトランジスタT1,T2の電流特性や容量特性がセル配置に依存せず一定となる。加えて、図1に示すような分離領域Cut1を設けるプロセスが不要なので、製造が容易になる。また、図1のレイアウト構成と同様に、入力容量を軽減できるので、半導体集積回路の性能を改善することができる。
なお、図1、図4および図5のレイアウト構成では、n型領域とp型領域の両方において、アクティブフィンとセル端との間にダミーフィンを設けているが、これに限られるものではなく、例えば、いずれか一方の領域においてセル端近傍にダミーフィンを設けるようにしてもかまわない。また、1個のスタンダードセル内で、図面縦方向に並ぶフィン列が複数列設けられている場合において、全ての列にダミーフィンを設ける必要は必ずしもない。例えば、いずれか1つのフィン列においてアクティブフィンとセル端との間にダミーフィンを設けても、当該フィン列におけるアクティブトランジスタの電流特性や容量特性を安定させることが可能となる。
(第2の実施形態)
図6は第2の実施形態に係る半導体集積回路装置のレイアウト構成例を示す平面図である。なお、本実施形態では説明を簡単にするために、インバータセルを例として示しているが、これに限られるものではない。また、隣接するスタンダードセル2A,2Bは互いに異なる種類のセルであってもかまわない。
図6は第2の実施形態に係る半導体集積回路装置のレイアウト構成例を示す平面図である。なお、本実施形態では説明を簡単にするために、インバータセルを例として示しているが、これに限られるものではない。また、隣接するスタンダードセル2A,2Bは互いに異なる種類のセルであってもかまわない。
図6に示すスタンダードセル2A,2Bは、フィン型トランジスタを備えている。そして、スタンダードセル2Aは、図面横方向(第1方向に相当)に延びており、図面縦方向(第1方向と垂直をなす第2方向に相当)において並べられた複数のフィン21,22を備えている。フィン21,22はアクティブフィンであり、スタンダードセル2Aの論理機能に寄与するアクティブトランジスタを構成している。フィン21,22にはゲート配線26が設けられている。同様に、スタンダードセル2Bは、図面横方向に延びており、図面縦方向において並べられた複数のフィン23,24を備えている。フィン23,24はアクティブフィンであり、スタンダードセル2Bの論理機能に寄与するアクティブトランジスタを構成している。フィン23,24にはゲート配線27が設けられている。
図6では、スタンダードセル2A,2Bが図面縦方向において隣接して配置されている。そして、スタンダードセル2Aとスタンダードセル2Bとの間のセル境界CBにおいて、ダミーフィン25が配置されている。ここでは、ダミーフィン25は、ゲート配線28が設けられており、スタンダードセル2A,2Bの論理機能に寄与しない非アクティブトランジスタを構成している。なお、製造時には、ゲート配線を図面縦方向に直線状にアクティブフィン21,22,23,24にわたって形成してから、ゲート配線を分離領域Cut2において切断すればよい。あるいは、ゲート配線26,27,28をそれぞれ別個に設けてもかまわない。
図6のレイアウト構成によると、スタンダードセル2Aにおいて、アクティブフィン21と、その上方向に位置するフィン(ここではセル境界CBのダミーフィン25)との間の距離が、隣接するスタンダードセル2Bの構成にかかわらず、一意に定まる。同様に、スタンダードセル2Bにおいて、アクティブフィン23と、その下方向に位置するフィン(ここではセル境界CBのダミーフィン25)との間の距離が、隣接するスタンダードセル2Aの構成にかかわらず、一意に定まる。したがって、セル境界CB近傍に配置されたアクティブトランジスタ21,23の電流特性や容量特性がセル配置に依存せず一定となるため、設計マージンを削減することができ、半導体集積回路装置の性能を改善することができる。
さらに、ダミーフィン25をスタンダードセル2A,2Bで共有しているため、上述した効果を得ながら、セル面積を削減することができる。これにより、半導体集積回路装置の面積を削減することができ、コストを抑制することができる。
図7は本実施形態に係る半導体集積回路装置の他のレイアウト構成例を示す平面図である。図7では、セル境界CBに配置されたダミーフィン25は、ゲート配線が設けられておらず、トランジスタを構成していない。図7のレイアウト構成では、図6のレイアウト構成と同様に、アクティブトランジスタ21,23の電流特性や容量特性がセル配置に依存せず一定となる。加えて、図6に示すような分離領域Cut2を設けるプロセスが不要なので、製造が容易になる。
また、セル境界に設けられたダミーフィンを、その上方のメタル配線と接続して、電位供給のために用いるようにしてもよい。
図8は本実施形態におけるスタンダードセルの他のレイアウト構成例を示す平面図である。また、図9は図8の構成の線K3−K3における断面図である。
図8および図9に示すスタンダードセル2Cは、ダミーフィン25の上方に、図面横方向に延びるメタル配線8cが設けられており、ダミーフィン25は、ローカル配線5fおよびコンタクト6fを介してメタル配線8cに接続されている。この構成により、メタル配線8cに与えられた電源電位が、ダミーフィン25に供給される。そして、図8のレイアウト構成では、スタンダードセル2Cにおいて、ダミーフィン25が拡散層配線29を介してアクティブフィン21と接続されている。これにより、アクティブフィン21が構成するアクティブトランジスタのソースに電源電位が供給される。
(第3の実施形態)
図10は第3の実施形態に係る半導体集積回路装置のレイアウト構成例を示す平面図である。図10では、図面横方向(第1方向に相当)に並べて配置されたスタンダードセル3A,3B,3C,3Dを含む第1セル列CR1と、図面横方向に並べて配置されたスタンダードセル3E,3F,3G,3Hを含み、図面縦方向(第1方向と垂直をなす第2方向に相当)において第1セル列CR1に隣接して配置された第2セル列CR2とを示している。なお、図10では説明の簡単のために、セル枠と、第1および第2セル列CR1,CR2の間のセル列境界CRBに沿って並んだフィン以外は、図示を省略している。第1セル列CR1では、セル列境界CRBに沿って、図面横方向に延びるフィン31,32,33a,33b,34が同一直線上に並んでいる。第2セル列CR2では、セル列境界CRBに沿って、図面横方向に延びるフィン35a,35b,36,37,38a,38bが同一直線上に並んでいる。
図10は第3の実施形態に係る半導体集積回路装置のレイアウト構成例を示す平面図である。図10では、図面横方向(第1方向に相当)に並べて配置されたスタンダードセル3A,3B,3C,3Dを含む第1セル列CR1と、図面横方向に並べて配置されたスタンダードセル3E,3F,3G,3Hを含み、図面縦方向(第1方向と垂直をなす第2方向に相当)において第1セル列CR1に隣接して配置された第2セル列CR2とを示している。なお、図10では説明の簡単のために、セル枠と、第1および第2セル列CR1,CR2の間のセル列境界CRBに沿って並んだフィン以外は、図示を省略している。第1セル列CR1では、セル列境界CRBに沿って、図面横方向に延びるフィン31,32,33a,33b,34が同一直線上に並んでいる。第2セル列CR2では、セル列境界CRBに沿って、図面横方向に延びるフィン35a,35b,36,37,38a,38bが同一直線上に並んでいる。
ここで、第1セル列CR1に注目する。スタンダードセル3Aはフィン型アクティブトランジスタを備えており、フィン31はスタンダードセル3Aの中でセル列境界CRBに最も近い位置に配置されたアクティブフィンである。このスタンダードセル3Aに対して、連続して配置されたスタンダードセル3B,3C,3Dは、アクティブフィン31と図面縦方向における同一位置にフィン32,33a,33b,34が配置されている。例えば、スタンダードセル3Bは、フィン型アクティブトランジスタを備えておらず、フィン32はダミーフィンである。スタンダード3Cは、フィン33aはアクティブフィンであるが、フィン33bはダミーフィンである。
このように、第1セル列CR1では、セル列境界CRBに沿って、ダミーフィンも含めてフィンが各セルにおいて配置されている。同様に、第2セル列CR2でも、セル列境界CRBに沿って、ダミーフィンも含めてフィンが各セルにおいて配置されている。このようなレイアウト構成によって、セル列境界CRBの近傍のアクティブフィンと、セル列境界CRBを挟んだ向こう側のフィンとの間の距離が、セル列の構成にかかわらず、一意に定まる。したがって、セル列境界CRB近傍のアクティブトランジスタの電流特性や容量特性がセル配置に依存せず一定となるため、設計マージンを削減することができ、半導体集積回路装置の性能を改善することができる。
なお、アクティブフィン31およびこれと同一直線上に並ぶフィン32,33a,33b,34は、第1セル列CR1におけるフィンの中で、セル列境界CRBに最も近い位置に配置されているのが好ましい。
図11および図12は、図10のスタンダードセル3Bとして用いられるスタンダードセルの例を示す。これらのスタンダードセルは、アクティブトランジスタを備えておらず、かつ、セル端近傍にダミーフィンが配置されたものである。
図11(a)はTAPセル、すなわち基板電位を固定する機能を持つTAP構造を備えたセルのレイアウト構成例である。図11(a)のTAPセルは、拡散領域41と、この拡散領域41に電源供給するための電源配線42とを備えている。そして、TAP構造とは別個に、ダミーフィン32が配置されている。
図11(b)はアンテナセル、すなわちチップ内配線と基板とを接続する機能を備えたセルのレイアウト構成例である。図11(b)のアンテナセルは、拡散領域43と、この拡散領域43とチップ内配線とをつなぐためのアンテナ端子44とを備えている。そして、アンテナ構造とは別個に、ダミーフィン32が配置されている。
図11(c)はフィラーセル、すなわちセル列内の空き領域に配置されるセルのレイアウト構成例である。図11(c)のフィラーセルは、ダミーフィン32を含む6個のダミーフィンが、ゲート配線45a,45bとともに、非アクティブトランジスタを構成している。
図12(a),(b)は容量セルのレイアウト構成例である。図12(a)の容量セルは、ダミーフィン32を含む6個のダミーフィンが、ゲート配線46a,46b,46c,46dとともに、非アクティブトランジスタを構成している。図12(b)の容量セルは、幅の広いゲート配線47a,47bが設けられており、ダミーフィン32を含む6個のダミーフィンが、ゲート配線47a,47bとともに、非アクティブトランジスタを構成している。
図13は、図10のスタンダードセル3Cとして用いられるスタンダードセルの例を示す。このスタンダードセルは、アクティブトランジスタを備えており、かつ、セル端近傍にアクティブフィンと並んでダミーフィンが配置されている。図13のスタンダードセルは、反転論理回路を2段直列につないだ多段回路であり、入力端子Aが接続されている反転論理回路にダミーフィン33b、48bが配置されている。
なお、図11〜図13に示したセル構造はあくまでも一例であり、セル列境界に沿ってフィンが同一直線上に並ぶように、ダミーフィンが配置されたセル構造であれば、本実施形態を実現するために用いることができる。
なお、発明の趣旨を逸脱しない範囲で、複数の実施形態における各構成要素を任意に組み合わせてもよい。
本開示では、フィン型トランジスタを用いたスタンダードセルを備えた半導体集積回路装置において、フィン型トランジスタの特性に対するセル配置の影響を抑制することができる。したがって、半導体集積回路装置の性能向上に有用である。
1,1A,1B スタンダードセル
2A,2B スタンダードセル
3A,3B,3C,3D,3E,3F,3G,3H スタンダードセル
5f ローカル配線
6f コンタクト
8c メタル配線
11,12 アクティブフィン
13,14 ダミーフィン
15,15A ゲート配線
16,17 ダミーフィンに設けられたゲート配線
21,22,23,24 アクティブフィン
25 ダミーフィン
26,27 ゲート配線
28 ダミーフィンに設けられたゲート配線
29 拡散層配線
31,33a アクティブフィン
32,33b ダミーフィン
CB セル境界
CR1 第1セル列
CR2 第2セル列
CRB セル列境界
2A,2B スタンダードセル
3A,3B,3C,3D,3E,3F,3G,3H スタンダードセル
5f ローカル配線
6f コンタクト
8c メタル配線
11,12 アクティブフィン
13,14 ダミーフィン
15,15A ゲート配線
16,17 ダミーフィンに設けられたゲート配線
21,22,23,24 アクティブフィン
25 ダミーフィン
26,27 ゲート配線
28 ダミーフィンに設けられたゲート配線
29 拡散層配線
31,33a アクティブフィン
32,33b ダミーフィン
CB セル境界
CR1 第1セル列
CR2 第2セル列
CRB セル列境界
Claims (16)
- フィン型トランジスタを備えた第1スタンダードセルを備え、
前記第1スタンダードセルは、第1方向に延びており、かつ、前記第1方向と垂直をなす第2方向において並べて配置された複数のフィンを備え、
前記複数のフィンは、
アクティブトランジスタを構成するアクティブフィンと、
前記第2方向において、前記アクティブフィンと前記第1スタンダードセルの端との間に、配置されたダミーフィンとを含む
ことを特徴とする半導体集積回路装置。 - 請求項1記載の半導体集積回路装置において、
前記ダミーフィンは、前記第1スタンダードセルにおけるフィンの中で、前記端に最も近い位置に配置されている
ことを特徴とする半導体集積回路装置。 - 請求項1記載の半導体集積回路装置において、
前記アクティブフィンおよび前記ダミーフィンは、同一導電型領域に配置されている
ことを特徴とする半導体集積回路装置。 - 請求項1記載の半導体集積回路装置において、
前記ダミーフィンは、ゲート配線が設けられており、非アクティブトランジスタを構成するフィンである
ことを特徴とする半導体集積回路装置。 - 請求項4記載の半導体集積回路装置において、
前記ダミーフィンに設けられたゲート配線は、前記アクティブフィンに設けられたゲート配線と、前記第2方向に延びる同一直線上に、一体に形成されている
ことを特徴とする半導体集積回路装置。 - 請求項4記載の半導体集積回路装置において、
前記ダミーフィンに設けられたゲート配線は、前記アクティブフィンに設けられたゲート配線と、前記第2方向に延びる同一直線上に位置し、かつ、分離されている
ことを特徴とする半導体集積回路装置。 - 請求項1記載の半導体集積回路装置において、
前記ダミーフィンは、ゲート配線が設けられておらず、トランジスタを構成しないフィンである
ことを特徴とする半導体集積回路装置。 - フィン型トランジスタを備えた第1および第2スタンダードセルを備え、
前記第1および第2スタンダードセルは、それぞれ、第1方向に延びており、かつ、前記第1方向と垂直をなす第2方向において並べて配置された複数のフィンを備え、
前記第1および第2スタンダードセルは、前記第2方向において隣接して配置されており、前記第1スタンダードセルと前記第2スタンダードセルとの間のセル境界において、ダミーフィンが配置されている
ことを特徴とする半導体集積回路装置。 - 請求項8記載の半導体集積回路装置において、
前記ダミーフィンは、ゲート配線が設けられておらず、トランジスタを構成しないフィンである
ことを特徴とする半導体集積回路装置。 - 請求項9記載の半導体集積回路装置において、
前記ダミーフィンの上方に、前記第1方向に延びるメタル配線が設けられており、
前記ダミーフィンは、ローカル配線およびコンタクトを介して、前記メタル配線に接続されている
ことを特徴とする半導体集積回路装置。 - 請求項10記載の半導体集積回路装置において、
前記ダミーフィンは、前記第1および第2スタンダードセルの少なくともいずれか一方において、拡散層配線を介して、アクティブトランジスタを構成するアクティブフィンと接続されている
ことを特徴とする半導体集積回路装置。 - 請求項8記載の半導体集積回路装置において、
前記ダミーフィンは、ゲート配線が設けられており、非アクティブトランジスタを構成するフィンである
ことを特徴とする半導体集積回路装置。 - 第1方向に並べて配置されたスタンダードセルからなる第1セル列と、
前記第1方向に並べて配置されたスタンダードセルからなり、前記第1方向と垂直をなす第2方向において前記第1セル列に隣接して配置された第2セル列とを備え、
前記第1セル列は、
フィン型アクティブトランジスタを備え、前記第1方向に延びるフィンを備えた第1スタンダードセルと、
前記第1方向に延びるフィンを備えた第2スタンダードセルとを備え、
前記第2スタンダードセルは、前記第1スタンダードセルにおいて前記第1セル列と前記第2セル列との間のセル列境界に最も近い位置に配置された第1フィンと、前記第2方向における同一位置に、ダミーフィンが配置されている
ことを特徴とする半導体集積回路装置。 - 請求項13記載の半導体集積回路装置において、
前記第1フィンは、前記第1セル列におけるフィンの中で、前記セル列境界に最も近い位置に配置されている
ことを特徴とする半導体集積回路装置。 - 請求項13記載の半導体集積回路装置において、
前記第2スタンダードセルは、TAPセル、アンテナセル、フィラーセル、または、容量セルである
ことを特徴とする半導体集積回路装置。 - 請求項13記載の半導体集積回路装置において、
前記第2スタンダードセルは、前記ダミーフィンと同一直線上に、アクティブトランジスタを構成するアクティブフィンが配置されている
ことを特徴とする半導体集積回路装置。
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