JPWO2012143970A1 - 周波数シンセサイザ - Google Patents
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Abstract
位相差検出回路3が、D型フリップフロップ13により生成された位相差信号D,Uから位相同期の確立を検出する同期検出回路21や、同期検出回路21により位相同期の確立が検出されなければ、電流出力対応ループフィルタ15により生成された制御電圧Vt1を電圧制御発振器4に出力し、同期検出回路21により位相同期の確立が検出されれば、電圧出力対応ループフィルタ20により生成された制御電圧Vt2を電圧制御発振器4に出力するスイッチ22などを実装している。
Description
この発明は、例えば、無線通信装置などに用いられるフラクショナル−N方式の位相同期ループ形周波数シンセサイザに関するものである。
図21は以下の非特許文献1に開示されているフラクショナル−N方式の位相同期ループ形周波数シンセサイザを示す構成図である。
以下、図21の周波数シンセサイザの動作を説明する。
以下、図21の周波数シンセサイザの動作を説明する。
基準信号源101は、基準信号REFを生成して、その基準信号REFを位相比較器104に出力する。
可変分周器102(図21では、「÷N」と表記している)は、変調回路103から出力される分周データにしたがって電圧制御発振器107から出力された高周波信号を分周し、分周後の高周波信号を同期信号DIVとして位相比較器104に出力する。
変調回路103は、基準信号源101により生成された基準信号又は可変分周器102から出力された同期信号のいずれかに同期して動作し、外部から与えられる設定信号に応じて可変分周器102の分周数を決定し、その分周数を示す分周データを可変分周器102に出力する。
可変分周器102(図21では、「÷N」と表記している)は、変調回路103から出力される分周データにしたがって電圧制御発振器107から出力された高周波信号を分周し、分周後の高周波信号を同期信号DIVとして位相比較器104に出力する。
変調回路103は、基準信号源101により生成された基準信号又は可変分周器102から出力された同期信号のいずれかに同期して動作し、外部から与えられる設定信号に応じて可変分周器102の分周数を決定し、その分周数を示す分周データを可変分周器102に出力する。
位相比較器104(図21では、「DEF−PD」と表記している)は、D型フリップフロップを用いて構成されており、基準信号源101から出力された基準信号REFと可変分周器102から出力された同期信号DIVの位相差に応じた位相差信号D,Uをチャージポンプ105に出力する。
チャージポンプ105(図21では、「CP」と表記している)は、位相比較器102から出力された位相差信号D,Uに応じたチャージポンプ電流Iiを電流出力対応ループフィルタ106に出力する。
チャージポンプ105(図21では、「CP」と表記している)は、位相比較器102から出力された位相差信号D,Uに応じたチャージポンプ電流Iiを電流出力対応ループフィルタ106に出力する。
電流出力対応ループフィルタ106(図21では、「I−LF」と表記している)は、チャージポンプ105から出力されたチャージポンプ電流Iiを平滑化した電圧を制御電圧Vtとして、電圧制御発振器107に出力する。
電圧制御発振器107は、電流出力対応ループフィルタ106から制御電圧Vtを受けると、その制御電圧Vtに応じた周波数の高周波信号を発生し、その高周波信号を可変分周器102及び外部に出力する。
電圧制御発振器107は、電流出力対応ループフィルタ106から制御電圧Vtを受けると、その制御電圧Vtに応じた周波数の高周波信号を発生し、その高周波信号を可変分周器102及び外部に出力する。
図22は周波数シンセサイザにおける位相比較器104及びチャージポンプ105の内部を示す構成図である。
以下、位相比較器104及びチャージポンプ105の動作を説明する。
位相比較器104のD型フリップフロップ111(図22では、「D−FF」と表記している)は、基準信号源101から出力された基準信号REFとリセット信号RSTを入力し、その基準信号REFの立ち上がりエッジ検出信号DをAND回路113及びチャージポンプ105のスイッチ116に出力する。
以下、位相比較器104及びチャージポンプ105の動作を説明する。
位相比較器104のD型フリップフロップ111(図22では、「D−FF」と表記している)は、基準信号源101から出力された基準信号REFとリセット信号RSTを入力し、その基準信号REFの立ち上がりエッジ検出信号DをAND回路113及びチャージポンプ105のスイッチ116に出力する。
D型フリップフロップ112(図22では、「D−FF」と表記している)は、可変分周器102から出力された同期信号DIVとリセット信号RSTを入力し、その同期信号DIVの立ち上がりエッジ検出信号UをAND回路113及びチャージポンプ105のスイッチ117に出力する。
AND回路113(図22では、「AND」と表記している)は、D型フリップフロップ111から出力された立ち上がりエッジ検出信号DとD型フリップフロップ112から出力された立ち上がりエッジ検出信号Uを入力し、その立ち上がりエッジ検出信号Dと立ち上がりエッジ検出信号UとのAND演算を実施し、その演算結果をリセット信号RSTとして、D型フリップフロップ111,112に出力する。
AND回路113(図22では、「AND」と表記している)は、D型フリップフロップ111から出力された立ち上がりエッジ検出信号DとD型フリップフロップ112から出力された立ち上がりエッジ検出信号Uを入力し、その立ち上がりエッジ検出信号Dと立ち上がりエッジ検出信号UとのAND演算を実施し、その演算結果をリセット信号RSTとして、D型フリップフロップ111,112に出力する。
チャージポンプ105の定電流源115は、電源回路114と接続されており、所定の電流Iiを生成する。
定電流源118は、接地端子119と接続されており、所定の電流Iiを生成して、その電流Iiを接地端子119に向けて出力する。
スイッチ116(図22では、「SW」と表記している)は、位相比較器104のD型フリップフロップ111から立ち上がりエッジ検出信号Dを受けるとオン状態になる。
スイッチ117(図22では、「SW」と表記している)は、位相比較器104のD型フリップフロップ112から立ち上がりエッジ検出信号Uを受けるとオン状態になる。
定電流源118は、接地端子119と接続されており、所定の電流Iiを生成して、その電流Iiを接地端子119に向けて出力する。
スイッチ116(図22では、「SW」と表記している)は、位相比較器104のD型フリップフロップ111から立ち上がりエッジ検出信号Dを受けるとオン状態になる。
スイッチ117(図22では、「SW」と表記している)は、位相比較器104のD型フリップフロップ112から立ち上がりエッジ検出信号Uを受けるとオン状態になる。
ここで、図23は基準信号REFの周期Tが“4”、同期信号DIVの周期Tが“6”と“2”の繰り返しである場合の位相比較器104とチャージポンプ105の各部の波形を示す説明図である。
例えば、同期信号DIVの立ち上がりエッジが、基準信号REFよりも早く入力される場合、立ち上がりエッジ検出信号Uだけがロジックローからロジックハイに変化する。
そして、基準信号REFの立ち上がりエッジを検出した時点で、立ち上がりエッジ検出信号Dがロジックローからロジックハイに変化する。
例えば、同期信号DIVの立ち上がりエッジが、基準信号REFよりも早く入力される場合、立ち上がりエッジ検出信号Uだけがロジックローからロジックハイに変化する。
そして、基準信号REFの立ち上がりエッジを検出した時点で、立ち上がりエッジ検出信号Dがロジックローからロジックハイに変化する。
このとき、リセット信号RSTも、ロジックローからロジックハイに変化するため、D型フリップフロップ111,112がリセットされて、立ち上がりエッジ検出信号U,Dがロジックローに変化する。
立ち上がりエッジ検出信号Uがロジックハイの期間中、スイッチ117がオン状態になり、外部から接地端子119に向けて電流Iiが流れる。このとき、チャージポンプ105の外部から内部に電流を吸い込む動作となるため、電流Iiの流れは負の向きとなる。
立ち上がりエッジ検出信号Uがロジックハイの期間中、スイッチ117がオン状態になり、外部から接地端子119に向けて電流Iiが流れる。このとき、チャージポンプ105の外部から内部に電流を吸い込む動作となるため、電流Iiの流れは負の向きとなる。
基準信号REFの立ち上がりエッジが、同期信号DIVよりも早く入力される場合、立ち上がりエッジ検出信号Dだけがロジックローからロジックハイに変化する。
そして、同期信号DIVの立ち上がりエッジを検出した時点で、立ち上がりエッジ検出信号Uがロジックローからロジックハイに変化する。
このとき、リセット信号RSTも、ロジックローからロジックハイに変化するため、D型フリップフロップ111,112がリセットされて、立ち上がりエッジ検出信号U,Dがロジックローに変化する。
立ち上がりエッジ検出信号Dがロジックハイの期間中、スイッチ116がオン状態になり、電源回路114から外部に向けて電流Iiが流れる。このときの電流Iiの流れは正の向きとなる。
そして、同期信号DIVの立ち上がりエッジを検出した時点で、立ち上がりエッジ検出信号Uがロジックローからロジックハイに変化する。
このとき、リセット信号RSTも、ロジックローからロジックハイに変化するため、D型フリップフロップ111,112がリセットされて、立ち上がりエッジ検出信号U,Dがロジックローに変化する。
立ち上がりエッジ検出信号Dがロジックハイの期間中、スイッチ116がオン状態になり、電源回路114から外部に向けて電流Iiが流れる。このときの電流Iiの流れは正の向きとなる。
このように、D型フリップフロップ111,112から構成されている位相比較器104を用いている周波数シンセサイザでは、基準信号REFと同期信号DIVの立ち上がりエッジの時間差が、基準信号REFと同期信号DIV間の位相差として扱われる。
そして、基準信号REFと同期信号DIV間の位相差に応じた電流Iiに基づいて、電圧制御発振器107から発生される高周波信号が所望の周波数となるように、電流出力対応ループフィルタ106から制御電圧Vtが電圧制御発振器107に出力される。
位相同期が確立すると、時間変化する分周数パターンの一周期分の電流Iiの積算結果が理想的にはゼロとなり、制御電圧Vtが所定の電圧に維持される。
なお、積算結果がゼロとなるには、電流出力対応ループフィルタ106のDC利得が無限大になることが条件となる。実際は、DC利得が無限大ではないが、非常に大きな値となるため、積算結果はほぼゼロとなる。
そして、基準信号REFと同期信号DIV間の位相差に応じた電流Iiに基づいて、電圧制御発振器107から発生される高周波信号が所望の周波数となるように、電流出力対応ループフィルタ106から制御電圧Vtが電圧制御発振器107に出力される。
位相同期が確立すると、時間変化する分周数パターンの一周期分の電流Iiの積算結果が理想的にはゼロとなり、制御電圧Vtが所定の電圧に維持される。
なお、積算結果がゼロとなるには、電流出力対応ループフィルタ106のDC利得が無限大になることが条件となる。実際は、DC利得が無限大ではないが、非常に大きな値となるため、積算結果はほぼゼロとなる。
図24は以下の非特許文献2に開示されている位相同期ループ形周波数シンセサイザを示す構成図である。
図24の周波数シンセサイザでは、EX−OR回路からなる位相比較器108を用いている。
以下、図24の周波数シンセサイザの動作を説明する。
ただし、図21の周波数シンセサイザと同一符号は同一または相当部分を示すので説明を省略する。
図24の周波数シンセサイザでは、EX−OR回路からなる位相比較器108を用いている。
以下、図24の周波数シンセサイザの動作を説明する。
ただし、図21の周波数シンセサイザと同一符号は同一または相当部分を示すので説明を省略する。
EX−OR回路である位相比較器108(図24では、「EX−OR」と表記している)は、基準信号源101から出力された基準信号REFと可変分周器102から出力された同期信号DIVを入力し、その基準信号REFと同期信号DIVの位相差に応じた位相差信号OUT,OUTBを電圧出力対応ループフィルタ109に出力する。なお、OUTBはOUTの差動信号の対となるものである。
電圧出力対応ループフィルタ109(図24では、「V−LF」と表記している)は、位相比較器108から出力された位相差信号OUT,OUTBを平滑化した電圧を制御電圧Vtとして、電圧制御発振器107に出力する。
電圧出力対応ループフィルタ109(図24では、「V−LF」と表記している)は、位相比較器108から出力された位相差信号OUT,OUTBを平滑化した電圧を制御電圧Vtとして、電圧制御発振器107に出力する。
ここで、図25は基準信号REFの周期Tが“4”、同期信号DIVの周期Tが“6”と“2”の繰り返しである場合の位相比較器108(EX−OR回路)の各部の波形を示す説明図である。
EX−OR回路である位相比較器108では、入力信号である基準信号REFと同期信号DIVが同じステート(両方の信号がロジックハイ、または、両方の信号がロジックロー)である場合、位相差信号OUTはロジックロー、位相差信号OUTBはロジックハイとなる。
一方、入力信号である基準信号REFと同期信号DIVが異なるステート(ロジックハイとロジックロー)である場合、位相差信号OUTはロジックハイ、位相差信号OUTBはロジックローとなる。
なお、OUTB−OUTの差信号は、ゼロを中心とする電圧信号となる。
EX−OR回路である位相比較器108では、入力信号である基準信号REFと同期信号DIVが同じステート(両方の信号がロジックハイ、または、両方の信号がロジックロー)である場合、位相差信号OUTはロジックロー、位相差信号OUTBはロジックハイとなる。
一方、入力信号である基準信号REFと同期信号DIVが異なるステート(ロジックハイとロジックロー)である場合、位相差信号OUTはロジックハイ、位相差信号OUTBはロジックローとなる。
なお、OUTB−OUTの差信号は、ゼロを中心とする電圧信号となる。
このように、EX−OR回路からなる位相比較器108を用いている周波数シンセサイザでは、基準信号REFと同期信号DIVのステート(ロジックハイ又はロジックロー)の時間差が、基準信号REFと同期信号DIV間の位相差として扱われる。
そして、基準信号REFと同期信号DIV間の位相差に応じた差信号(OUTB−OUT)を得ることにより、電圧制御発振器107から発生される高周波信号が所望の周波数となるように、その差信号(OUTB−OUT)に基づいて、電圧出力対応ループフィルタ109から制御電圧Vtが電圧制御発振器107に出力される。
位相同期が確立すると、時間変化する分周数パターンの一周期分の差信号(OUTB−OUT)の積算結果が理想的にはゼロとなり、制御電圧Vtが所定の電圧に維持される。
なお、積算結果がゼロとなるには、電圧出力対応ループフィルタ109のDC利得が無限大になることが条件となる。実際は、DC利得が無限大ではないが、非常に大きな値となるため、積算結果はほぼゼロとなる。
そして、基準信号REFと同期信号DIV間の位相差に応じた差信号(OUTB−OUT)を得ることにより、電圧制御発振器107から発生される高周波信号が所望の周波数となるように、その差信号(OUTB−OUT)に基づいて、電圧出力対応ループフィルタ109から制御電圧Vtが電圧制御発振器107に出力される。
位相同期が確立すると、時間変化する分周数パターンの一周期分の差信号(OUTB−OUT)の積算結果が理想的にはゼロとなり、制御電圧Vtが所定の電圧に維持される。
なお、積算結果がゼロとなるには、電圧出力対応ループフィルタ109のDC利得が無限大になることが条件となる。実際は、DC利得が無限大ではないが、非常に大きな値となるため、積算結果はほぼゼロとなる。
D型フリップフロップ111,112から構成されている位相比較器104と、EX−OR回路からなる位相比較器108とを比較すると、位相比較器104では、入力信号の位相差に応じてD型フリップフロップ111,112から出力される検波信号が変化する。
一方、EX−OR回路では、単一回路からなるので、入力信号の位相差に対する動作箇所が変化しない。
一方、EX−OR回路では、単一回路からなるので、入力信号の位相差に対する動作箇所が変化しない。
図26は位相比較器104がD型フリップフロップ111,112から構成されている場合の位相差に対する検波特性を示す説明図である。
理想的には、位相差に対する検波特性が直線(点線で示す検波特性)となる。しかし、定電流源115,118の電流値のばらつきや、D型フリップフロップ111,112内の回路間の動作タイミングの遅延などの誤差要因が存在すると、検波特性の傾きに差異が生じる。また、位相差のゼロ近傍に非線形な変化が生じる。
位相比較器104がD型フリップフロップ111,112から構成されている場合、基準信号REFと同期信号DIVの位相差が、分周数によって主に負か正の値となるため、検波信号を出力するD型フリップフロップ111,112が変化し、図26に示すような検波特性の非線形性の影響を受けることになる。
その結果、周波数シンセサイザの出力である高周波信号にスプリアスが発生する。また、このスプリアスが搬送波近傍である場合、PLLの閉ループ伝達特性による帯域外抑圧効果が得られない。
理想的には、位相差に対する検波特性が直線(点線で示す検波特性)となる。しかし、定電流源115,118の電流値のばらつきや、D型フリップフロップ111,112内の回路間の動作タイミングの遅延などの誤差要因が存在すると、検波特性の傾きに差異が生じる。また、位相差のゼロ近傍に非線形な変化が生じる。
位相比較器104がD型フリップフロップ111,112から構成されている場合、基準信号REFと同期信号DIVの位相差が、分周数によって主に負か正の値となるため、検波信号を出力するD型フリップフロップ111,112が変化し、図26に示すような検波特性の非線形性の影響を受けることになる。
その結果、周波数シンセサイザの出力である高周波信号にスプリアスが発生する。また、このスプリアスが搬送波近傍である場合、PLLの閉ループ伝達特性による帯域外抑圧効果が得られない。
EX−OR回路からなる位相比較器108を用いている場合、D型フリップフロップ111,112内の回路間のばらつきを要因とするスプリアスは発生しない。
しかし、EX−OR回路からなる位相比較器108を用いる場合でも、別の要因でスプリアスが発生する。
図27は図25と同じ立ち上がりエッジである基準信号REFと同期信号DIVが入力されたときのEX−OR回路の各部の波形を示す説明図である。
図25と図27との違いは、周期Tが“6”の同期信号DIVの波形のデューティ比である。
しかし、EX−OR回路からなる位相比較器108を用いる場合でも、別の要因でスプリアスが発生する。
図27は図25と同じ立ち上がりエッジである基準信号REFと同期信号DIVが入力されたときのEX−OR回路の各部の波形を示す説明図である。
図25と図27との違いは、周期Tが“6”の同期信号DIVの波形のデューティ比である。
図27より、時間変化パターンの一周期分の差信号(OUTB−OUT)の積算結果がゼロより大きいことが分かる。具体的には、“8”の周期Tのうち、“6”の周期Tがロジックハイ、“2”の周期Tがロジックローである。
このように、EX−OR回路からなる位相比較器108を用いている場合、入力信号のデューティ比が変化すると、位相比較器108の比較結果が変動する。その結果、周波数シンセサイザの出力である高周波信号にスプリアスが発生する。
このように、EX−OR回路からなる位相比較器108を用いている場合、入力信号のデューティ比が変化すると、位相比較器108の比較結果が変動する。その結果、周波数シンセサイザの出力である高周波信号にスプリアスが発生する。
図28は基準信号REFの周期Tが“8”、同期信号DIVの周期Tが“6”と“2”の繰り返しである場合の位相比較器108(EX−OR回路)の各部の波形を示す説明図である。
同期信号DIVの周期Tの平均は“4”であり、基準信号REFの周期T“8”と異なっている。
しかし、図25と同様に、時間変化パターンの一周期分の差信号(OUTB−OUT)の積算結果がゼロとなって、位相同期が確立することになる。即ち、EX−OR回路からなる位相比較器108では、広帯域な周波数制御を行えない。
同期信号DIVの周期Tの平均は“4”であり、基準信号REFの周期T“8”と異なっている。
しかし、図25と同様に、時間変化パターンの一周期分の差信号(OUTB−OUT)の積算結果がゼロとなって、位相同期が確立することになる。即ち、EX−OR回路からなる位相比較器108では、広帯域な周波数制御を行えない。
Tsung−Hsien Lin 他、"Dynamic Current−Matching Charge Pump and Gated−Offset Linearization Technique for Delta−Sigma Fractional−N PLLs、" IEEE Transactions on Circuits and Systems−I、Vol.56、No.5、pp.877〜885、May. 2009.
Y. Sumi 他、"Dead−zone−less PLL Frequency Synthesizer by Hybrid Phase Detectors、" Proceedings of the IEEE Symposium on Circuits and Systems、Vol.4、pp.410〜414、Jun. 1999.
従来の周波数シンセサイザは以上のように構成されているので、位相比較器104がD型フリップフロップ111,112から構成されている場合でも、位相比較器108がEX−OR回路から構成されている場合でも、出力である高周波信号にスプリアスが発生するなどの課題があった。
この発明は上記のような課題を解決するためになされたもので、低スプリアス特性を実現することができる周波数シンセサイザを得ることを目的とする。
この発明に係る周波数シンセサイザは、基準信号を生成する基準信号源と、高周波信号を分周して、分周後の高周波信号を同期信号として出力する同期信号出力回路と、基準信号源により生成された基準信号と同期信号出力回路から出力された同期信号の位相差を検出し、その位相差に応じた制御電圧を出力する位相差検出回路と、位相差検出回路から出力された制御電圧に応じた周波数の高周波信号を生成し、その高周波信号を同期信号出力回路及び外部に出力する電圧制御発振器とを備え、上記位相差検出回路が、基準信号及び同期信号における信号エッジの検出タイミングから位相差信号を生成する第1の位相比較器と、第1の位相比較器により生成された位相差信号に応じた制御電圧を生成する第1の制御電圧生成回路と、同期信号の信号エッジを検出する毎に、出力信号の振幅を反転する第1のフリップフロップと、基準信号の振幅を反転するインバータと、インバータによる振幅反転後の基準信号の信号エッジを検出する毎に、出力信号の振幅を反転する第2のフリップフロップと、第1及び第2のフリップフロップの出力信号の排他的論理和を演算し、その演算結果を示す位相差信号を出力する第2の位相比較器と、第2の位相比較器から出力された位相差信号に応じた制御電圧を生成する第2の制御電圧生成回路と、第1の位相比較器により生成された位相差信号から位相同期の確立を検出する同期検出回路と、同期検出回路により位相同期の確立が検出されなければ、第1の制御電圧生成回路により生成された制御電圧を電圧制御発振器に出力し、同期検出回路により位相同期の確立が検出されれば、第2の制御電圧生成回路により生成された制御電圧を電圧制御発振器に出力する制御電圧選択手段とから構成されているものである。
この発明によれば、位相差検出回路が、基準信号及び同期信号における信号エッジの検出タイミングから位相差信号を生成する第1の位相比較器と、第1の位相比較器により生成された位相差信号に応じた制御電圧を生成する第1の制御電圧生成回路と、同期信号の信号エッジを検出する毎に、出力信号の振幅を反転する第1のフリップフロップと、基準信号の振幅を反転するインバータと、インバータによる振幅反転後の基準信号の信号エッジを検出する毎に、出力信号の振幅を反転する第2のフリップフロップと、第1及び第2のフリップフロップの出力信号の排他的論理和を演算し、その演算結果を示す位相差信号を出力する第2の位相比較器と、第2の位相比較器から出力された位相差信号に応じた制御電圧を生成する第2の制御電圧生成回路と、第1の位相比較器により生成された位相差信号から位相同期の確立を検出する同期検出回路と、同期検出回路により位相同期の確立が検出されなければ、第1の制御電圧生成回路により生成された制御電圧を電圧制御発振器に出力し、同期検出回路により位相同期の確立が検出されれば、第2の制御電圧生成回路により生成された制御電圧を電圧制御発振器に出力する制御電圧選択手段とから構成されているので、低スプリアス特性を実現することができる効果がある。
以下、この発明をより詳細に説明するため、この発明を実施するための形態について添付の図面に従って説明する。
実施の形態1.
図1はこの発明の実施の形態1による周波数シンセサイザを示す構成図である。
図1において、基準信号源1は基準信号REFを生成し、その基準信号REFを位相差検出回路3に出力する信号源である。
同期信号出力回路2は電圧制御発振器4から出力された高周波信号を分周して、分周後の高周波信号を同期信号DIVとして位相差検出回路3に出力する回路である。
位相差検出回路3は基準信号源1により生成された基準信号REFと同期信号出力回路2から出力された同期信号DIVの位相差を検出し、その位相差に応じた制御電圧Vt(Vt1またはVt2)を電圧制御発振器4に出力する回路である。
電圧制御発振器4は位相差検出回路3から出力された制御電圧Vt(Vt1またはVt2)に応じた周波数の高周波信号を生成し、その高周波信号を同期信号出力回路2及び外部に出力する発振器である。
実施の形態1.
図1はこの発明の実施の形態1による周波数シンセサイザを示す構成図である。
図1において、基準信号源1は基準信号REFを生成し、その基準信号REFを位相差検出回路3に出力する信号源である。
同期信号出力回路2は電圧制御発振器4から出力された高周波信号を分周して、分周後の高周波信号を同期信号DIVとして位相差検出回路3に出力する回路である。
位相差検出回路3は基準信号源1により生成された基準信号REFと同期信号出力回路2から出力された同期信号DIVの位相差を検出し、その位相差に応じた制御電圧Vt(Vt1またはVt2)を電圧制御発振器4に出力する回路である。
電圧制御発振器4は位相差検出回路3から出力された制御電圧Vt(Vt1またはVt2)に応じた周波数の高周波信号を生成し、その高周波信号を同期信号出力回路2及び外部に出力する発振器である。
同期信号出力回路2の可変分周器11(図1では、「÷N」と表記している)は変調回路12から出力される分周データにしたがって電圧制御発振器4から出力された高周波信号を分周し、分周後の高周波信号を同期信号DIVとして位相差検出回路3に出力する処理を実施する。
変調回路12は基準信号源1により生成された基準信号REF又は可変分周器11から出力された同期信号DIVのいずれかに同期して動作し、外部から与えられる設定信号に応じて可変分周器11の分周数を決定し、その分周数を示す分周データを可変分周器11に出力する処理を実施する。
変調回路12は基準信号源1により生成された基準信号REF又は可変分周器11から出力された同期信号DIVのいずれかに同期して動作し、外部から与えられる設定信号に応じて可変分周器11の分周数を決定し、その分周数を示す分周データを可変分周器11に出力する処理を実施する。
位相差検出回路3の第1の位相比較器であるD型フリップフロップ13(図1では、「DEF−PD」と表記している)は基準信号源1から出力された基準信号REF及び可変分周器11から出力された同期信号DIVにおける信号エッジの検出タイミングから位相差信号D,Uを生成する処理を実施する。
即ち、D型フリップフロップ13は基準信号源1から出力された基準信号REFと可変分周器11から出力された同期信号DIVの位相差に応じた位相差信号D,Uをチャージポンプ14に出力する処理を実施する。
即ち、D型フリップフロップ13は基準信号源1から出力された基準信号REFと可変分周器11から出力された同期信号DIVの位相差に応じた位相差信号D,Uをチャージポンプ14に出力する処理を実施する。
チャージポンプ14(図1では、「CP」と表記している)はD型フリップフロップ13から出力された位相差信号D,Uに応じたチャージポンプ電流Iiを電流出力対応ループフィルタ15に出力する処理を実施する。
電流出力対応ループフィルタ15(図1では、「I−LF」と表記している)はチャージポンプ14から出力されたチャージポンプ電流Iiを平滑化した電圧を制御電圧Vt1として、スイッチ22に出力する処理を実施する。
なお、チャージポンプ14及び電流出力対応ループフィルタ15から第1の制御電圧生成回路が構成されている。
電流出力対応ループフィルタ15(図1では、「I−LF」と表記している)はチャージポンプ14から出力されたチャージポンプ電流Iiを平滑化した電圧を制御電圧Vt1として、スイッチ22に出力する処理を実施する。
なお、チャージポンプ14及び電流出力対応ループフィルタ15から第1の制御電圧生成回路が構成されている。
第1のフリップフロップであるT型フリップフロップ16(図1では、「T−FF」と表記している)は可変分周器11から出力された同期信号DIVの信号エッジを検出する毎に、出力信号の振幅を反転する処理を実施する。
インバータ17は基準信号源1から出力された基準信号REFの振幅を反転する素子である。
第2のフリップフロップであるT型フリップフロップ18(図1では、「T−FF」と表記している)はインバータ17による振幅反転後の基準信号REFの信号エッジを検出する毎に、出力信号の振幅を反転する処理を実施する。
インバータ17は基準信号源1から出力された基準信号REFの振幅を反転する素子である。
第2のフリップフロップであるT型フリップフロップ18(図1では、「T−FF」と表記している)はインバータ17による振幅反転後の基準信号REFの信号エッジを検出する毎に、出力信号の振幅を反転する処理を実施する。
第2の位相比較器であるEX−OR回路19(図1では、「EX−OR」と表記している)はT型フリップフロップ16の出力信号とT型フリップフロップ18の出力信号との排他的論理和を演算し、その演算結果を示す位相差信号OUT,OUTBを電圧出力対応ループフィルタ20に出力する処理を実施する。なお、OUTとOUTBは差動信号の対をなすものである。
第2の制御電圧生成回路である電圧出力対応ループフィルタ20(図1では、「V−LF」と表記している)はEX−OR回路19から出力された位相差信号OUT,OUTBを平滑化した電圧を制御電圧Vt2として、スイッチ22に出力する処理を実施する。
第2の制御電圧生成回路である電圧出力対応ループフィルタ20(図1では、「V−LF」と表記している)はEX−OR回路19から出力された位相差信号OUT,OUTBを平滑化した電圧を制御電圧Vt2として、スイッチ22に出力する処理を実施する。
同期検出回路21はD型フリップフロップ13により生成された位相差信号D,Uから位相同期の確立を検出する処理を実施する。
制御電圧選択手段であるスイッチ22は同期検出回路21により位相同期の確立が検出されなければ、電流出力対応ループフィルタ15により生成された制御電圧Vt1を選択して、その制御電圧Vt1を電圧制御発振器4に出力し、同期検出回路21により位相同期の確立が検出されれば、電圧出力対応ループフィルタ20により生成された制御電圧Vt2を選択して、その制御電圧Vt2を電圧制御発振器4に出力する処理を実施する。
制御電圧選択手段であるスイッチ22は同期検出回路21により位相同期の確立が検出されなければ、電流出力対応ループフィルタ15により生成された制御電圧Vt1を選択して、その制御電圧Vt1を電圧制御発振器4に出力し、同期検出回路21により位相同期の確立が検出されれば、電圧出力対応ループフィルタ20により生成された制御電圧Vt2を選択して、その制御電圧Vt2を電圧制御発振器4に出力する処理を実施する。
次に動作について説明する。
基準信号源1は、基準信号REFを生成し、その基準信号REFを位相差検出回路3のD型フリップフロップ13及びインバータ17に出力する。ここでは、基準信号REFのデューティ比は50%であるとする。
同期信号出力回路2の可変分周器11は、変調回路12から出力される分周データにしたがって、後述する電圧制御発振器4から出力される高周波信号を分周し、分周後の高周波信号を同期信号DIVとして位相差検出回路3のD型フリップフロップ13及びT型フリップフロップ16に出力する。
なお、同期信号出力回路2の変調回路12は、基準信号源1により生成された基準信号REF又は可変分周器11から出力された同期信号DIVのいずれかに同期して動作し、外部から与えられる設定信号に応じて可変分周器11の分周数を決定し、その分周数を示す分周データを可変分周器11に出力する。
基準信号源1は、基準信号REFを生成し、その基準信号REFを位相差検出回路3のD型フリップフロップ13及びインバータ17に出力する。ここでは、基準信号REFのデューティ比は50%であるとする。
同期信号出力回路2の可変分周器11は、変調回路12から出力される分周データにしたがって、後述する電圧制御発振器4から出力される高周波信号を分周し、分周後の高周波信号を同期信号DIVとして位相差検出回路3のD型フリップフロップ13及びT型フリップフロップ16に出力する。
なお、同期信号出力回路2の変調回路12は、基準信号源1により生成された基準信号REF又は可変分周器11から出力された同期信号DIVのいずれかに同期して動作し、外部から与えられる設定信号に応じて可変分周器11の分周数を決定し、その分周数を示す分周データを可変分周器11に出力する。
位相差検出回路3のD型フリップフロップ13は、基準信号源1から基準信号REFを受け、可変分周器11から同期信号DIVを受けると、その基準信号REFと同期信号DIVの位相差に応じた位相差信号D,Uをチャージポンプ14に出力する。
チャージポンプ14は、D型フリップフロップ13から位相差信号D,Uを受けると、その位相差信号D,Uに応じたチャージポンプ電流Iiを電流出力対応ループフィルタ15に出力する。
例えば、D型フリップフロップ13及びチャージポンプ14が図22のように構成されている場合(図22では、位相比較器104がD型フリップフロップ13に相当し、チャージポンプ105がチャージポンプ14に相当する)、D型フリップフロップ13及びチャージポンプ14は、以下のように動作する。
チャージポンプ14は、D型フリップフロップ13から位相差信号D,Uを受けると、その位相差信号D,Uに応じたチャージポンプ電流Iiを電流出力対応ループフィルタ15に出力する。
例えば、D型フリップフロップ13及びチャージポンプ14が図22のように構成されている場合(図22では、位相比較器104がD型フリップフロップ13に相当し、チャージポンプ105がチャージポンプ14に相当する)、D型フリップフロップ13及びチャージポンプ14は、以下のように動作する。
D型フリップフロップ111は、基準信号源1から出力された基準信号REFとリセット信号RSTを入力し、その基準信号REFの立ち上がりエッジ検出信号DをAND回路113及びチャージポンプ14のスイッチ116に出力する。
D型フリップフロップ112は、可変分周器11から出力された同期信号DIVとリセット信号RSTを入力し、その同期信号DIVの立ち上がりエッジ検出信号UをAND回路113及びチャージポンプ14のスイッチ117に出力する。
AND回路113は、D型フリップフロップ111から出力された立ち上がりエッジ検出信号DとD型フリップフロップ112から出力された立ち上がりエッジ検出信号Uを入力し、その立ち上がりエッジ検出信号Dと立ち上がりエッジ検出信号UとのAND演算を実施し、その演算結果をリセット信号RSTとして、D型フリップフロップ111,112に出力する。
D型フリップフロップ112は、可変分周器11から出力された同期信号DIVとリセット信号RSTを入力し、その同期信号DIVの立ち上がりエッジ検出信号UをAND回路113及びチャージポンプ14のスイッチ117に出力する。
AND回路113は、D型フリップフロップ111から出力された立ち上がりエッジ検出信号DとD型フリップフロップ112から出力された立ち上がりエッジ検出信号Uを入力し、その立ち上がりエッジ検出信号Dと立ち上がりエッジ検出信号UとのAND演算を実施し、その演算結果をリセット信号RSTとして、D型フリップフロップ111,112に出力する。
定電流源115は、電源回路114と接続されており、所定の電流Iiを生成する。
定電流源118は、接地端子119と接続されており、所定の電流Iiを生成して、その電流Iiを接地端子119に向けて出力する。
スイッチ116は、D型フリップフロップ111から立ち上がりエッジ検出信号Dを受けるとオン状態になる。
スイッチ117は、D型フリップフロップ112から立ち上がりエッジ検出信号Uを受けるとオン状態になる。
定電流源118は、接地端子119と接続されており、所定の電流Iiを生成して、その電流Iiを接地端子119に向けて出力する。
スイッチ116は、D型フリップフロップ111から立ち上がりエッジ検出信号Dを受けるとオン状態になる。
スイッチ117は、D型フリップフロップ112から立ち上がりエッジ検出信号Uを受けるとオン状態になる。
電流出力対応ループフィルタ15は、チャージポンプ14からチャージポンプ電流Iiを受けると、そのチャージポンプ電流Iiを平滑化した電圧を制御電圧Vt1として、スイッチ22に出力する。
T型フリップフロップ16は、可変分周器11から同期信号DIVを受けると、その同期信号DIVの信号エッジの検出処理を実施し、その同期信号DIVの信号エッジを検出する毎に、出力信号の振幅を反転(出力信号のステートをロジックハイからロジックローに反転、または、ロジックローからロジックハイに反転)し、振幅反転後の信号D1をEX−OR回路19に出力する。
インバータ17は、基準信号源1から基準信号REFを受けると、その基準信号REFの振幅を反転し、振幅反転後の基準信号REFをT型フリップフロップ18に出力する。
T型フリップフロップ18は、インバータ17による振幅反転後の基準信号REFの信号エッジの検出処理を実施し、その基準信号REFの信号エッジを検出する毎に、出力信号の振幅を反転(出力信号のステートをロジックハイからロジックローに反転、または、ロジックローからロジックハイに反転)し、振幅反転後の信号R1をEX−OR回路19に出力する。
T型フリップフロップ18は、インバータ17による振幅反転後の基準信号REFの信号エッジの検出処理を実施し、その基準信号REFの信号エッジを検出する毎に、出力信号の振幅を反転(出力信号のステートをロジックハイからロジックローに反転、または、ロジックローからロジックハイに反転)し、振幅反転後の信号R1をEX−OR回路19に出力する。
EX−OR回路19は、T型フリップフロップ16の出力信号D1とT型フリップフロップ18の出力信号R1との排他的論理和を演算し、その演算結果を示す位相差信号OUT,OUTBを電圧出力対応ループフィルタ20に出力する。OUTとOUTBは差動信号の対をなすものである。
電圧出力対応ループフィルタ20は、EX−OR回路19から位相差信号OUT,OUTBを受けると、その位相差信号OUT,OUTBを平滑化した電圧を制御電圧Vt2として、スイッチ22に出力する。
電圧出力対応ループフィルタ20は、EX−OR回路19から位相差信号OUT,OUTBを受けると、その位相差信号OUT,OUTBを平滑化した電圧を制御電圧Vt2として、スイッチ22に出力する。
同期検出回路21は、D型フリップフロップ13から位相差信号D,Uを受けると、その位相差信号D,Uから位相同期の確立を検出する。
同期検出回路21は、位相同期の確立が検出されない場合(基準信号REFと同期信号DIVにおける立ち上がりエッジ間の時間差が所定の閾値より大きい場合)、位相同期が確立していない旨を示すロジックローの同期信号LDをスイッチ22に出力する。
同期検出回路21は、位相同期の確立が検出された場合(基準信号REFと同期信号DIVにおける立ち上がりエッジ間の時間差が所定の閾値より小さい場合)、位相同期が確立している旨を示すロジックハイの同期信号LDをスイッチ22に出力する。
同期検出回路21は、位相同期の確立が検出されない場合(基準信号REFと同期信号DIVにおける立ち上がりエッジ間の時間差が所定の閾値より大きい場合)、位相同期が確立していない旨を示すロジックローの同期信号LDをスイッチ22に出力する。
同期検出回路21は、位相同期の確立が検出された場合(基準信号REFと同期信号DIVにおける立ち上がりエッジ間の時間差が所定の閾値より小さい場合)、位相同期が確立している旨を示すロジックハイの同期信号LDをスイッチ22に出力する。
スイッチ22は、同期検出回路21から位相同期が確立していない旨を示すロジックローの同期信号LDを受けると、電流出力対応ループフィルタ15により生成された制御電圧Vt1を選択して、その制御電圧Vt1を電圧制御発振器4に出力する。
スイッチ22は、同期検出回路21から位相同期が確立している旨を示すロジックハイの同期信号LDを受けると、電圧出力対応ループフィルタ20により生成された制御電圧Vt2を選択して、その制御電圧Vt2を電圧制御発振器4に出力する。
電圧制御発振器4は、位相差検出回路3から制御電圧Vt(Vt1またはVt2)を受けると、その制御電圧Vt(Vt1またはVt2)に応じた周波数の高周波信号を生成し、その高周波信号を同期信号出力回路2及び外部に出力する。
スイッチ22は、同期検出回路21から位相同期が確立している旨を示すロジックハイの同期信号LDを受けると、電圧出力対応ループフィルタ20により生成された制御電圧Vt2を選択して、その制御電圧Vt2を電圧制御発振器4に出力する。
電圧制御発振器4は、位相差検出回路3から制御電圧Vt(Vt1またはVt2)を受けると、その制御電圧Vt(Vt1またはVt2)に応じた周波数の高周波信号を生成し、その高周波信号を同期信号出力回路2及び外部に出力する。
以上の説明の通り、この実施の形態1の周波数シンセサイザでは、位相同期の状態によって、D型フリップフロップ13の出力である位相差信号D,Uから生成される制御電圧Vt1又はEX−OR回路19の出力である位相差信号OUT,OUTBから生成される制御電圧Vt2が選択されて、高周波信号が生成される。
ここで、図2は基準信号REFの周期Tが“4.25”、同期信号DIVの周期Tが“4”、“4”、“4”、“5”の繰り返しである場合のD型フリップフロップ13とチャージポンプ14の各部の波形を示す説明図である。
なお、基準信号REFのデューティ比は50%、周期Tが“4”の同期信号DIVのデューティ比は25%、周期Tが“5”の同期信号DIVのデューティ比は20%である。
なお、基準信号REFのデューティ比は50%、周期Tが“4”の同期信号DIVのデューティ比は25%、周期Tが“5”の同期信号DIVのデューティ比は20%である。
D型フリップフロップ13では、基準信号REFと同期信号DIVにおける立ち上がりエッジ間の時間差を位相差として検出するため、周期Tに応じて変動する同期信号DIVのデューティ比の影響を受けない。
位相同期が確立すると、時間変化する分周数パターンの一周期分のチャージポンプ電流Iiの積算結果が理想的にはゼロとなり、制御電圧Vt1は所定の電圧に維持される。
以上で説明した動作は、非特許文献1や非特許文献2に開示されている従来の周波数シンセサイザの位相比較器の動作と同一である。
位相同期が確立すると、時間変化する分周数パターンの一周期分のチャージポンプ電流Iiの積算結果が理想的にはゼロとなり、制御電圧Vt1は所定の電圧に維持される。
以上で説明した動作は、非特許文献1や非特許文献2に開示されている従来の周波数シンセサイザの位相比較器の動作と同一である。
図3は基準信号REFの周期Tが“4.25”、同期信号DIVの周期Tが“4”、“4”、“4”、“5”の繰り返しである場合のT型フリップフロップ16,18とEX−OR回路19の各部の波形を示す説明図である。
なお、基準信号REFのデューティ比は50%、周期Tが“4”の同期信号DIVのデューティ比は25%、周期Tが“5”の同期信号DIVのデューティ比は20%である。
なお、基準信号REFのデューティ比は50%、周期Tが“4”の同期信号DIVのデューティ比は25%、周期Tが“5”の同期信号DIVのデューティ比は20%である。
T型フリップフロップ16,18を用いることで、基準信号REFと同期信号DIVの一周期分の時間、ステートがロジックハイ又はロジックローになる信号(R1,D1)が生成される。
EX−OR回路19では、周期の時間を表す信号R1,D1のステートの時間差を位相差として検出することで、周期に応じて変動する同期信号DIVのデューティ比の影響をなくすことができる。
位相同期が確立すると、時間変化パターンの一周期分の差信号(OUTB−OUT)の積算結果が理想的にはゼロとなり、制御電圧Vt2は所定の電圧に維持される。
EX−OR回路19では、周期の時間を表す信号R1,D1のステートの時間差を位相差として検出することで、周期に応じて変動する同期信号DIVのデューティ比の影響をなくすことができる。
位相同期が確立すると、時間変化パターンの一周期分の差信号(OUTB−OUT)の積算結果が理想的にはゼロとなり、制御電圧Vt2は所定の電圧に維持される。
以上で明らかなように、この実施の形態1によれば、位相差検出回路3が、基準信号REF及び同期信号DIVにおける信号エッジの検出タイミングから位相差信号D,Uを生成するD型フリップフロップ13と、D型フリップフロップ13により生成された位相差信号D,Uに応じた制御電圧Vt1を生成する電流出力対応ループフィルタ15と、同期信号DIVの信号エッジを検出する毎に、出力信号の振幅を反転するT型フリップフロップ16と、基準信号REFの振幅を反転するインバータ17と、インバータ17による振幅反転後の基準信号の信号エッジを検出する毎に、出力信号の振幅を反転するT型フリップフロップ18と、T型フリップフロップ16,18の出力信号の排他的論理和を演算し、その演算結果を示す位相差信号OUT,OUTBを出力するEX−OR回路19と、EX−OR回路19から出力された位相差信号OUT,OUTBに応じた制御電圧Vt2を生成する電圧出力対応ループフィルタ20と、D型フリップフロップ13により生成された位相差信号D,Uから位相同期の確立を検出する同期検出回路21と、同期検出回路21により位相同期の確立が検出されなければ、電流出力対応ループフィルタ15により生成された制御電圧Vt1を電圧制御発振器4に出力し、同期検出回路21により位相同期の確立が検出されれば、電圧出力対応ループフィルタ20により生成された制御電圧Vt2を電圧制御発振器4に出力するスイッチ22とから構成されているので、低スプリアス特性を実現することができる効果を奏する。
即ち、この実施の形態1によれば、周波数シンセサイザの位相比較器として、D型フリップフロップ又はEX−OR回路を単体で使用する従来例の問題点を解決することができる。
第1に、位相同期確立後に、D型フリップフロップ13の出力を用いずに、EX−OR回路19の出力を用いることで、D型フリップフロップ13内の回路間のばらつきを要因とするスプリアスが発生しない。
第2に、EX−OR回路19の入力を、基準信号REFと同期信号DIVの周期を表す信号(R1,D1)とすることで、同期信号DIVのデューティ比の変動によるスプリアスが発生しない。
第3に、位相同期を確立するためにEX−OR回路19の出力を用いずに、D型フリップフロップ13の出力を用いることで、間違った周波数に制御されることがない。
第1に、位相同期確立後に、D型フリップフロップ13の出力を用いずに、EX−OR回路19の出力を用いることで、D型フリップフロップ13内の回路間のばらつきを要因とするスプリアスが発生しない。
第2に、EX−OR回路19の入力を、基準信号REFと同期信号DIVの周期を表す信号(R1,D1)とすることで、同期信号DIVのデューティ比の変動によるスプリアスが発生しない。
第3に、位相同期を確立するためにEX−OR回路19の出力を用いずに、D型フリップフロップ13の出力を用いることで、間違った周波数に制御されることがない。
また、図2及び図3に示す位相同期確立後の基準信号REFと同期信号DIVの時間関係が同じであることから、位相同期の確立後にスイッチ22で制御電圧VtをVt1からVt2に切り換える際の制御電圧Vtの不連続性が理想的には存在しない。即ち、スイッチ22の切り換えに伴う出力周波数の変動がない。
なお、この実施の形態1では、基準信号REFのデューティ比が50%であるものを示したが、基準信号REFのデューティ比が50%でない場合、位相同期の確立後にスイッチ22で制御電圧VtをVt1からVt2に切り換えると、制御電圧Vtの不連続性が発生する(デューティ比が50%に近いほど、Vt1とVt2の電圧差は小さい)。
基準信号REFのデューティ比を50%に変換するには、2逓倍に2分周する方式や狭帯域フィルタを用いるなどの公知技術を適用すればよい。
基準信号REFのデューティ比を50%に変換するには、2逓倍に2分周する方式や狭帯域フィルタを用いるなどの公知技術を適用すればよい。
この実施の形態1では、制御電圧Vt1を生成するために、D型フリップフロップ13の後段に、チャージポンプ14と電流出力対応ループフィルタ15を実装しているものを示したが、図4に示すように、チャージポンプ14と電流出力対応ループフィルタ15の代わりに、D型フリップフロップ用の電圧出力対応ループフィルタ23(図4では、「DV−LF」と表記している)を設けて、制御電圧Vt1を生成するようにしても、同様の効果を奏することができる。
また、この実施の形態1では、各信号の立ち上がりエッジを検出して動作することを前提にしているが、各信号の立下りエッジを検出して動作するようにしても同様の効果を奏することができる。
実施の形態2.
図5はこの発明の実施の形態2による周波数シンセサイザを示す構成図であり、図において、図1と同一符号は同一または相当部分を示すので説明を省略する。
スイッチ31は電流出力対応ループフィルタ15の出力側に配置され、同期検出回路21により位相同期の確立が検出されない場合に閉状態になり、同期検出回路21により位相同期の確立が検出された場合に開状態になる開閉器である。
スイッチ32は電圧出力対応ループフィルタ20の出力側に配置され、同期検出回路21により位相同期の確立が検出された場合に閉状態になり、同期検出回路21により位相同期の確立が検出されない場合に開状態になる開閉器である。
図5はこの発明の実施の形態2による周波数シンセサイザを示す構成図であり、図において、図1と同一符号は同一または相当部分を示すので説明を省略する。
スイッチ31は電流出力対応ループフィルタ15の出力側に配置され、同期検出回路21により位相同期の確立が検出されない場合に閉状態になり、同期検出回路21により位相同期の確立が検出された場合に開状態になる開閉器である。
スイッチ32は電圧出力対応ループフィルタ20の出力側に配置され、同期検出回路21により位相同期の確立が検出された場合に閉状態になり、同期検出回路21により位相同期の確立が検出されない場合に開状態になる開閉器である。
加算回路33はD型フリップフロップ13からスイッチ31に至る第1の信号経路の出力である制御電圧Vt1(スイッチ31が開状態である場合には零の制御電圧)と、EX−OR回路19からスイッチ32に至る第2の信号経路の出力である制御電圧Vt2(スイッチ32が開状態である場合には零の制御電圧)とを加算し、加算後の制御電圧Vtを電圧制御発振器4に出力する回路である。
なお、スイッチ31,32及び加算回路33から制御電圧選択手段が構成されている。
なお、スイッチ31,32及び加算回路33から制御電圧選択手段が構成されている。
上記実施の形態1では、位相差検出回路3が1個のスイッチ22を実装しているものを示したが、位相差検出回路3が2個のスイッチ31,32を実装している構成であってもよく、上記実施の形態1と同様の効果を奏することができる。
スイッチ31,32及び加算回路33以外は、上記実施の形態1と同様であるため、以下、スイッチ31,32及び加算回路33の動作についてのみ説明する。
スイッチ31,32及び加算回路33以外は、上記実施の形態1と同様であるため、以下、スイッチ31,32及び加算回路33の動作についてのみ説明する。
スイッチ31は、同期検出回路21から位相同期が確立していない旨を示すロジックローの同期信号LDを受けると閉状態になり、電流出力対応ループフィルタ15により生成された制御電圧Vt1を加算回路33に出力する。
一方、同期検出回路21から位相同期が確立している旨を示すロジックハイの同期信号LDを受けると開状態になり、零の制御電圧Vt1(無信号)を加算回路33に出力する。
一方、同期検出回路21から位相同期が確立している旨を示すロジックハイの同期信号LDを受けると開状態になり、零の制御電圧Vt1(無信号)を加算回路33に出力する。
スイッチ32は、同期検出回路21から位相同期が確立している旨を示すロジックハイの同期信号LDを受けると閉状態になり、電圧出力対応ループフィルタ20により生成された制御電圧Vt2を加算回路33に出力する。
一方、同期検出回路21から位相同期が確立していない旨を示すロジックローの同期信号LDを受けると開状態になり、零の制御電圧Vt2(無信号)を加算回路33に出力する。
一方、同期検出回路21から位相同期が確立していない旨を示すロジックローの同期信号LDを受けると開状態になり、零の制御電圧Vt2(無信号)を加算回路33に出力する。
加算回路33は、スイッチ31から出力された制御電圧Vt1と、スイッチ32から出力された制御電圧Vt2とを加算し、下記の式(1)に示すように、加算後の制御電圧Vtを電圧制御発振器4に出力する。
Vt=α・Vt1+β・Vt2 (1)
式(1)において、α,βは任意の係数であり、基準信号REFのデューティ比が50%でない場合、αとβを適切な値に設定することで、制御電圧Vt1と制御電圧Vt2の電圧差を補償することができる。
Vt=α・Vt1+β・Vt2 (1)
式(1)において、α,βは任意の係数であり、基準信号REFのデューティ比が50%でない場合、αとβを適切な値に設定することで、制御電圧Vt1と制御電圧Vt2の電圧差を補償することができる。
この実施の形態2では、制御電圧Vt1を生成するために、D型フリップフロップ13の後段に、チャージポンプ14と電流出力対応ループフィルタ15を実装しているものを示したが、図6に示すように、チャージポンプ14と電流出力対応ループフィルタ15の代わりに、D型フリップフロップ用の電圧出力対応ループフィルタ23を設けて、制御電圧Vt1を生成するようにしても、同様の効果を奏することができる。
この実施の形態2では、D型フリップフロップ13から電流出力対応ループフィルタ15の出力側に至る第1の信号経路のうち、電流出力対応ループフィルタ15の出力側にスイッチ31が配置されているものを示したが、図7に示すように、チャージポンプ14と電流出力対応ループフィルタ15の間にスイッチ31が配置されていてもよい。
また、図8に示すように、D型フリップフロップ13とチャージポンプ14の間にスイッチ31が配置されていてもよい。
また、図9に示すように、D型フリップフロップ13とD型フリップフロップ用の電圧出力対応ループフィルタ23の間にスイッチ31が配置されていてもよい。
また、図8に示すように、D型フリップフロップ13とチャージポンプ14の間にスイッチ31が配置されていてもよい。
また、図9に示すように、D型フリップフロップ13とD型フリップフロップ用の電圧出力対応ループフィルタ23の間にスイッチ31が配置されていてもよい。
この実施の形態2では、EX−OR回路19から電圧出力対応ループフィルタ20の出力側に至る第2の信号経路のうち、電圧出力対応ループフィルタ20の出力側にスイッチ32が配置されているものを示したが、図10に示すように、EX−OR回路19と電圧出力対応ループフィルタ20の間にスイッチ32が配置されていてもよい。
実施の形態3.
図11はこの発明の実施の形態3による周波数シンセサイザを示す構成図であり、図において、図5と同一符号は同一または相当部分を示すので説明を省略する。
第1の位相比較器であるデッドゾーン付き位相比較器41(図11では、「DZ−PD」と表記している)は、D型フリップフロップ13と同様に、基準信号源1から出力された基準信号REFと可変分周器11から出力された同期信号DIVの位相差に応じた位相差信号D,Uをチャージポンプ14に出力する処理を実施するが、基準信号REF及び同期信号DIVにおける信号エッジの検出タイミングの時間差が所定値より小さい場合には、零の位相差信号を生成する特性を有している点でD型フリップフロップ13と相違している。
図11はこの発明の実施の形態3による周波数シンセサイザを示す構成図であり、図において、図5と同一符号は同一または相当部分を示すので説明を省略する。
第1の位相比較器であるデッドゾーン付き位相比較器41(図11では、「DZ−PD」と表記している)は、D型フリップフロップ13と同様に、基準信号源1から出力された基準信号REFと可変分周器11から出力された同期信号DIVの位相差に応じた位相差信号D,Uをチャージポンプ14に出力する処理を実施するが、基準信号REF及び同期信号DIVにおける信号エッジの検出タイミングの時間差が所定値より小さい場合には、零の位相差信号を生成する特性を有している点でD型フリップフロップ13と相違している。
この実施の形態3では、D型フリップフロップ13の代わりに、デッドゾーン付き位相比較器41が設けられており、スイッチ31が実装されていない点で上記実施の形態2と相違している。
以下、デッドゾーン付き位相比較器41の動作について説明する。
以下、デッドゾーン付き位相比較器41の動作について説明する。
図12はデッドゾーン付き位相比較器41を用いる場合の位相差に対する検波特性を示す説明図である。
デッドゾーン付き位相比較器41は、D型フリップフロップ13と同様に、基準信号源1から出力された基準信号REFと可変分周器11から出力された同期信号DIVの位相差に応じた位相差信号D,Uをチャージポンプ14に出力するが、図12に示すように、基準信号REF及び同期信号DIVにおける信号エッジの検出タイミングの時間差が所定値より小さい場合には、零の位相差信号を生成する特性を有している。
即ち、デッドゾーン付き位相比較器41は、図12に示すように、位相差がゼロ近傍では検波出力がゼロとなる。
デッドゾーン付き位相比較器41は、D型フリップフロップ13と同様に、基準信号源1から出力された基準信号REFと可変分周器11から出力された同期信号DIVの位相差に応じた位相差信号D,Uをチャージポンプ14に出力するが、図12に示すように、基準信号REF及び同期信号DIVにおける信号エッジの検出タイミングの時間差が所定値より小さい場合には、零の位相差信号を生成する特性を有している。
即ち、デッドゾーン付き位相比較器41は、図12に示すように、位相差がゼロ近傍では検波出力がゼロとなる。
非特許文献2に開示されている従来の周波数シンセサイザでは、図12に示すような検波特性によってスプリアスが発生する。
しかし、この実施の形態3の周波数シンセサイザでは、位相同期の確立後は、デッドゾーン付き位相比較器41の出力である位相差信号D,Uに基づく制御電圧Vt1を用いないため、スプリアスの発生要因とはならない。
デッドゾーン付き位相比較器41を用いる場合、位相同期確立後の検波出力がゼロとなるため、制御電圧Vt1もゼロとなる。
このため、位相差検出回路3では、スイッチ31を実装する必要がなくなり、回路の簡素化を図ることができる。
しかし、この実施の形態3の周波数シンセサイザでは、位相同期の確立後は、デッドゾーン付き位相比較器41の出力である位相差信号D,Uに基づく制御電圧Vt1を用いないため、スプリアスの発生要因とはならない。
デッドゾーン付き位相比較器41を用いる場合、位相同期確立後の検波出力がゼロとなるため、制御電圧Vt1もゼロとなる。
このため、位相差検出回路3では、スイッチ31を実装する必要がなくなり、回路の簡素化を図ることができる。
この実施の形態3では、EX−OR回路19から電圧出力対応ループフィルタ20の出力側に至る第2の信号経路のうち、電圧出力対応ループフィルタ20の出力側にスイッチ32が配置されているものを示したが、図13に示すように、EX−OR回路19と電圧出力対応ループフィルタ20の間にスイッチ32が配置されていてもよい。
また、この実施の形態3では、位相差検出回路3がチャージポンプ14と電流出力対応ループフィルタ15を実装しているものを示したが、図14及び図15に示すように、位相差検出回路3がD型フリップフロップ用の電圧出力対応ループフィルタ23を実装するようにしてもよい。
また、この実施の形態3では、位相差検出回路3がチャージポンプ14と電流出力対応ループフィルタ15を実装しているものを示したが、図14及び図15に示すように、位相差検出回路3がD型フリップフロップ用の電圧出力対応ループフィルタ23を実装するようにしてもよい。
実施の形態4.
図16はこの発明の実施の形態4による周波数シンセサイザを示す構成図であり、図において、図1と同一符号は同一または相当部分を示すので説明を省略する。
制御電圧選択手段であるスイッチ51は同期検出回路21により位相同期の確立が検出されなければ、D型フリップフロップ13により生成された位相差信号D,Uを選択して、その位相差信号D,Uを電圧出力対応ループフィルタ52に出力し、同期検出回路21により位相同期の確立が検出されれば、EX−OR回路19から出力された位相差信号OUT,OUTBを選択して、その位相差信号OUT,OUTBを電圧出力対応ループフィルタ52に出力する処理を実施する。
制御電圧生成回路である電圧出力対応ループフィルタ52(図16では、「V−LF」と表記している)はスイッチ51から出力された位相差信号D,U又は位相差信号OUT,OUTBを平滑化した電圧を制御電圧Vtとして、電圧制御発振器4に出力する処理を実施する。
図16はこの発明の実施の形態4による周波数シンセサイザを示す構成図であり、図において、図1と同一符号は同一または相当部分を示すので説明を省略する。
制御電圧選択手段であるスイッチ51は同期検出回路21により位相同期の確立が検出されなければ、D型フリップフロップ13により生成された位相差信号D,Uを選択して、その位相差信号D,Uを電圧出力対応ループフィルタ52に出力し、同期検出回路21により位相同期の確立が検出されれば、EX−OR回路19から出力された位相差信号OUT,OUTBを選択して、その位相差信号OUT,OUTBを電圧出力対応ループフィルタ52に出力する処理を実施する。
制御電圧生成回路である電圧出力対応ループフィルタ52(図16では、「V−LF」と表記している)はスイッチ51から出力された位相差信号D,U又は位相差信号OUT,OUTBを平滑化した電圧を制御電圧Vtとして、電圧制御発振器4に出力する処理を実施する。
次に動作について説明する。
スイッチ51及び電圧出力対応ループフィルタ52以外は、上記実施の形態1と同様であるため説明を省略する。
スイッチ51は、同期検出回路21から位相同期が確立していない旨を示すロジックローの同期信号LDを受けると、D型フリップフロップ13により生成された位相差信号D,Uを選択して、その位相差信号D,Uを電圧出力対応ループフィルタ52に出力する。
一方、同期検出回路21から位相同期が確立している旨を示すロジックハイの同期信号LDを受けると、EX−OR回路19から出力された位相差信号OUT,OUTBを選択して、その位相差信号OUT,OUTBを電圧出力対応ループフィルタ52に出力する。
スイッチ51及び電圧出力対応ループフィルタ52以外は、上記実施の形態1と同様であるため説明を省略する。
スイッチ51は、同期検出回路21から位相同期が確立していない旨を示すロジックローの同期信号LDを受けると、D型フリップフロップ13により生成された位相差信号D,Uを選択して、その位相差信号D,Uを電圧出力対応ループフィルタ52に出力する。
一方、同期検出回路21から位相同期が確立している旨を示すロジックハイの同期信号LDを受けると、EX−OR回路19から出力された位相差信号OUT,OUTBを選択して、その位相差信号OUT,OUTBを電圧出力対応ループフィルタ52に出力する。
電圧出力対応ループフィルタ52は、スイッチ51から位相差信号D,U又は位相差信号OUT,OUTBを受けると、その位相差信号D,U又は位相差信号OUT,OUTBを平滑化した電圧を制御電圧Vtとして、電圧制御発振器4に出力する。
この実施の形態4によれば、上記実施の形態1〜3と同様に、低スプリアス特性を実現することができるほか、ループフィルタの数を一つにすることができ、回路の簡素化を図ることができる効果を奏する。
この実施の形態4によれば、上記実施の形態1〜3と同様に、低スプリアス特性を実現することができるほか、ループフィルタの数を一つにすることができ、回路の簡素化を図ることができる効果を奏する。
この実施の形態4では、位相差検出回路3がD型フリップフロップ13を実装しているものを示したが、図17に示すように、位相差検出回路3がデッドゾーン付き位相比較器41を実装するようにしてもよい。
実施の形態5.
上記実施の形態1〜4では、電圧出力対応ループフィルタ20がEX−OR回路19から出力された位相差信号OUT,OUTBを平滑化した電圧を制御電圧Vt2として出力するものを示したが、電圧出力対応ループフィルタ20の具体的な構成として、例えば、図18に示すような構成が考えられる。
図18の例では、電圧出力対応ループフィルタ20が、演算増幅器61、抵抗62,63,65,66及びコンデンサ64,67から構成されている。
電圧出力対応ループフィルタ20では、位相差信号OUTが演算増幅器61の反転入力端子に入力され、その位相差信号OUTの差動信号対である位相差信号OUTBが演算増幅器61の非反転入力端子に入力されることで、演算増幅器61の出力端子から平滑化された差信号(OUTB−OUT)が制御電圧Vt2として出力される。
上記実施の形態1〜4では、電圧出力対応ループフィルタ20がEX−OR回路19から出力された位相差信号OUT,OUTBを平滑化した電圧を制御電圧Vt2として出力するものを示したが、電圧出力対応ループフィルタ20の具体的な構成として、例えば、図18に示すような構成が考えられる。
図18の例では、電圧出力対応ループフィルタ20が、演算増幅器61、抵抗62,63,65,66及びコンデンサ64,67から構成されている。
電圧出力対応ループフィルタ20では、位相差信号OUTが演算増幅器61の反転入力端子に入力され、その位相差信号OUTの差動信号対である位相差信号OUTBが演算増幅器61の非反転入力端子に入力されることで、演算増幅器61の出力端子から平滑化された差信号(OUTB−OUT)が制御電圧Vt2として出力される。
また、電圧出力対応ループフィルタ20の具体的な構成として、図19に示すような構成も考えられる。
図19の例では、電圧出力対応ループフィルタ20が、演算増幅器61、抵抗62,63,69、コンデンサ64及びオフセット用DC電源68から構成されている。
図19の例では、差動信号対である位相差信号OUT,OUTBのいずれかが演算増幅器61の反転入力端子に入力されることで、演算増幅器61の出力端子から平滑化された電圧が制御電圧Vt2として出力される。
理想的な動作が行われた場合、EX−OR回路19から出力された位相差信号OUT,OUTBのDCオフセット電圧が、EX−OR回路19の電源電圧Vccの半分となる。
そこで、図19の電圧出力対応ループフィルタ20では、オフセット用DC電源68を用いて、位相差信号OUT又は位相差信号OUTBに含まれているDCオフセットを補正している。
図19の例では、電圧出力対応ループフィルタ20が、演算増幅器61、抵抗62,63,69、コンデンサ64及びオフセット用DC電源68から構成されている。
図19の例では、差動信号対である位相差信号OUT,OUTBのいずれかが演算増幅器61の反転入力端子に入力されることで、演算増幅器61の出力端子から平滑化された電圧が制御電圧Vt2として出力される。
理想的な動作が行われた場合、EX−OR回路19から出力された位相差信号OUT,OUTBのDCオフセット電圧が、EX−OR回路19の電源電圧Vccの半分となる。
そこで、図19の電圧出力対応ループフィルタ20では、オフセット用DC電源68を用いて、位相差信号OUT又は位相差信号OUTBに含まれているDCオフセットを補正している。
また、電圧出力対応ループフィルタ20の具体的な構成として、図20に示すような構成も考えられる。
図20の例では、電圧出力対応ループフィルタ20が、演算増幅器61、抵抗62,63,69,70、コンデンサ64及びオフセット用DC電源68から構成されている。
図20の例では、差動信号対である位相差信号OUT,OUTBのいずれかが演算増幅器61の反転入力端子に入力されることで、演算増幅器61の出力端子から平滑化された電圧が制御電圧Vt2として出力される。
図20の電圧出力対応ループフィルタ20では、図19の電圧出力対応ループフィルタ20と同様に、オフセット用DC電源68を用いて、位相差信号OUT又は位相差信号OUTBに含まれているDCオフセットを補正している。
図20の例では、電圧出力対応ループフィルタ20が、演算増幅器61、抵抗62,63,69,70、コンデンサ64及びオフセット用DC電源68から構成されている。
図20の例では、差動信号対である位相差信号OUT,OUTBのいずれかが演算増幅器61の反転入力端子に入力されることで、演算増幅器61の出力端子から平滑化された電圧が制御電圧Vt2として出力される。
図20の電圧出力対応ループフィルタ20では、図19の電圧出力対応ループフィルタ20と同様に、オフセット用DC電源68を用いて、位相差信号OUT又は位相差信号OUTBに含まれているDCオフセットを補正している。
なお、本願発明はその発明の範囲内において、各実施の形態の自由な組み合わせ、あるいは各実施の形態の任意の構成要素の変形、もしくは各実施の形態において任意の構成要素の省略が可能である。
この発明に係る周波数シンセサイザは、例えば、無線通信装置などに適用されるものであり、特に、低スプリアス特性を必要とする無線通信装置などに適している。
1 基準信号源、2 同期信号出力回路、3 位相差検出回路、4 電圧制御発振器、11 可変分周器、12 変調回路、13 D型フリップフロップ(第1の位相比較器)、14 チャージポンプ(第1の制御電圧生成回路)、15 電流出力対応ループフィルタ(第1の制御電圧生成回路)、16 T型フリップフロップ(第1のフリップフロップ)、17 インバータ、18 T型フリップフロップ(第2のフリップフロップ)、19 EX−OR回路(第2の位相比較器)、20 電圧出力対応ループフィルタ(第2の制御電圧生成回路)、21 同期検出回路、22 スイッチ(制御電圧選択手段)、23 D型フリップフロップ用の電圧出力対応ループフィルタ、31,32 スイッチ(制御電圧選択手段)、33 加算回路(制御電圧選択手段)、41 デッドゾーン付き位相比較器(第1の位相比較器)、51 スイッチ(制御電圧選択手段)、52 電圧出力対応ループフィルタ(制御電圧生成回路)、61 演算増幅器、62,63,65,66,69 ,70 抵抗、64,67 コンデンサ、68 オフセット用DC電源、101 基準信号源、102 可変分周器、103 変調回路、104 位相比較器、105 チャージポンプ、106 電流出力対応ループフィルタ、107 電圧制御発振器、111,112 D型フリップフロップ、113 AND回路、114 電源回路、115 定電流源、116,117 スイッチ、118 定電流源、119 接地端子。
Claims (8)
- 基準信号を生成する基準信号源と、高周波信号を分周して、分周後の高周波信号を同期信号として出力する同期信号出力回路と、上記基準信号源により生成された基準信号と上記同期信号出力回路から出力された同期信号の位相差を検出し、上記位相差に応じた制御電圧を出力する位相差検出回路と、上記位相差検出回路から出力された制御電圧に応じた周波数の高周波信号を生成し、上記高周波信号を上記同期信号出力回路及び外部に出力する電圧制御発振器とを備えた周波数シンセサイザにおいて、
上記位相差検出回路は、上記基準信号及び上記同期信号における信号エッジの検出タイミングから位相差信号を生成する第1の位相比較器と、上記第1の位相比較器により生成された位相差信号に応じた制御電圧を生成する第1の制御電圧生成回路と、上記同期信号の信号エッジを検出する毎に、出力信号の振幅を反転する第1のフリップフロップと、上記基準信号の振幅を反転するインバータと、上記インバータによる振幅反転後の基準信号の信号エッジを検出する毎に、出力信号の振幅を反転する第2のフリップフロップと、上記第1及び第2のフリップフロップの出力信号の排他的論理和を演算し、その演算結果を示す位相差信号を出力する第2の位相比較器と、上記第2の位相比較器から出力された位相差信号に応じた制御電圧を生成する第2の制御電圧生成回路と、上記第1の位相比較器により生成された位相差信号から位相同期の確立を検出する同期検出回路と、上記同期検出回路により位相同期の確立が検出されなければ、上記第1の制御電圧生成回路により生成された制御電圧を上記電圧制御発振器に出力し、上記同期検出回路により位相同期の確立が検出されれば、上記第2の制御電圧生成回路により生成された制御電圧を上記電圧制御発振器に出力する制御電圧選択手段とから構成されていることを特徴とする周波数シンセサイザ。 - 制御電圧選択手段は、第1の制御電圧生成回路により生成された制御電圧又は第2の制御電圧生成回路により生成された制御電圧を選択するスイッチから構成されていることを特徴とする請求項1記載の周波数シンセサイザ。
- 制御電圧選択手段は、第1の位相比較器から第1の制御電圧生成回路の出力側に至る第1の信号経路のいずれかに配置され、同期検出回路により位相同期の確立が検出されない場合に閉状態になる第1のスイッチと、第2の位相比較器から第2の制御電圧生成回路の出力側に至る第2の信号経路のいずれかに配置され、上記同期検出回路により位相同期の確立が検出された場合に閉状態になる第2のスイッチと、上記第1の信号経路から出力される制御電圧と上記第2の信号経路から出力される制御電圧を加算し、加算後の制御電圧を電圧制御発振器に出力する加算回路とから構成されていることを特徴とする請求項1記載の周波数シンセサイザ。
- 第1の位相比較器は、基準信号及び同期信号における信号エッジの検出タイミングの時間差が所定値より小さい場合、零の位相差信号を生成する特性を有しており、
制御電圧選択手段は、第2の位相比較器から第2の制御電圧生成回路の出力側に至る信号経路のいずれかに配置され、同期検出回路により位相同期の確立が検出された場合に閉状態になるスイッチと、第1の制御電圧生成回路により生成された制御電圧と上記信号経路から出力される制御電圧を加算し、加算後の制御電圧を電圧制御発振器に出力する加算回路とから構成されていることを特徴とする請求項1記載の周波数シンセサイザ。 - 第1の制御電圧生成回路は、第1の位相比較器により生成された位相差信号に応じたチャージポンプ電流を出力するチャージポンプと、上記チャージポンプから出力されたチャージポンプ電流を平滑化した電圧を制御電圧として出力する電流出力対応ループフィルタとから構成されていることを特徴とする請求項1記載の周波数シンセサイザ。
- 第1の制御電圧生成回路は、第1の位相比較器により生成された位相差信号を平滑化した電圧を制御電圧として出力する電圧出力対応ループフィルタとから構成されていることを特徴とする請求項1記載の周波数シンセサイザ。
- 同期信号出力回路は、電圧制御発振器から出力された高周波信号を分周し、分周後の高周波信号を同期信号として出力する可変分周器と、基準信号源により生成された基準信号又は上記可変分周器から出力された同期信号のいずれかに同期して動作し、上記可変分周器の分周数を制御する変調回路とから構成されていることを特徴とする請求項1記載の周波数シンセサイザ。
- 基準信号を生成する基準信号源と、高周波信号を分周して、分周後の高周波信号を同期信号として出力する同期信号出力回路と、上記基準信号源により生成された基準信号と上記同期信号出力回路から出力された同期信号の位相差を検出し、上記位相差に応じた制御電圧を出力する位相差検出回路と、上記位相差検出回路から出力された制御電圧に応じた周波数の高周波信号を生成し、上記高周波信号を上記同期信号出力回路及び外部に出力する電圧制御発振器とを備えた周波数シンセサイザにおいて、
上記位相差検出回路は、上記基準信号及び上記同期信号における信号エッジの検出タイミングから位相差信号を生成する第1の位相比較器と、上記同期信号の信号エッジを検出する毎に、出力信号の振幅を反転する第1のフリップフロップと、上記基準信号の振幅を反転するインバータと、上記インバータによる振幅反転後の基準信号の信号エッジを検出する毎に、出力信号の振幅を反転する第2のフリップフロップと、上記第1及び第2のフリップフロップの出力信号の排他的論理和を演算し、その演算結果を示す位相差信号を出力する第2の位相比較器と、上記第1の位相比較器により生成された位相差信号から位相同期の確立を検出する同期検出回路と、上記同期検出回路により位相同期の確立が検出されなければ、上記第1の位相比較器により生成された位相差信号を選択し、上記同期検出回路により位相同期の確立が検出されれば、上記第2の位相比較器から出力された位相差信号を選択する位相差信号選択手段と、上記位相差信号選択手段により選択された位相差信号に応じた制御電圧を生成し、上記制御電圧を上記電圧制御発振器に出力する制御電圧生成回路とから構成されていることを特徴とする周波数シンセサイザ。
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