JPWO2009054201A1 - 高周波基板および、これを用いた高周波モジュール - Google Patents
高周波基板および、これを用いた高周波モジュール Download PDFInfo
- Publication number
- JPWO2009054201A1 JPWO2009054201A1 JP2009538003A JP2009538003A JPWO2009054201A1 JP WO2009054201 A1 JPWO2009054201 A1 JP WO2009054201A1 JP 2009538003 A JP2009538003 A JP 2009538003A JP 2009538003 A JP2009538003 A JP 2009538003A JP WO2009054201 A1 JPWO2009054201 A1 JP WO2009054201A1
- Authority
- JP
- Japan
- Prior art keywords
- ground pattern
- line
- signal line
- conductive via
- coplanar line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01P—WAVEGUIDES; RESONATORS, LINES, OR OTHER DEVICES OF THE WAVEGUIDE TYPE
- H01P1/00—Auxiliary devices
- H01P1/04—Fixed joints
- H01P1/047—Strip line joints
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1515—Shape
- H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1517—Multilayer substrate
- H01L2924/15192—Resurf arrangement of the internal vias
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15313—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a land array, e.g. LGA
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/161—Cap
- H01L2924/1615—Shape
- H01L2924/16195—Flat cap [not enclosing an internal cavity]
Landscapes
- Production Of Multi-Layered Print Wiring Board (AREA)
- Structure Of Printed Boards (AREA)
- Waveguide Connection Structure (AREA)
- Waveguides (AREA)
Abstract
Description
[特許文献2]特開2004-320109号公報(図1、段落[0095])
上記のように、図1A〜図1Dに示された構成において信号線路が異なった層に形成されている異種線路構造同士を接続する場合、信号線路間を接続する導電性ビア付近の信号線路幅を変えることにより、反射特性を改善していた。しかし、この従来技術では、伝送信号が低周波から高周波になればなるほど反射特性が劣化していく問題を解決できないことが分かった。
と表され、ΔL/λ0に比例する。
そのため、物理的な経路長差ΔLが一定であったとしても、伝送信号が高周波になるほど、すなわち、波長λ0が短くなるほど、経路間位相差が大きくなり、位相干渉を引き起こしやすくなる。
図2A〜2Hは、本発明の第1の実施例による高周波基板の構成を示したものである。詳しく言うと、図2Aは本実施例の高周波基板の第1配線層を示す平面図、図2Bはその第2配線層の平面図、図2Bはその第3配線層の平面図である。図2Dは図2AのA-A’における基板断面図、図2Eは図2AのB-B’における基板断面図、図2Fは図1AのC-C’における基板断面図、図2Gは図2AのD-D’における基板断面図、図2Hは図2AのE-E’における基板断面図である。なお、各図において、図1A〜図1Dに示される構成要素と同じ機能部位には同一符号を用いている。
よって、本実施例では、この式(5)および式(7)を満足するように、第1の信号線路10と第2の信号線路11の接続部近傍における導電性ビア41aと、第2のコプレーナ線路の面状グランドパタン32との間を分離することが望ましい。
(但し、cは光速で3.0×108m/s、 fは周波数 を表す。)
5212[μm]<λ0の関係式において左辺と右辺が等しい場合を考えて、λ0=5212×10-6とすると、上記式(8)より、f=58×109[Hz]=58[GHz]が算出される。
図7A〜7Hは、本発明の第2の実施例による高周波基板の構成を示したものである。詳しく言うと、図7Aは本実施例の高周波基板の第1配線層を示す平面図、図7Bはその第2配線層の平面図、図7Cはその第3配線層の平面図である。図7Dは図7AのA-A’における基板断面図、図7Eは図7AのB-B’における基板断面図、図7Fは図6AのC-C’における基板断面図、図7Gは図7AのD-D’における基板断面図、図7Hは図6AのE-E’における基板断面図である。なお、各図において、図1A〜図1Dに示される構成要素と同じ機能部位には同一符号を用いている。
上記の各実施例では、異なる層間を接続する手段として導電性ビアを用いているが、その限りではなく、スルーホール等のように、導電性を有する電気的な接続手段であれば適用可能である。また、3層配線板の場合について説明したが、3層以上の多層配線板についても適用可能あり、また、第1の信号線路10およびグランドパタン30a,30bが誘電体基板20の内部にある構成においても適用可能である。
Claims (10)
- 第1の信号線路と、該第1の信号線路と同じ配線層に形成された第1の面状グランドパタンを備える第1のコプレーナ線路と、
前記第1の信号線路とは異なる配線層に形成された第2の信号線路、該第2の信号線路と同じ配線層に形成された第2の面状グランドパタン、および前記第1のコプレーナ線路と同じ配線層に形成された第1のグランドパタンを備える第2のコプレーナ線路と、を有し、
前記第1のコプレーナ線路と前記第2のコプレーナ線路が接続され、前記第1の面状グランドパタンの端部と前記第1のグランドパタンの端部が接続され一体化している高周波基板であって、
前記第1の信号線路と前記第2の信号線路の端部どうしの接続部付近から前記第2のコプレーナ線路の延在方向にかけて、前記第2の面状グランドパタンが、前記第1の面状グランドパタンの端部での接続部から分離されている、高周波基板。 - 第1の信号線路と、該第1の信号線路と同じ配線層に形成された第1の面状グランドパタンを備える第1のコプレーナ線路と、
前記第1の信号線路とは異なる配線層に形成された第2の信号線路、該第2の信号線路と同じ配線層に形成された第2の面状グランドパタン、および前記第1のコプレーナ線路と同じ配線層に形成された第1のグランドパタンを備える第2のコプレーナ線路と、を有し、
前記第1のコプレーナ線路から前記第2のコプレーナ線路へ信号を伝送するよう前記第1のコプレーナ線路と前記第2のコプレーナ線路が接続され、前記第1の面状グランドパタンの端部と前記第1のグランドパタンの端部が接続され一体化している高周波基板であって、
前記第1のコプレーナ線路から前記第2のコプレーナ線路へ信号が伝送されていく際に前記第1の面状グランドパタンから前記第1のグランドパタンに伝わる高周波電流の経路が、同一層に形成された前記第1の面状グランドパタンの端部と前記第1のグランドパタンの端部での接続を介してのみとなる箇所を含む、高周波基板。 - 前記第1のコプレーナ線路における前記第1の信号線路は、誘電体基板の内部または表面に形成され、前記第1の面状グランドパタンは、該第1の信号線路と同じ配線層において前記第1の信号線路を挟む両側位置の少なくとも一方に形成されており、
前記第2のコプレーナ線路における前記第2の面状グランドパタンは、前記第2の信号線路と同じ配線層において前記第2の信号線路を挟む両側位置の少なくとも一方に形成されている、請求項1または2に記載の高周波基板。 - 前記第1の信号線路と前記第2の信号線路を各々の線路端にて接続する第1の導電性ビアと、
前記第2のコプレーナ線路が形成されている配線層に対し、前記第1のグランドパタンの層とは反対側の配線層に形成された第2のグランドパタンと、
前記第1および第2のコプレーナ線路を通る信号伝送方向に沿って所定の間隔で配設された複数の第2の導電性ビアであり、その中に、前記第1の面状グランドパタンと前記第2のグランドパタンを接続する導電性ビアの中で最も第1の導電性ビアに近い導電性ビアa、前記第1のグランドパタンと前記第2の面状グランドパタンを接続する導電性ビアb、および前記第1の面状グランドパタンと前記第2のグランドパタンを接続する導電性ビアcを含む第2の導電性ビアと、を有し、
前記第1の信号線路と前記第1の導電性ビアとの接続部付近から前記第2のコプレーナ線路の延在方向にかけて、前記第2の面状グランドパタンが、前記導電性ビアaから分離している、請求項1から3のいずれか1項に記載の高周波基板。 - 分離されている前記第2の面状グランドパタンと前記導電性ビアaの外周との最小距離は、前記第2のコプレーナ線路にて設定される前記第2の導電性ビア同士の間隔以下である、請求項4に記載の高周波基板。
- 請求項3または4に記載の高周波基板であって、
前記第1のコプレーナ線路に備わる複数の前記第2の導電性ビアのうちの、前記第1の信号線路と前記第2の信号線路を各々の線路端にて接続する前記第1の導電性ビアに最も近い前記導電性ビアaの外周から、前記第1の面状グランドパタンの前記第1の信号線路側の外周辺への最短距離をL1、
前記第2のコプレーナ線路に備わる複数の前記第2の導電性ビアのうちの、前記導電性ビアaを除いて、前記第1の導電性ビアに最も近い前記導電性ビアbの外周から、前記第2の面状グランドパタンの前記第2の信号線路側の外周辺への最短距離をL3、
前記第1のグランドパタンと前記第2の面状グランドパタンの間の誘電体層厚をL5、
前記第1の導電性ビアの外周から、前記第1の信号線路の外周辺への最短距離をL6、
前記第1の導電性ビアの外周から、前記第2の信号線路の外周辺への最短距離をL7、
前記第1のコプレーナ線路に備わる複数の前記第2の導電性ビアのうちの、前記導電性ビアaを除いて、前記第1の導電性ビアに最も近い前記導電性ビアcの外周から、前記第1の面状グランドパタンの前記第1の信号線路側の外周辺への最短距離をL8、
前記導電性ビアbの外周から、前記第2の面状グランドパタンの前記第1のコプレーナ線路側の外周辺への最短距離をL12、
前記第1のコプレーナ線路の実効比誘電率をε1、
前記第2のコプレーナ線路の実効比誘電率をε2、
前記第2の導電性ビアの直径をφ、
伝送する信号帯域における真空中での最小波長をλ0としたとき、次の関係式
および、
式
を満足するように、前記第2の面状グランドパタンと、前記導電性ビアaとの間を分離している、請求項3または4に記載の高周波基板。 - 前記第2のコプレーナ線路と同じ配線層の、前記第1のコプレーナ線路が形成されている領域と対向する領域に形成され、かつ、前記第1の面状グランドパタンと前記第2のグランドパタンの両方に前記第2の導電性ビアにより電気的に接続された第3のグランドパタンをさらに備え、
前記第2の信号線路と前記第1の導電性ビアとの接続部付近から前記第1のコプレーナ線路の延在方向において、前記第3のグランドパタンが、前記導電性ビアaから分離している、請求項1から6のいずれか1項に記載の高周波基板。 - 分離されている前記第3のグランドパタンと前記導電性ビアaの外周との最小距離が、前記第1のコプレーナ線路にて設定される前記第2の導電性ビアの間隔以下である、請求項7に記載の高周波基板。
- 請求項1から9のいずれか1項に記載の高周波基板に半導体集積回路チップが実装された高周波モジュール。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009538003A JP5397225B2 (ja) | 2007-10-25 | 2008-09-10 | 高周波基板および、これを用いた高周波モジュール |
Applications Claiming Priority (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007277686 | 2007-10-25 | ||
JP2007277686 | 2007-10-25 | ||
JP2009538003A JP5397225B2 (ja) | 2007-10-25 | 2008-09-10 | 高周波基板および、これを用いた高周波モジュール |
PCT/JP2008/066347 WO2009054201A1 (ja) | 2007-10-25 | 2008-09-10 | 高周波基板および、これを用いた高周波モジュール |
Publications (2)
Publication Number | Publication Date |
---|---|
JPWO2009054201A1 true JPWO2009054201A1 (ja) | 2011-03-03 |
JP5397225B2 JP5397225B2 (ja) | 2014-01-22 |
Family
ID=40579308
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009538003A Active JP5397225B2 (ja) | 2007-10-25 | 2008-09-10 | 高周波基板および、これを用いた高周波モジュール |
Country Status (3)
Country | Link |
---|---|
US (1) | US20100254094A1 (ja) |
JP (1) | JP5397225B2 (ja) |
WO (1) | WO2009054201A1 (ja) |
Families Citing this family (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8451176B2 (en) * | 2009-06-11 | 2013-05-28 | Honeywell International Inc. | Method for achieving intrinsic safety compliance in wireless devices using isolated overlapping grounds and related apparatus |
JP5992825B2 (ja) * | 2012-12-29 | 2016-09-14 | 京セラ株式会社 | 配線基板 |
JP6247353B2 (ja) * | 2016-07-25 | 2017-12-13 | 京セラ株式会社 | 配線基板の製造方法 |
CN111788737B (zh) * | 2017-11-10 | 2022-11-15 | 雷神公司 | 毫米波传输线架构 |
US11289814B2 (en) | 2017-11-10 | 2022-03-29 | Raytheon Company | Spiral antenna and related fabrication techniques |
US10813210B2 (en) | 2017-11-10 | 2020-10-20 | Raytheon Company | Radio frequency circuit comprising at least one substrate with a conductively filled trench therein for electrically isolating a first circuit portion from a second circuit portion |
CN111602299B (zh) | 2017-11-10 | 2023-04-14 | 雷神公司 | 增材制造技术(amt)薄型辐射器 |
US20190150296A1 (en) * | 2017-11-10 | 2019-05-16 | Raytheon Company | Additive manufacturing technology microwave vertical launch |
US11089687B2 (en) | 2018-02-28 | 2021-08-10 | Raytheon Company | Additive manufacturing technology (AMT) low profile signal divider |
AU2019228500B2 (en) | 2018-02-28 | 2023-07-20 | Raytheon Company | Snap-RF interconnections |
JP2020088255A (ja) * | 2018-11-29 | 2020-06-04 | 京セラ株式会社 | 配線基板 |
WO2023133750A1 (en) * | 2022-01-13 | 2023-07-20 | Commscope Technologies Llc | Ultra wideband board-to-board transitions for stripline rf transmisison lines |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5057798A (en) * | 1990-06-22 | 1991-10-15 | Hughes Aircraft Company | Space-saving two-sided microwave circuitry for hybrid circuits |
SE9502326D0 (sv) * | 1995-06-27 | 1995-06-27 | Sivers Ima Ab | Mikrovågskrets, sådan krets av kapslat utförande, samt användning av mikrovågskretsen i ett kretsarrangemang |
JP3008939B1 (ja) * | 1998-09-24 | 2000-02-14 | 住友金属工業株式会社 | 高周波回路基板 |
JP4018317B2 (ja) * | 2000-04-14 | 2007-12-05 | 株式会社住友金属エレクトロデバイス | 高周波伝送線路基板、及び高周波パッケージ |
JP2002185201A (ja) * | 2000-12-08 | 2002-06-28 | Kyocera Corp | 高周波用配線基板 |
JP4462782B2 (ja) * | 2001-04-26 | 2010-05-12 | 京セラ株式会社 | 高周波用配線基板 |
JP2004064174A (ja) * | 2002-07-25 | 2004-02-26 | Kyocera Corp | 高周波用配線基板 |
-
2008
- 2008-09-10 JP JP2009538003A patent/JP5397225B2/ja active Active
- 2008-09-10 US US12/739,847 patent/US20100254094A1/en not_active Abandoned
- 2008-09-10 WO PCT/JP2008/066347 patent/WO2009054201A1/ja active Application Filing
Also Published As
Publication number | Publication date |
---|---|
WO2009054201A1 (ja) | 2009-04-30 |
JP5397225B2 (ja) | 2014-01-22 |
US20100254094A1 (en) | 2010-10-07 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5397225B2 (ja) | 高周波基板および、これを用いた高周波モジュール | |
KR100949224B1 (ko) | 필터 회로 장치 및 그 제조 방법 | |
KR100725363B1 (ko) | 회로 기판 및 그 제조 방법 | |
JP5725031B2 (ja) | 構造体及び配線基板 | |
US20060285273A1 (en) | Composite distributed dielectric structure | |
US9214715B2 (en) | Hybrid coupler device having plural transmission line structures with unwound-rewound geometry | |
JPWO2008133010A1 (ja) | フィルタ回路素子及び電子回路装置 | |
JP2010506387A (ja) | 高周波適合性ラインを有する基板 | |
US6643924B2 (en) | Method of manufacturing a distributed constant filter circuit module | |
WO2009119443A1 (ja) | 高周波基板および高周波モジュール | |
JP7127460B2 (ja) | バンドパスフィルタ | |
US20080211604A1 (en) | High frequency circuit board converting a transmission mode for mounting a semiconductor device | |
JP4198912B2 (ja) | 対称ストリップラインと非対称ストリップラインの間の遷移構造 | |
JP5445134B2 (ja) | 高周波基板および、これを用いた高周波モジュール | |
TW201128846A (en) | High impedance trace | |
US8154364B2 (en) | High-frequency transmission line having ground surface patterns with a plurality of notches therein | |
JP5713001B2 (ja) | 高周波伝送線路及び回路基板 | |
JP2006042098A (ja) | 高周波用配線基板 | |
US20140209367A1 (en) | Wiring board | |
JP4526713B2 (ja) | 高周波回路 | |
JP4377725B2 (ja) | 高周波用配線基板 | |
KR100745993B1 (ko) | 복수개의 비아 구조를 포함하는 회로 기판 | |
JP4328296B2 (ja) | 積層ストリップラインフィルタ | |
JP2022012338A (ja) | インピーダンス変換線路 | |
JP2005018627A (ja) | データ転送回路基板 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20110812 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130709 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130816 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20130924 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20131007 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5397225 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |