JPWO2006095751A1 - A / D converter and data transmission device using A / D converter - Google Patents

Abstract

高い周波数まで使用可能であり、かつオンライン調整可能なＡ／Ｄ変換装置およびＡ／Ｄ変換装置を使用したデータ伝送装置を提供する。Ａ／Ｄ変換装置３２は、入力信号を微分した情報に基づいて内蔵する補正値メモリから補正値を読み出し、変換されたデジタル値に加算して補正された値を出力する。受信側調整制御回路３８は、レベル判定回路３５から出力される評価情報に基づき、多数のパラメータを同時に調整可能な遺伝的アルゴリズムを使用してＡ／Ｄ変換装置３２の補正値をオンライン調整する。更に、イコライザやＴＨＰプリコーダも同時に調整してもよい。伝送装置の状態を常に最適な状態に保つことができ、経年変化等にも対応した校正が可能である。An A / D conversion device that can be used up to a high frequency and can be adjusted online, and a data transmission device using the A / D conversion device are provided. The A / D conversion device 32 reads a correction value from a built-in correction value memory based on information obtained by differentiating the input signal, adds the correction value to the converted digital value, and outputs a corrected value. The reception side adjustment control circuit 38 adjusts the correction value of the A / D conversion device 32 on-line using a genetic algorithm capable of simultaneously adjusting a large number of parameters based on the evaluation information output from the level determination circuit 35. Further, the equalizer and the THP precoder may be adjusted simultaneously. The state of the transmission device can always be kept in an optimal state, and calibration corresponding to aging and the like is possible.

Description

本発明は、Ａ／Ｄ変換装置およびＡ／Ｄ変換装置を使用したデータ伝送装置に関するものであり、特に、高い周波数まで使用可能であり、かつオンライン調整可能なＡ／Ｄ変換装置およびＡ／Ｄ変換装置を使用したデータ伝送装置に関するものである。   The present invention relates to an A / D conversion device and a data transmission device using the A / D conversion device, and in particular, an A / D conversion device and an A / D that can be used up to a high frequency and can be adjusted online. The present invention relates to a data transmission device using a conversion device.

従来、高速のＡ／Ｄ変換装置としては、フラッシュ型のＡ／Ｄ変換器が使用されていた。下記特許文献１にはフラッシュ型のＡ／Ｄ変換器の一例が開示されている。このフルフラッシュ型Ａ／Ｄ変換器には上側基準電圧ＶRTと下側基準電圧ＶRBが与えられている。そして、上側基準電圧ＶRTと下側基準電圧ＶRBとの間には抵抗群が接続されており、上側基準電圧ＶRTと下側基準電圧ＶRBとの間の電圧は等間隔に分圧されている。   Conventionally, a flash A / D converter has been used as a high-speed A / D converter. Patent Document 1 below discloses an example of a flash type A / D converter. The full flash A / D converter is supplied with an upper reference voltage VRT and a lower reference voltage VRB. A resistor group is connected between the upper reference voltage VRT and the lower reference voltage VRB, and the voltage between the upper reference voltage VRT and the lower reference voltage VRB is divided at equal intervals.

抵抗群からの電圧はコンパレータ群の比較基準電圧となり、コンパレータ群における例えば番号１〜２５６が付されている２５６個のコンパレータは、その比較基準電圧とアナログ入力信号ＶINとを比較し、０または１を出力する。コンパレータ群の出力（比較結果）はエンコーダに入力され、エンコーダは例えばバイナリーコードに変換された８ビットのデジタル信号ＤOUT を出力する。
特開平１０−１０８０４１ The voltage from the resistor group becomes the comparison reference voltage of the comparator group. For example, 256 comparators numbered 1 to 256 in the comparator group compare the comparison reference voltage with the analog input signal VIN, and 0 or 1 Is output. The output (comparison result) of the comparator group is input to the encoder, and the encoder outputs, for example, an 8-bit digital signal DOUT converted into a binary code.
JP-A-10-108041

例えば１０ギガＬＡＮ伝送装置のような高速の有線伝送装置に使用される信号方式として、最近ＴＨＰ（Tomlinson Harashima Precoding）方式が注目されている。このＴＨＰ方式は、プレエンファシス方式を改良したものであり、伝送路を擬似するＦＩＲフィルタを使用したプリエンファシス回路の途中にモジュロ演算回路を挿入して、出力信号の振幅を所定の範囲内に抑圧する方式である。下記非特許文献１には、ＴＨＰ方式の波形調整技術が開示されている。
「Matched-Transmission Technique for Channels With Intersymbol Interference」IEEE TRANSACTIONS ON COMMUNICATIONS,VOL.COM-20,NO.4 AUGUST 1972 774〜780ページ。 For example, a THP (Tomlinson Harashima Precoding) method has recently attracted attention as a signal method used for a high-speed wired transmission device such as a 10 giga LAN transmission device. This THP method is an improvement of the pre-emphasis method. A modulo arithmetic circuit is inserted in the middle of the pre-emphasis circuit using the FIR filter that simulates the transmission path, and the amplitude of the output signal is suppressed within a predetermined range. It is a method to do. Non-Patent Document 1 below discloses a THP waveform adjustment technique.
“Matched-Transmission Technique for Channels With Intersymbol Interference”, IEEE TRANSACTIONS ON COMMUNICATIONS, VOL.COM-20, NO.4 AUGUST 1972, pages 774-780.

ＴＨＰ方式においては、送信端においては信号レベルが所定の幅内に抑圧されるが、伝送路を経由して受信される信号は、絶対値は減衰しているが、信号値の取り得る値が拡散し、送信側における信号幅の数倍以上に広がってしまうという性質がある。従って、この信号をＡＤ変換器でデジタル信号に変換する際には、広がった信号幅分を所定の分解能で変換する必要があり、高精度のＡＤ変換器が必要である。   In the THP system, the signal level is suppressed within a predetermined width at the transmitting end, but the signal received via the transmission path is attenuated in absolute value, but the signal value can take a value. It has the property of spreading and spreading over several times the signal width on the transmission side. Therefore, when this signal is converted into a digital signal by the AD converter, it is necessary to convert the widened signal width with a predetermined resolution, and a highly accurate AD converter is required.

ところが、上記した従来のＡ／Ｄ変換器を使用した場合、高速で動作させると変換誤差が大きくなり、必要な精度が得られないという問題点があった。また、経年変化や動作環境によってＡ／Ｄ変換器の精度が低下するという問題点もあった。本発明は上記した課題を解決し、高い周波数まで使用可能であり、かつオンライン調整可能なＡ／Ｄ変換装置およびＡ／Ｄ変換装置を使用したデータ伝送装置を提供することを目的とする。   However, when the conventional A / D converter described above is used, there is a problem that if it is operated at a high speed, a conversion error becomes large and a necessary accuracy cannot be obtained. In addition, there is a problem that the accuracy of the A / D converter is lowered due to aging and operating environment. An object of the present invention is to solve the above-described problems, and to provide an A / D conversion device that can be used up to a high frequency and that can be adjusted online, and a data transmission device that uses the A / D conversion device.

本発明者は、ＩＣ化したＡ／Ｄ変換器を使用して超高速でＡ／Ｄ変換を行う場合に、サンプルホールド回路のホールドタイミングあるいはフラッシュ型のＡ／Ｄ変換回路の場合にはコンパレータの出力信号のラッチタイミングのわずかなずれが変換誤差の原因になり、この誤差は入力信号の振幅の単位時間当たりの変化（傾斜＝微分値）が大きいほど大きくなることを見出した。   When performing A / D conversion at an ultra-high speed using an integrated A / D converter, the inventor of the present invention has a comparator timing in the case of a hold timing of a sample hold circuit or a flash type A / D conversion circuit. It has been found that a slight shift in the latch timing of the output signal causes a conversion error, and this error increases as the change per unit time in the amplitude of the input signal (slope = differential value) increases.

タイミングのわずかなずれの原因は例えばＩＣ内の回路構成や配線の配置に基づく信号の遅延によるものと推定される。しかし、ＩＣ内の各回路の信号の遅延量を正確に制御してＩＣを設計することは非常に困難である。また、経年変化や動作環境によってもずれが発生する。そこで、本発明においては、入力信号の微分値に基づいてＡ／Ｄ変換器の出力値を補正することにより、高速かつ高精度なＡ／Ｄ変換器を得るようにした。また、前記補正値をオンラインで調整できるようにした。   The cause of the slight timing shift is estimated to be due to signal delay based on, for example, the circuit configuration in the IC and the wiring arrangement. However, it is very difficult to design an IC by accurately controlling the delay amount of the signal of each circuit in the IC. In addition, deviations occur due to secular changes and operating environments. Therefore, in the present invention, a high-speed and high-precision A / D converter is obtained by correcting the output value of the A / D converter based on the differential value of the input signal. The correction value can be adjusted online.

本発明のＡ／Ｄ変換装置は、入力アナログ信号をデジタル信号に変換する主Ａ／Ｄ変換手段と、入力アナログ信号を微分処理する微分手段と、前記微分手段の出力信号をデジタル信号に変換する補助Ａ／Ｄ変換手段と、前記主Ａ／Ｄ変換手段および前記補助Ａ／Ｄ変換手段の出力デジタル信号をアドレスとして入力し、補正値あるいは補正された出力値を出力する記憶手段と、前記記憶手段に補正値あるいは補正された出力値を書き込む書込手段とを備えたことを主要な特徴とする。   An A / D conversion device according to the present invention converts a main A / D conversion means for converting an input analog signal into a digital signal, a differentiation means for differentiating the input analog signal, and converts an output signal of the differentiation means into a digital signal. Auxiliary A / D conversion means, storage means for inputting output digital signals of the main A / D conversion means and the auxiliary A / D conversion means as addresses, and outputting a correction value or a corrected output value; and the storage The main feature is that the means includes a writing means for writing the correction value or the corrected output value.

また、前記したＡ／Ｄ変換装置において、前記記憶手段は、主Ａ／Ｄ変換手段から出力されるデジタル信号の補正値を記憶しており、前記Ａ／Ｄ変換装置は更に、前記記憶手段から出力される補正値と前記主Ａ／Ｄ変換手段から出力されるデジタル信号とを加算する加算手段を備えた点にも特徴がある。   In the A / D converter described above, the storage unit stores a correction value of a digital signal output from the main A / D converter, and the A / D converter further includes the storage unit. There is also a feature in that addition means for adding the output correction value and the digital signal output from the main A / D conversion means is provided.

本発明のＡ／Ｄ変換装置を使用したデータ伝送装置は、前記したＡ／Ｄ変換装置と、受信信号の評価情報を生成する評価情報生成手段と、前記評価情報に基づき、少なくとも前記Ａ／Ｄ変換装置を調整する調整手段とを備えたことを主要な特徴とする。   The data transmission device using the A / D conversion device of the present invention includes at least the A / D conversion based on the A / D conversion device, the evaluation information generating means for generating the evaluation information of the received signal, and the evaluation information. The main feature is that an adjustment means for adjusting the conversion device is provided.

また、前記したＡ／Ｄ変換装置を使用したデータ伝送装置において、前記調整手段は、遺伝的アルゴリズムを使用して調整を行う点にも特徴がある。また、前記したＡ／Ｄ変換装置を使用したデータ伝送装置において、前記調整手段は、前記評価情報に基づき、前記Ａ／Ｄ変換装置およびイコライザ手段を同時に調整する点にも特徴がある。また、前記したＡ／Ｄ変換装置を使用したデータ伝送装置において、前記調整手段は、前記評価情報に基づき、前記Ａ／Ｄ変換装置、イコライザ手段およびＴＨＰプリコーダを同時に調整する点にも特徴がある。   In the data transmission apparatus using the A / D converter described above, the adjustment means is characterized in that adjustment is performed using a genetic algorithm. In the data transmission apparatus using the A / D conversion apparatus, the adjustment means adjusts the A / D conversion apparatus and the equalizer means simultaneously based on the evaluation information. In the data transmission apparatus using the A / D converter described above, the adjusting unit adjusts the A / D converter, the equalizer unit, and the THP precoder simultaneously based on the evaluation information. .

本発明のＡ／Ｄ変換装置は上記のような構成によって以下のような効果がある。
（１）超高速に動作可能であり、かつ高精度なＡ／Ｄ変換器を提供できる。
（２）Ａ／Ｄ変換器のＩＣ設計時に信号遅延に関する正確な検証を行う必要がなく、補正前のＡ／Ｄ変換器には高い精度が要求されないので、回路設計が容易になる。The A / D conversion device of the present invention has the following effects by the above configuration.
(1) It is possible to provide an A / D converter that can operate at a very high speed and is highly accurate.
(2) It is not necessary to perform accurate verification regarding signal delay at the time of IC design of the A / D converter, and high accuracy is not required for the A / D converter before correction, so that circuit design becomes easy.

また、本発明のＡ／Ｄ変換装置を使用したデータ伝送装置は上記のような構成によって以下のような効果がある。
（３）多数のパラメータを同時に調整可能な遺伝的アルゴリズムを使用してイコライザやＴＨＰプリコーダと同時にオンラインで調整することにより、伝送装置の状態を常に最適な状態に保つことができる。
（４）経年変化等に対応してＡ／Ｄ変換装置の記憶手段に記憶される補正値を修正することにより校正が可能である。Further, the data transmission apparatus using the A / D conversion apparatus of the present invention has the following effects by the above configuration.
(3) By using a genetic algorithm capable of adjusting a large number of parameters at the same time and adjusting them on-line simultaneously with the equalizer and the THP precoder, the state of the transmission apparatus can always be kept in an optimum state.
(4) Calibration can be performed by correcting the correction value stored in the storage means of the A / D converter in response to aging.

図１は本発明のＡ／Ｄ変換装置を含む高速デジタルデータ伝送装置全体の構成を示すブロック図である。FIG. 1 is a block diagram showing the overall configuration of a high-speed digital data transmission apparatus including an A / D conversion apparatus according to the present invention. 図２は本発明のＡ／Ｄ変換器３２の構成を示すブロック図である。FIG. 2 is a block diagram showing the configuration of the A / D converter 32 of the present invention. 図３は微分回路４１の構成例を示すブロック図である。FIG. 3 is a block diagram illustrating a configuration example of the differentiating circuit 41. 図４は主Ａ／Ｄ変換器４０の構成例を示すブロック図である。FIG. 4 is a block diagram illustrating a configuration example of the main A / D converter 40. 図５はイコライザ回路３４の構成を示すブロック図である。FIG. 5 is a block diagram showing a configuration of the equalizer circuit 34. 図６はレベル判定回路３５の構成を示すブロック図である。FIG. 6 is a block diagram showing the configuration of the level determination circuit 35. 図７は受信側調整制御回路３８の構成を示すブロック図である。FIG. 7 is a block diagram showing a configuration of the reception side adjustment control circuit 38. 図８は本発明における調整システムの処理内容を示すフローチャートである。FIG. 8 is a flowchart showing the processing contents of the adjustment system according to the present invention.

符号の説明Explanation of symbols

１０…送信回路
１１…符号変換器
１２…ＰＮ信号発生回路
１３…スイッチ
１４…ＴＨＰプリコーダ
１５…Ｄ／Ａ変換器
１６…アンプ
１７…送信側調整制御回路
２０…ハイブリッド回路
２１…伝送ケーブル
３０…受信回路
３１…可変利得アンプ
３２…Ａ／Ｄ変換器
３３…シンボル同期回路
３４…イコライザ回路
３５…レベル判定回路
３６…ＴＨＰデコーダ
３７…符号逆変換回路
３８…受信側調整制御回路DESCRIPTION OF SYMBOLS 10 ... Transmission circuit 11 ... Code converter 12 ... PN signal generation circuit 13 ... Switch 14 ... THP precoder 15 ... D / A converter 16 ... Amplifier 17 ... Transmission side adjustment control circuit 20 ... Hybrid circuit 21 ... Transmission cable 30 ... Reception Circuit 31 ... Variable gain amplifier 32 ... A / D converter 33 ... Symbol synchronization circuit 34 ... Equalizer circuit 35 ... Level determination circuit 36 ... THP decoder 37 ... Sign reverse conversion circuit 38 ... Reception side adjustment control circuit

本発明のＡ／Ｄ変換装置は、ツイストペアケーブルに代表される平衡ケーブルや同軸ケーブルを使用した数ギガｂｐｓ以上の超高速デジタルデータ伝送装置（ＬＡＮ）に使用することを前提として開発されたものである。しかし、本発明のＡ／Ｄ変換装置はこれに限らず、任意の信号のＡ／Ｄ変換に適用可能である。以下実施例１について説明する。   The A / D converter of the present invention was developed on the assumption that it is used for an ultrahigh-speed digital data transmission device (LAN) of several gigabps or more using a balanced cable or a coaxial cable represented by a twisted pair cable. is there. However, the A / D conversion apparatus of the present invention is not limited to this, and can be applied to A / D conversion of an arbitrary signal. Example 1 will be described below.

図１は、本発明のＡ／Ｄ変換装置を含む高速デジタルデータ伝送装置全体の構成を示すブロック図である。この実施例は伝送ケーブル２１の両端に接続された同じ構成の全二重データ送受信装置からなっている。なお、例えば１０ギガイーサネット（登録商標）においては図１の伝送装置を４組使用する。   FIG. 1 is a block diagram showing the overall configuration of a high-speed digital data transmission apparatus including an A / D conversion apparatus according to the present invention. This embodiment consists of a full-duplex data transmitter / receiver of the same configuration connected to both ends of the transmission cable 21. For example, in 10 Gigabit Ethernet (registered trademark), four sets of the transmission apparatus of FIG. 1 are used.

送信回路１０は、符号変換器１１、ＰＮ信号発生回路１２、スイッチ１３、ＴＨＰプリコーダ１４、Ｄ／Ａ変換器１５、アンプ１６、送信側調整制御回路１７からなる。符号変換器１１は、送信データを所定ビット毎に区切り、そのビット列の値と対応して、複数の信号レベル（電圧値）の１つを出力する。   The transmission circuit 10 includes a code converter 11, a PN signal generation circuit 12, a switch 13, a THP precoder 14, a D / A converter 15, an amplifier 16, and a transmission side adjustment control circuit 17. The code converter 11 divides the transmission data into predetermined bits and outputs one of a plurality of signal levels (voltage values) corresponding to the value of the bit string.

ＴＨＰプリコーダ１４は、例えば加算器、モジュロ演算器、ＦＩＲフィルタからなる。入力信号は加算器に入力され、加算器は入力信号からＦＩＲフィルタの出力を減算してモジュロ演算器へ出力する。モジュロ演算器の出力信号はＦＩＲフィルタに入力され、ＦＩＲフィルタの出力は加算器へ出力される。ＦＩＲフィルタにはイコライザ回路も含めた伝送路のインパルス応答の係数が設定されている。   The THP precoder 14 includes, for example, an adder, a modulo calculator, and an FIR filter. The input signal is input to the adder, and the adder subtracts the output of the FIR filter from the input signal and outputs the result to the modulo calculator. The output signal of the modulo calculator is input to the FIR filter, and the output of the FIR filter is output to the adder. In the FIR filter, a coefficient of an impulse response of a transmission line including an equalizer circuit is set.

ＴＨＰプリコーダ１４の出力はＤＡＣ１５によってアナログ信号に変換され、アンプ１６、ハイブリッド回路２０を介して送信される。送信側トレーニング制御回路１７は、例えば装置の電源投入時等にスイッチ１３をＰＮ信号発生回路１２に切り替え、伝送路にトレーニング信号を送出し、受信側の回路で適切なＴＨＰ係数を算出し、受信側から返送されてきたＴＨＰ係数データを受信して、ＴＨＰプリコーダ１４に設定する。また、信号伝送中においても、受信回路側における信号の評価結果に基づきＴＨＰプリコーダ１４の係数の調整を行ってもよい。   The output of the THP precoder 14 is converted into an analog signal by the DAC 15 and transmitted through the amplifier 16 and the hybrid circuit 20. The transmission-side training control circuit 17 switches the switch 13 to the PN signal generation circuit 12 when the apparatus is turned on, for example, sends a training signal to the transmission line, calculates an appropriate THP coefficient in the reception-side circuit, and receives it. The THP coefficient data returned from the side is received and set in the THP precoder 14. Even during signal transmission, the coefficient of the THP precoder 14 may be adjusted based on the signal evaluation result on the receiving circuit side.

次に、受信回路について説明する。受信回路３０は、可変利得アンプ３１、本発明によるＡ／Ｄ変換器３２、シンボル同期回路３３、イコライザ回路３４、レベル判定回路３５、ＴＨＰデコーダ３６、符号逆変換回路３７、受信側調整制御回路３８等からなる。   Next, the receiving circuit will be described. The reception circuit 30 includes a variable gain amplifier 31, an A / D converter 32 according to the present invention, a symbol synchronization circuit 33, an equalizer circuit 34, a level determination circuit 35, a THP decoder 36, a sign reverse conversion circuit 37, and a reception side adjustment control circuit 38. Etc.

可変利得アンプ３１は、Ａ／Ｄ変換器３２の出力信号のレベルが送信回路のＤＡＣ１５の入力信号と同じ信号レベルになるように、受信された信号を増幅する。シンボル同期回路３３は受信信号から同期信号を再生し、本発明のＡ／Ｄ変換器３２は受信信号をＡ／Ｄ変換する。   The variable gain amplifier 31 amplifies the received signal so that the level of the output signal of the A / D converter 32 becomes the same signal level as the input signal of the DAC 15 of the transmission circuit. The symbol synchronization circuit 33 regenerates the synchronization signal from the received signal, and the A / D converter 32 of the present invention A / D converts the received signal.

イコライザ回路３４は公知のＦＩＲ形式のデジタルフィルタ回路である。レベル判定回路３５は受信信号が多値のどの領域内にあるかを判定する回路であり、ＴＨＰデコーダ３６は、ＴＨＰプリコーダ１４内のモジュロ演算器と同一の特性を有するモジュロ演算回路である。符号逆変換器３７はＴＨＰデコーダ３６の出力を元のビット情報に逆変換する。   The equalizer circuit 34 is a known FIR digital filter circuit. The level determination circuit 35 is a circuit that determines in which multi-valued area the received signal is, and the THP decoder 36 is a modulo arithmetic circuit having the same characteristics as the modulo arithmetic unit in the THP precoder 14. The sign reverse converter 37 reversely converts the output of the THP decoder 36 into the original bit information.

受信側調整制御回路３８は、送信側調整制御回路１７と共働して、トレーニング信号を使用して可変利得アンプ３２の利得やイコライザ回路３４を調整する。また、データ通信中に信号が信号配置の中心レベルからどちら側にどの程度ずれているかというような、より精細な信号評価情報を取得して、評価値が向上するように、Ａ／Ｄ変換器３２およびイコライザ回路３４の補正値やフィルタ係数を例えば遺伝的アルゴリズムに基づいて同時に調整する。なお、可変利得アンプ３１や送信側のＴＨＰプリコーダ１４も同時に調整するようにしてもよい。   The reception side adjustment control circuit 38 cooperates with the transmission side adjustment control circuit 17 to adjust the gain of the variable gain amplifier 32 and the equalizer circuit 34 using the training signal. Further, an A / D converter is provided so as to obtain more detailed signal evaluation information such as how much the signal is deviated from the central level of the signal arrangement during data communication and to improve the evaluation value. The correction values and filter coefficients of 32 and the equalizer circuit 34 are simultaneously adjusted based on, for example, a genetic algorithm. Note that the variable gain amplifier 31 and the THP precoder 14 on the transmission side may be adjusted simultaneously.

図２は、本発明のＡ／Ｄ変換器３２の構成を示すブロック図である。Ａ／Ｄ変換器３２は、入力アナログ信号をデジタル信号に変換する主Ａ／Ｄ変換手段である主Ａ／Ｄ変換器４０、入力アナログ信号を微分処理する微分手段である微分回路４１、微分手段の出力信号をデジタル信号に変換する補助Ａ／Ｄ変換手段である補助Ａ／Ｄ変換器４２、主Ａ／Ｄ変換手段および補助Ａ／Ｄ変換手段の出力デジタル信号をアドレスとして入力し、補正値あるいは補正された出力値を出力する記憶手段である補正値メモリ４３、記憶手段から出力される補正値と前記主Ａ／Ｄ変換手段から出力されるデジタル信号とを加算する加算手段である加算器４４、タイミング生成回路４５、記憶手段に情報を書き込む書込手段であるメモリ書込回路４６を備えている。   FIG. 2 is a block diagram showing the configuration of the A / D converter 32 of the present invention. The A / D converter 32 includes a main A / D converter 40 that is a main A / D converter for converting an input analog signal into a digital signal, a differentiating circuit 41 that is a differentiating means for differentiating the input analog signal, and a differentiating means. The output digital signals of the auxiliary A / D converter 42, the main A / D conversion means, and the auxiliary A / D conversion means, which are auxiliary A / D conversion means for converting the output signals of the above signals into digital signals, are input as addresses, and correction values Alternatively, a correction value memory 43 that is a storage unit that outputs a corrected output value, and an adder that is an addition unit that adds the correction value output from the storage unit and the digital signal output from the main A / D conversion unit 44, a timing generation circuit 45, and a memory writing circuit 46 which is a writing means for writing information into the storage means.

図４は、主Ａ／Ｄ変換器４０の構成例を示すブロック図である。主Ａ／Ｄ変換器４０としては例えば図４に示すようなフラッシュ型のＡ／Ｄ変換回路を採用可能である。入力信号は複数（例えば１２８個）のコンパレータ６０全ての一方の入力端子に並列に入力されている。コンパレータ６０の他方の入力端子には基準電圧を抵抗群６１によって等分圧した基準電圧が印加されている。コンパレータ６０の出力はラッチ回路６２によってラッチされ、エンコーダ６３によって例えば７ビットのバイナリーコードに変換されて出力される。   FIG. 4 is a block diagram illustrating a configuration example of the main A / D converter 40. As the main A / D converter 40, for example, a flash type A / D conversion circuit as shown in FIG. 4 can be adopted. The input signal is inputted in parallel to one input terminal of all the plural (for example, 128) comparators 60. A reference voltage obtained by equally dividing the reference voltage by the resistor group 61 is applied to the other input terminal of the comparator 60. The output of the comparator 60 is latched by a latch circuit 62, converted into, for example, a 7-bit binary code by an encoder 63, and output.

図３は、微分回路４１の構成例を示すブロック図である。微分回路４１としては、例えば図３に示すような積分型微分回路を採用可能である。この積分型微分回路は差動入出力端子を備えた利得が１の２つのアンプ５０、５１を備え、一方のアンプ５０には入力信号をそのまま入力し、他方のアンプ５１には、入力信号を抵抗５２、５３およびコンデンサ５４、５５からなる積分回路を介して入力する。そして、それぞれのアンプ５０、５１の出力端子同士は逆極性で接続されている。   FIG. 3 is a block diagram illustrating a configuration example of the differentiating circuit 41. As the differentiating circuit 41, for example, an integrating type differentiating circuit as shown in FIG. 3 can be adopted. This integral differentiation circuit includes two amplifiers 50 and 51 each having a differential input / output terminal and a gain of 1. An input signal is directly input to one amplifier 50 and an input signal is input to the other amplifier 51. Input is made via an integrating circuit comprising resistors 52 and 53 and capacitors 54 and 55. The output terminals of the amplifiers 50 and 51 are connected with opposite polarities.

この結果、出力信号としては、アンプ５０の出力信号（＝入力信号）から入力信号の積分信号を減算した信号、即ち入力信号の微分信号が得られる。なお、微分回路として他の公知の微分回路を採用してもよい。   As a result, a signal obtained by subtracting the integrated signal of the input signal from the output signal (= input signal) of the amplifier 50, that is, a differential signal of the input signal is obtained as the output signal. In addition, you may employ | adopt another well-known differentiation circuit as a differentiation circuit.

図２に戻って、補助Ａ／Ｄ変換器４２は、例えば出力が４ビット程度の主Ａ／Ｄ変換器４０よりも精度の低いもので足りる。補助Ａ／Ｄ変換器４２としては、例えば図４に示すようなフラッシュ型のＡ／Ｄ変換回路など、主Ａ／Ｄ変換器４０と同様の構成を採用可能である。   Returning to FIG. 2, the auxiliary A / D converter 42 may be less accurate than the main A / D converter 40 having an output of about 4 bits, for example. As the auxiliary A / D converter 42, for example, a configuration similar to that of the main A / D converter 40 such as a flash A / D converter circuit as shown in FIG. 4 can be adopted.

補正値メモリ４３は、例えばアドレス入力として１１ビット、データ出力として４ビットを有するメモリである。メモリの種類としては、フラッシュメモリ等の書き替え可能な不揮発性メモリ、ＲＡＭなどを使用可能である。また、補正値を決定した後に変更の必要がない場合には、マスクＲＯＭ、フューズ型ＲＯＭ等を使用可能である。   The correction value memory 43 is, for example, a memory having 11 bits as an address input and 4 bits as a data output. As the type of memory, rewritable nonvolatile memory such as flash memory, RAM, and the like can be used. In the case where there is no need to change after the correction value is determined, a mask ROM, a fuse ROM, or the like can be used.

図２に示す構成においては、補正値メモリ４３には主Ａ／Ｄ変換器４０から出力されるデジタル信号の補正値が記憶されており、読み出された補正値は加算器４４により主Ａ／Ｄ変換器４０から出力されるデジタル信号と加算されて出力される。補正値は例えば４ビットであり、主Ａ／Ｄ変換器４０から出力されるデジタル信号が７ビットの整数であるものとすれば、補正値は例えば小数点以下２ビット、整数部分２ビットからなる。従って、加算後の補正出力データは整数部７ビット、小数部２ビットの計９ビットとなる。   In the configuration shown in FIG. 2, the correction value memory 43 stores the correction value of the digital signal output from the main A / D converter 40, and the read correction value is added to the main A / D by the adder 44. The digital signal output from the D converter 40 is added and output. If the correction value is, for example, 4 bits and the digital signal output from the main A / D converter 40 is a 7-bit integer, the correction value is, for example, 2 bits after the decimal point and 2 bits for the integer part. Therefore, the corrected output data after the addition is 9 bits in total, 7 bits for the integer part and 2 bits for the decimal part.

なお、補正出力値は、主Ａ／Ｄ変換器４０および補助Ａ／Ｄ変換器４２から出力されるデジタル信号（アドレス情報）によって一意に決まるので、例えば９ビットの補正出力値を補正値メモリ４３に書き込んでおいてもよい。このようにすれば、加算器４４は不要となる。   Since the correction output value is uniquely determined by the digital signal (address information) output from the main A / D converter 40 and the auxiliary A / D converter 42, for example, a 9-bit correction output value is used as the correction value memory 43. You may write in In this way, the adder 44 becomes unnecessary.

タイミング生成回路４５は、Ａ／Ｄ変換器に入力されるクロック信号に基づき、主Ａ／Ｄ変換器４０および補助Ａ／Ｄ変換器４２にそれぞれラッチパルスを供給する。通常は、主Ａ／Ｄ変換器４０のサンプリングタイミングと補助Ａ／Ｄ変換器４２のサンプリングタイミングが同じになるようにする。メモリ書込回路４６は、伝送トレーニング時やデータ伝送中、その他Ａ／Ｄ変換器の校正時において補正値メモリ４３の内容を書き替えるための回路である。   The timing generation circuit 45 supplies latch pulses to the main A / D converter 40 and the auxiliary A / D converter 42 based on the clock signal input to the A / D converter. Usually, the sampling timing of the main A / D converter 40 and the sampling timing of the auxiliary A / D converter 42 are made the same. The memory writing circuit 46 is a circuit for rewriting the contents of the correction value memory 43 during transmission training, during data transmission, and during other calibrations of the A / D converter.

図５は、イコライザ回路３４の構成を示すブロック図である。このイコライザ回路３４は周知のトランスバーサルフィルタ（ＦＩＲフィルタ）回路を採用している。シフトレジスタ７０は入力信号を所定のクロック数分だけ遅延させた複数の信号を出力する。複数の加算器７１、７２はシフトレジスタ７０から出力される信号とレジスタ７３に格納されているフィルタ係数データとを乗算する。加算器７４は複数の加算器７１、７２の出力を全て加算して出力する。フィルタ係数は受信側調整制御回路３８から設定される。   FIG. 5 is a block diagram showing a configuration of the equalizer circuit 34. The equalizer circuit 34 employs a known transversal filter (FIR filter) circuit. The shift register 70 outputs a plurality of signals obtained by delaying the input signal by a predetermined number of clocks. The plurality of adders 71 and 72 multiply the signal output from the shift register 70 and the filter coefficient data stored in the register 73. The adder 74 adds all the outputs of the plurality of adders 71 and 72 and outputs the result. The filter coefficient is set from the reception side adjustment control circuit 38.

図６は、レベル判定回路３５の構成を示すブロック図である。なお、この回路は５値を判定する回路例であるが、多値の数は任意である。レベル判定回路３５においては、例えば「＋２」、「＋１」、「０」、「−１」、「−２」の５値の判定ができればデジタルデータを得ることができる。しかし本発明では、５値のそれぞれの判定結果を更に細分化し、アナログ信号の値がしきい値の間の中央付近にある場合と、しきい値付近に偏っている場合を区別する。   FIG. 6 is a block diagram showing a configuration of the level determination circuit 35. Although this circuit is an example of a circuit that determines five values, the number of multi-values is arbitrary. In the level determination circuit 35, digital data can be obtained if, for example, five values of “+2”, “+1”, “0”, “−1”, and “−2” can be determined. However, in the present invention, the determination results of the five values are further subdivided to distinguish the case where the value of the analog signal is near the center between the threshold values and the case where the value is biased near the threshold values.

図中、アナログ信号の値がしきい値の間の中央付近にある場合を○の記号で示し、アナログ信号の値がしきい値付近に偏っている場合を△の記号で示してある。そして、レベル判定回路３５での判定結果が、○の判定となった数と△の判定となった数（の割合）をカウンター９４、９５を用いて計測し、評価信号として受信側調整制御回路３８に出力する。   In the figure, the case where the analog signal value is near the center between the threshold values is indicated by a symbol ◯, and the case where the analog signal value is biased near the threshold value is indicated by a symbol Δ. Then, the number of determination results in the level determination circuit 35 is determined by using the counters 94 and 95 (the ratio), and the reception side adjustment control circuit is used as an evaluation signal. 38.

入力信号は多値数の３倍（図では５×３＝１５）−１の比較回路８０全ての＋側入力端子に入力され、各比較回路８０の−側入力端子にはそれぞれ対応するレジスタ８１の値が入力されている。複数のレジスタ８１には多値のそれぞれの境界の値（Ｖ2A、Ｖ3A、Ｖ4A、Ｖ5A）の他、それぞれの多値の電圧範囲を３等分する２つの境界の値（添え字にB、Cを含むもの）が設定されている。   The input signal is input to the + side input terminals of all the comparison circuits 80 that are three times the multi-value number (5 × 3 = 15 in the figure) −1, and the corresponding register 81 is connected to the − side input terminal of each comparison circuit 80. Value has been entered. In addition to the multi-value boundary values (V2A, V3A, V4A, V5A), the plurality of registers 81 include two boundary values that divide each multi-value voltage range into three equal parts (subscripts B, C Is set).

各比較回路８０は、＋側入力端子の方が電圧が高い場合に「１」を、そうでない場合には「０」を出力する。従って、例えば入力信号の電圧がＶ4AとＶ4Bの間であった場合には、図６において上から５個の比較回路８０の出力は「０」、それ以外の比較回路８０の出力は「１」となる。   Each comparison circuit 80 outputs “1” when the voltage at the + side input terminal is higher, and outputs “0” otherwise. Therefore, for example, when the voltage of the input signal is between V4A and V4B, the outputs of the five comparison circuits 80 from the top in FIG. 6 are “0”, and the outputs of the other comparison circuits 80 are “1”. It becomes.

ラッチ回路８２は所定のタイミングで比較回路８０の出力をラッチし、ＡＮＤゲート８４は一つ上のラッチ出力の反転（否定）信号との論理積を取っている。よって、図６において上から５個目のＡＮＤゲート８４のみが「１」を出力し、他の出力は全て「０」となる。この出力はＯＲゲート８６を介してバイナリ変換器に入力され、例えば「＋１」を示すバイナリコードが出力される。また、図６において上から５個目のＡＮＤゲート８４の出力はＯＲゲート９２を介して△の評価信号を計数するカウンタ９４に接続されており、カウンタ９４が１つカウントアップする。   The latch circuit 82 latches the output of the comparison circuit 80 at a predetermined timing, and the AND gate 84 takes a logical product with the inverted (negative) signal of the latch output one level higher. Therefore, in FIG. 6, only the fifth AND gate 84 from the top outputs “1”, and all other outputs are “0”. This output is input to the binary converter via the OR gate 86, and a binary code indicating, for example, “+1” is output. Further, in FIG. 6, the output of the fifth AND gate 84 from the top is connected to the counter 94 for counting the evaluation signal Δ through the OR gate 92, and the counter 94 counts up by one.

図７は、受信側調整制御回路３８の構成を示すブロック図である。ＣＰＵ１００はＲＯＭ１０１に記憶されているプログラムに基づき、データ入力回路１０３から評価情報を読み込み、ＲＡＭ１０２をワークエリアとして使用して後述する調整処理を実行し、データ出力回路１０４を介して、Ａ／Ｄ変換器の補正値、イコライザ回路のフィルタ係数等を調整する。なお、このような制御回路自体は周知である。   FIG. 7 is a block diagram showing a configuration of the reception side adjustment control circuit 38. The CPU 100 reads evaluation information from the data input circuit 103 based on a program stored in the ROM 101, executes adjustment processing described later using the RAM 102 as a work area, and performs A / D conversion via the data output circuit 104. Adjust the correction value of the filter and the filter coefficient of the equalizer circuit. Such a control circuit itself is well known.

以下に、遺伝的アルゴリズムを用いた回路の調整方法について説明する。なお遺伝的アルゴリズムを用いた一般的な調整手順は、例えば特開２０００−１５６６２７号公報「電子回路およびその調整方法」に開示されている。また、本発明でいう遺伝的アルゴリズムとは、進化的計算手法のことをいい、進化的プログラミング（ＥＰ）の手法も含むものである。   A circuit adjustment method using a genetic algorithm will be described below. A general adjustment procedure using a genetic algorithm is disclosed in, for example, Japanese Patent Application Laid-Open No. 2000-156627 “Electronic circuit and adjustment method thereof”. The genetic algorithm referred to in the present invention refers to an evolutionary calculation technique, and includes an evolutionary programming (EP) technique.

この実施例においては、実際のデータ伝送を行いながら伝送装置の状態が最適に保たれるようにオンラインでＡ／Ｄ変換器およびイコライザ回路の微調整を行う。伝送中の調整範囲は、伝送装置の通信品質に大きな影響を与えないように、直前の良好であった調整結果を中心とした微少範囲に限定する。遺伝的アルゴリズムを用いたオンライン調整における各個体（パラメータセット）の評価には信号の判定結果（評価信号）を利用する。   In this embodiment, the A / D converter and the equalizer circuit are finely adjusted online so that the state of the transmission apparatus is kept optimal while performing actual data transmission. The adjustment range during transmission is limited to a very small range centering on the adjustment result that was good immediately before, so as not to have a large effect on the communication quality of the transmission apparatus. Signal evaluation results (evaluation signals) are used to evaluate each individual (parameter set) in online adjustment using a genetic algorithm.

図８は、本発明における調整システムの処理内容を示すフローチャートである。この処理は受信側調整制御回路３８のＣＰＵ１００によって実行される。Ｓ１０においては個体数分の領域の確保等の初期化を行い、Ｓ１１においては、複数の遺伝子、即ち、Ａ／Ｄ変換補正値およびイコライザ回路のフィルタ係数のパラメータを持つ個体の初期集団の発生を行う。   FIG. 8 is a flowchart showing the processing contents of the adjustment system according to the present invention. This process is executed by the CPU 100 of the reception side adjustment control circuit 38. In S10, initialization such as securing a region for the number of individuals is performed, and in S11, an initial population of individuals having a plurality of genes, that is, parameters of A / D conversion correction values and equalizer circuit filter coefficients is generated. Do.

補正値に関する遺伝子の数は例えば８５個とし、横軸を主Ａ／Ｄ変換器４０の出力、縦軸を補助Ａ／Ｄ変換器４２の出力とする２次元平面においてむらなく均等に分布するように選択する。即ち、主Ａ／Ｄ変換器４０の出力の上位４ビットおよび補助Ａ／Ｄ変換器４２の出力の上位２ビットの組み合わせに基づくアドレス位置の補正値を遺伝子の値とする。遺伝子の初期値としては、補正値として評価値が高いと思われる範囲内において均等に分布するようにそれぞれの値をランダムに指定する。   The number of genes related to the correction value is, for example, 85, and is evenly distributed in a two-dimensional plane having the horizontal axis as the output of the main A / D converter 40 and the vertical axis as the output of the auxiliary A / D converter 42. Select That is, the correction value of the address position based on the combination of the upper 4 bits of the output of the main A / D converter 40 and the upper 2 bits of the output of the auxiliary A / D converter 42 is used as a gene value. As the initial value of the gene, each value is randomly specified so as to be evenly distributed within a range in which the evaluation value is considered to be high as the correction value.

フィルタ係数に関する遺伝子としては全てのフィルタ係数をそれぞれ遺伝子とする。遺伝子の初期値としては、フィルタ係数として評価値が高いと思われる範囲内において均等に分布するようにそれぞれの値をランダムに指定する。過去の調整結果の母集団を記憶しておいてもよい。   As the genes related to the filter coefficients, all the filter coefficients are genes. As the initial values of the genes, the respective values are randomly specified so that they are evenly distributed within a range in which the evaluation value is considered to be high as a filter coefficient. A population of past adjustment results may be stored.

Ｓ１２においては、未評価の個体の１つを選択し、個体内の遺伝子の補正値８５個に基づいて補間演算を行い、補正値メモリ４３に書き込む全ての補正値（アドレス１１ビット＝２０４８個）を算出し、Ａ／Ｄ変換器３２内の補正値メモリ４３に書き込む。   In S12, one of the unevaluated individuals is selected, interpolation is performed based on 85 correction values of genes in the individual, and all correction values written to the correction value memory 43 (address 11 bits = 2048). Is calculated and written to the correction value memory 43 in the A / D converter 32.

例えば前記２次元平面における補助Ａ／Ｄ変換器４２の出力が「０１，００」である行において、例えば遺伝子である主Ａ／Ｄ変換器４０の出力が「０１１０，０００」と「０１１１，０００」の場合の補正値の間には７個の補正値が存在する。従って、この７個の補正値を両端の補正値である遺伝子の値から周知の直線補間演算により求める。   For example, in the row where the output of the auxiliary A / D converter 42 in the two-dimensional plane is “01,00”, for example, the output of the main A / D converter 40 which is a gene is “0110,000” and “0111,000”. There are seven correction values among the correction values in the case of "". Therefore, these seven correction values are obtained from the gene values, which are correction values at both ends, by a known linear interpolation calculation.

この補間演算を主Ａ／Ｄ変換器４０の出力の上位４ビットおよび補助Ａ／Ｄ変換器４２の出力の上位２ビットの全ての組み合わせについて実行することにより、補助Ａ／Ｄ変換器４２の出力の下位２ビットが「００」である全ての行の補正値が生成される。次に、補正値が算出された行と行の間にある補正値を上下の行の補正値から直線補間演算によって求める。この演算を全ての列について実行することにより、全ての補正値が算出される。   By executing this interpolation operation for all combinations of the upper 4 bits of the output of the main A / D converter 40 and the upper 2 bits of the output of the auxiliary A / D converter 42, the output of the auxiliary A / D converter 42 is output. Correction values for all rows in which the lower 2 bits of “00” are “00” are generated. Next, a correction value between the rows where the correction value is calculated is obtained by linear interpolation calculation from the correction values of the upper and lower rows. By executing this calculation for all columns, all correction values are calculated.

Ｓ１３においては、Ｓ１２において選択した個体の遺伝子のフィルタ係数をイコライザ回路３４のレジスタ７３に書き込む。Ｓ１４においては、評価信号カウンタ９４、９５をクリアし、所定期間あるいは所定データ量だけ信号を伝送して、評価信号カウンタ９４、９５によって○の数および△の数を計数する。信号としては実際にデータが伝送される信号を使用してもよいし、データ伝送の途中に評価用の信号を割り込ませてもよい。   In S13, the filter coefficient of the gene of the individual selected in S12 is written in the register 73 of the equalizer circuit 34. In S14, the evaluation signal counters 94 and 95 are cleared, a signal is transmitted for a predetermined period or a predetermined amount of data, and the number of ◯ and the number of Δ are counted by the evaluation signal counters 94 and 95. As the signal, a signal through which data is actually transmitted may be used, or an evaluation signal may be interrupted during data transmission.

Ｓ１５においては、評価信号を読み込み、遺伝的アルゴリズムの評価値Ｆを例えば次式で計算する。ここで、○の数は、カウンタ９５の計数値、△の数はカウンタ９４の計数値である。   In S15, the evaluation signal is read, and the evaluation value F of the genetic algorithm is calculated by the following equation, for example. Here, the number of ○ is the count value of the counter 95 and the number of Δ is the count value of the counter 94.

Ｆ＝（○の数）／｛（○の数）＋（△の数）｝   F = (number of circles) / {(number of circles) + (number of triangles)}

Ｓ１６においては、全ての個体について評価済みか否かが判定され、判定結果が否定の場合にはＳ１２に移行するが、肯定の場合にはＳ１７に移行する。なおＳ１２〜Ｓ１５の処理は最初は全ての個体について行われるが、２巡目以降は新たに生成された個体か遺伝子が変更された個体についてのみ実行される。   In S16, it is determined whether or not all the individuals have been evaluated. If the determination result is negative, the process proceeds to S12. If the determination is affirmative, the process proceeds to S17. The processing of S12 to S15 is initially performed for all individuals, but after the second round, it is performed only for newly generated individuals or individuals whose genes have been changed.

Ｓ１７においては、個体の選択淘汰処理が実行される。即ち、個体を評価値順に並べて、評価の低い所定数の個体を母集団から削除する。Ｓ１８においては、交叉処理が実行される。即ち、二つの親個体からなるペアを所定数だけランダムに選択（複写）し、個々の遺伝子をペアの二つの個体のいずれかからコピーして新たな子個体を作る。なお、個々の遺伝子についてどちらの親個体からコピーするかはランダムに決定する。また、新たに生成する個体数はＳ１７における削除数と同じ数とする。   In S17, an individual selection process is executed. That is, the individuals are arranged in the order of evaluation values, and a predetermined number of individuals with low evaluation are deleted from the population. In S18, a crossover process is executed. That is, a predetermined number of pairs consisting of two parent individuals are randomly selected (copied), and individual genes are copied from one of the two individuals of the pair to create a new child individual. In addition, it is determined at random which parent individual copies each gene. The number of newly generated individuals is the same as the number of deletions in S17.

Ｓ１９においては、突然変異処理が実行される。即ち、個体をランダムに所定数だけ選択して、各個体においてランダムに選択した所定数の遺伝子について、その遺伝子である補正値あるはフィルタ係数をランダムに変化させる突然変異処理を実行し、新たな個体を母集団の元の個体と置き換える。そしてＳ１２に戻り、Ｓ１２〜Ｓ１９の処理を繰り返す。   In S19, a mutation process is executed. That is, a predetermined number of individuals are selected at random, and a mutation process is performed for a predetermined number of genes randomly selected in each individual to change the correction value or filter coefficient of the genes at random. Replace the individual with the original population. And it returns to S12 and repeats the process of S12-S19.

以上、実施例を開示したが、本発明には以下に示すような変形例も考えられる。本発明のＡ／Ｄ変換装置にはフラッシュ型に代表される一括変換型のＡ／Ｄ変換回路が特に好適であり、実施例においては、フラッシュ型のＡ／Ｄ変換回路を使用する例を開示したが、サンプリング回路を併用するパイプライン型あるいは逐次比較型などの他の型のＡ／Ｄ変換回路も採用可能である。   Although the embodiments have been disclosed above, the present invention may be modified as follows. The batch conversion type A / D conversion circuit represented by the flash type is particularly suitable for the A / D conversion device of the present invention. In the embodiment, an example using the flash type A / D conversion circuit is disclosed. However, other types of A / D conversion circuits such as a pipeline type or a successive approximation type using a sampling circuit can also be employed.

実施例の伝送装置においては、Ａ／Ｄ変換装置およびイコライザ回路を同時に調整する例を開示したが、遺伝的アルゴリズムは多数の異種のパラメータを同時に調整することができるので、例えばＡ／Ｄ変換装置、イコライザ回路、送信側のＴＨＰプリコーダを同時に調整するようにしても良い。更に、受信回路の可変利得アンプの利得など、調整可能な全てのパラメータを同時に調整するようにしてもよい。補正値メモリ４３に現在設定されている補正値のデータを外部に読み出す読み出し回路を備えていてもよい。

In the transmission apparatus according to the embodiment, an example in which the A / D conversion apparatus and the equalizer circuit are adjusted at the same time has been disclosed. However, since the genetic algorithm can adjust many different parameters at the same time, for example, the A / D conversion apparatus The equalizer circuit and the THP precoder on the transmission side may be adjusted simultaneously. Furthermore, all adjustable parameters such as the gain of the variable gain amplifier of the receiving circuit may be adjusted simultaneously. There may be provided a readout circuit for reading out the data of the correction value currently set in the correction value memory 43 to the outside.

Claims (6)

入力アナログ信号をデジタル信号に変換する主Ａ／Ｄ変換手段と、
入力アナログ信号を微分処理する微分手段と、
前記微分手段の出力信号をデジタル信号に変換する補助Ａ／Ｄ変換手段と、
前記主Ａ／Ｄ変換手段および前記補助Ａ／Ｄ変換手段の出力デジタル信号をアドレスとして入力し、補正値あるいは補正された出力値を出力する記憶手段と、
前記記憶手段に補正値あるいは補正された出力値を書き込む書込手段と
を備えたことを特徴とするＡ／Ｄ変換装置。Main A / D conversion means for converting an input analog signal into a digital signal;
Differentiating means for differentiating the input analog signal;
Auxiliary A / D conversion means for converting the output signal of the differentiating means into a digital signal;
Storage means for inputting an output digital signal of the main A / D conversion means and the auxiliary A / D conversion means as an address, and outputting a correction value or a corrected output value;
An A / D conversion apparatus comprising: writing means for writing a correction value or a corrected output value in the storage means. 前記記憶手段は、主Ａ／Ｄ変換手段から出力されるデジタル信号の補正値を記憶しており、
前記Ａ／Ｄ変換装置は更に、前記記憶手段から出力される補正値と前記主Ａ／Ｄ変換手段から出力されるデジタル信号とを加算する加算手段を備えた
ことを特徴とする請求項１に記載のＡ／Ｄ変換装置。The storage means stores a correction value of a digital signal output from the main A / D conversion means,
2. The A / D converter according to claim 1, further comprising addition means for adding the correction value output from the storage means and the digital signal output from the main A / D conversion means. The A / D conversion device described. 請求項１乃至２のいずれかに記載のＡ／Ｄ変換装置と、
受信信号の評価情報を生成する評価情報生成手段と、
前記評価情報に基づき、少なくとも前記Ａ／Ｄ変換装置を調整する調整手段と
を備えたことを特徴とするＡ／Ｄ変換装置を使用したデータ伝送装置。An A / D conversion device according to any one of claims 1 to 2,
Evaluation information generating means for generating evaluation information of the received signal;
A data transmission device using an A / D conversion device, comprising: adjusting means for adjusting at least the A / D conversion device based on the evaluation information. 前記調整手段は、遺伝的アルゴリズムを使用して調整を行うことを特徴とする請求項３に記載のＡ／Ｄ変換装置を使用したデータ伝送装置。   4. The data transmission apparatus using an A / D conversion apparatus according to claim 3, wherein the adjustment means performs adjustment using a genetic algorithm. 前記調整手段は、前記評価情報に基づき、前記Ａ／Ｄ変換装置およびイコライザ手段を同時に調整することを特徴とする請求項４に記載のＡ／Ｄ変換装置を使用したデータ伝送装置。   5. The data transmission device using an A / D conversion device according to claim 4, wherein the adjustment unit adjusts the A / D conversion device and the equalizer unit simultaneously based on the evaluation information. 前記調整手段は、前記評価情報に基づき、前記Ａ／Ｄ変換装置、イコライザ手段およびＴＨＰプリコーダを同時に調整することを特徴とする請求項５に記載のＡ／Ｄ変換装置を使用したデータ伝送装置。

6. The data transmission apparatus using an A / D conversion apparatus according to claim 5, wherein the adjustment means adjusts the A / D conversion apparatus, the equalizer means, and the THP precoder simultaneously based on the evaluation information.

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