JPWO2006101161A1 - A / D conversion apparatus and A / D conversion method - Google Patents

Abstract

高い周波数まで使用可能であり、かつ高精度なＡ／Ｄ変換装置およびＡ／Ｄ変換方法を提供する。Ａ／Ｄ変換装置は、主Ａ／Ｄ変換器４０と、入力信号微分回路４１の出力信号をＡ／Ｄ変換する補助Ａ／Ｄ変換器４２と、主Ａ／Ｄ変換回路４０および補助Ａ／Ｄ変換回路４２の出力信号をアドレスとして入力し、補正値あるいは補正された出力値を出力する補正値メモリ４３と、主Ａ／Ｄ変換回路４０の出力と補正値メモリ４３の出力とを加算する加算器４４を備える。微分回路を使用する代わりに、補助Ａ／Ｄ変換器４２に主Ａ／Ｄ変換器４０とは異なるタイミング信号を供給してもよい。超高速かつ高精度なＡ／Ｄ変換器を提供でき、経年変化等に対応して補正値メモリ４３に記憶されている補正値を修正することにより校正が可能である。A high-precision A / D conversion apparatus and A / D conversion method that can be used up to a high frequency are provided. The A / D converter includes a main A / D converter 40, an auxiliary A / D converter 42 for A / D converting the output signal of the input signal differentiation circuit 41, a main A / D conversion circuit 40, and an auxiliary A / D. The output signal of the D conversion circuit 42 is input as an address, and the correction value memory 43 that outputs the correction value or the corrected output value, and the output of the main A / D conversion circuit 40 and the output of the correction value memory 43 are added. An adder 44 is provided. Instead of using a differentiation circuit, a timing signal different from that of the main A / D converter 40 may be supplied to the auxiliary A / D converter 42. An ultra-high-speed and high-precision A / D converter can be provided, and calibration can be performed by correcting the correction value stored in the correction value memory 43 in response to aging.

Description

本発明は、Ａ／Ｄ変換装置およびＡ／Ｄ変換方法に関するものであり、特に、高い周波数まで使用可能であり、かつ高精度なＡ／Ｄ変換装置およびＡ／Ｄ変換方法に関するものである。   The present invention relates to an A / D conversion apparatus and an A / D conversion method, and more particularly to an A / D conversion apparatus and an A / D conversion method that can be used up to a high frequency and have high accuracy.

従来、高速のＡ／Ｄ変換装置としては、フラッシュ型のＡ／Ｄ変換器が使用されていた。下記特許文献１にはフラッシュ型のＡ／Ｄ変換器の一例が開示されている。このフルフラッシュ型Ａ／Ｄ変換器には上側基準電圧ＶRTと下側基準電圧ＶRBが与えられている。そして、上側基準電圧ＶRTと下側基準電圧ＶRBとの間には抵抗群が接続されており、上側基準電圧ＶRTと下側基準電圧ＶRBとの間の電圧は等間隔に分圧されている。   Conventionally, a flash A / D converter has been used as a high-speed A / D converter. Patent Document 1 below discloses an example of a flash type A / D converter. The full flash A / D converter is supplied with an upper reference voltage VRT and a lower reference voltage VRB. A resistor group is connected between the upper reference voltage VRT and the lower reference voltage VRB, and the voltage between the upper reference voltage VRT and the lower reference voltage VRB is divided at equal intervals.

抵抗群からの電圧はコンパレータ群の比較基準電圧となり、コンパレータ群における例えば番号１〜２５６が付されている２５６個のコンパレータは、その比較基準電圧とアナログ入力信号ＶINとを比較し、０または１を出力する。コンパレータ群の出力（比較結果）はエンコーダに入力され、エンコーダは例えばバイナリーコードに変換された８ビットのデジタル信号ＤOUT を出力する。
特開平１０−１０８０４１ The voltage from the resistor group becomes the comparison reference voltage of the comparator group. For example, 256 comparators numbered 1 to 256 in the comparator group compare the comparison reference voltage with the analog input signal VIN, and 0 or 1 Is output. The output (comparison result) of the comparator group is input to the encoder, and the encoder outputs, for example, an 8-bit digital signal DOUT converted into a binary code.
JP-A-10-108041

例えば１０ギガＬＡＮ伝送装置のような高速の有線伝送装置に使用される信号方式として、最近ＴＨＰ（Tomlinson Harashima Precoding）方式が注目されている。このＴＨＰ方式は、プレエンファシス方式を改良したものであり、伝送路を擬似するＦＩＲフィルタを使用したプリエンファシス回路の途中にモジュロ演算回路を挿入して、出力信号の振幅を所定の範囲内に抑圧する方式である。下記非特許文献１には、ＴＨＰ方式の波形調整技術が開示されている。
「Matched-Transmission Technique for Channels With Intersymbol Interference」IEEE TRANSACTIONS ON COMMUNICATIONS,VOL.COM-20,NO.4 AUGUST 1972 774〜780ページ。 For example, a THP (Tomlinson Harashima Precoding) method has recently attracted attention as a signal method used for a high-speed wired transmission device such as a 10 giga LAN transmission device. This THP method is an improvement of the pre-emphasis method. A modulo arithmetic circuit is inserted in the middle of the pre-emphasis circuit using the FIR filter that simulates the transmission path, and the amplitude of the output signal is suppressed within a predetermined range. It is a method to do. Non-Patent Document 1 below discloses a THP waveform adjustment technique.
“Matched-Transmission Technique for Channels With Intersymbol Interference”, IEEE TRANSACTIONS ON COMMUNICATIONS, VOL.COM-20, NO.4 AUGUST 1972, pages 774-780.

ＴＨＰ方式においては、送信端においては信号レベルが所定の幅内に抑圧されるが、伝送路を経由して受信される信号は、絶対値は減衰しているが、信号値の取り得る値が拡散し、送信側における信号幅の数倍以上に広がってしまうという性質がある。従って、この信号をＡＤ変換器でデジタル信号に変換する際には、広がった信号幅分を所定の分解能で変換する必要があり、高精度のＡＤ変換器が必要である。   In the THP system, the signal level is suppressed within a predetermined width at the transmitting end, but the signal received via the transmission path is attenuated in absolute value, but the signal value can take a value. It has the property of spreading and spreading over several times the signal width on the transmission side. Therefore, when this signal is converted into a digital signal by the AD converter, it is necessary to convert the widened signal width with a predetermined resolution, and a highly accurate AD converter is required.

ところが、上記した従来のＡ／Ｄ変換器を使用した場合、高速で動作させると変換誤差が大きくなり、必要な精度が得られないという問題点があった。本発明は上記した課題を解決し、高い周波数まで使用可能であり、かつ高精度なＡ／Ｄ変換装置およびＡ／Ｄ変換方法を提供することを目的とする。   However, when the conventional A / D converter described above is used, there is a problem that if it is operated at a high speed, a conversion error becomes large and a necessary accuracy cannot be obtained. An object of the present invention is to solve the above-described problems and to provide an A / D conversion device and an A / D conversion method that can be used up to a high frequency and are highly accurate.

本発明者は、ＩＣ化したＡ／Ｄ変換器を使用して超高速でＡ／Ｄ変換を行う場合に、サンプルホールド回路のホールドタイミングあるいはフラッシュ型のＡ／Ｄ変換回路の場合にはコンパレータの出力信号のラッチタイミングのわずかなずれが変換誤差の原因になり、この誤差は入力信号の振幅の単位時間当たりの変化（傾斜＝微分値）が大きいほど大きくなることを見出した。   When performing A / D conversion at an ultra-high speed using an integrated A / D converter, the inventor of the present invention has a comparator timing in the case of a hold timing of a sample hold circuit or a flash type A / D conversion circuit. It has been found that a slight shift in the latch timing of the output signal causes a conversion error, and this error increases as the change per unit time in the amplitude of the input signal (slope = differential value) increases.

そして、タイミングのわずかなずれの原因は例えばＩＣ内の回路構成や配線の配置に基づく信号の遅延によるものと推定される。しかし、ＩＣ内の各回路の信号の遅延量を正確に制御してＩＣを設計することは非常に困難である。そこで、本発明においては、入力信号の変化情報である微分値あるいは時間軸上で近接する２点においてサンプリングした値に基づいてＡ／Ｄ変換器の出力値を補正することにより、高速かつ高精度なＡ／Ｄ変換器を得るようにした。   The cause of the slight timing shift is estimated to be due to signal delay based on, for example, the circuit configuration in the IC and the wiring arrangement. However, it is very difficult to design an IC by accurately controlling the delay amount of the signal of each circuit in the IC. Therefore, in the present invention, the output value of the A / D converter is corrected based on the differential value which is the change information of the input signal or the value sampled at two points adjacent on the time axis, thereby achieving high speed and high accuracy. An A / D converter was obtained.

本発明のＡ／Ｄ変換装置は、入力アナログ信号をデジタル信号に変換する主Ａ／Ｄ変換手段と、入力信号の微分あるいは差分情報を生成する変化情報生成手段と、前記主Ａ／Ｄ変換手段および前記変化情報生成手段の出力信号をアドレスとして入力し、補正値あるいは補正された出力値を出力する記憶手段とを備えたことを主要な特徴とする。
また、前記したＡ／Ｄ変換装置において、前記変化情報生成手段は、入力アナログ信号を微分処理する微分手段と、前記微分手段の出力信号をデジタル信号に変換する補助Ａ／Ｄ変換手段とを備えている点にも特徴がある。The A / D converter of the present invention includes a main A / D converter that converts an input analog signal into a digital signal, a change information generator that generates differential or difference information of the input signal, and the main A / D converter. And a storage means for inputting an output signal of the change information generating means as an address and outputting a correction value or a corrected output value.
In the A / D conversion apparatus, the change information generation means includes differentiation means for differentiating an input analog signal and auxiliary A / D conversion means for converting an output signal of the differentiation means into a digital signal. There is also a feature.

また、前記したＡ／Ｄ変換装置において、前記変化情報生成手段は、、入力信号をデジタル信号に変換する補助Ａ／Ｄ変換手段と、前記補助Ａ／Ｄ変換手段に前記主Ａ／Ｄ変換手段とは異なるタイミング信号を供給するタイミング信号生成手段とを備えている点にも特徴がある。また、前記したＡ／Ｄ変換装置において、前記主Ａ／Ｄ変換手段は、並列動作する複数のコンパレータを備えたフラッシュ型のＡ／Ｄ変換回路であり、前記補助Ａ／Ｄ変換手段は、前記主Ａ／Ｄ変換手段の複数のコンパレータの出力データを入力して保持するラッチ手段を備えている点にも特徴がある。   In the A / D conversion apparatus, the change information generation unit includes an auxiliary A / D conversion unit that converts an input signal into a digital signal, and the auxiliary A / D conversion unit includes the main A / D conversion unit. There is also a feature in that a timing signal generating means for supplying a timing signal different from the above is provided. In the A / D conversion apparatus, the main A / D conversion means is a flash A / D conversion circuit including a plurality of comparators that operate in parallel, and the auxiliary A / D conversion means includes It is also characterized in that it has latch means for inputting and holding output data of a plurality of comparators of the main A / D conversion means.

また、前記したＡ／Ｄ変換装置において、前記記憶手段は、主Ａ／Ｄ変換手段から出力されるデジタル信号の補正値を記憶しており、前記Ａ／Ｄ変換装置は更に、前記記憶手段から出力される補正値と前記主Ａ／Ｄ変換手段から出力されるデジタル信号とを加算する加算手段を備えている点にも特徴がある。また、前記したＡ／Ｄ変換装置において、前記Ａ／Ｄ変換装置は更に、前記記憶手段に情報を書き込む書込手段を備えている点にも特徴がある。   In the A / D converter described above, the storage unit stores a correction value of a digital signal output from the main A / D converter, and the A / D converter further includes the storage unit. There is also a feature in that addition means for adding the output correction value and the digital signal output from the main A / D conversion means is provided. Further, the A / D converter described above is characterized in that the A / D converter further includes a writing unit for writing information into the storage unit.

また、前記したＡ／Ｄ変換装置において、前記記憶手段は、前記主Ａ／Ｄ変換手段から出力されるデジタル信号の最小単位よりも細かい補正値あるいは補正された出力値を記憶している点にも特徴がある。また、前記したＡ／Ｄ変換装置において、前記記憶手段は、遺伝的アルゴリズムを使用して決定された補正値あるいは補正された出力値を記憶している点にも特徴がある。   In the A / D converter described above, the storage unit stores a correction value or a corrected output value finer than the minimum unit of the digital signal output from the main A / D conversion unit. There is also a feature. In the A / D conversion apparatus described above, the storage means stores a correction value determined using a genetic algorithm or a corrected output value.

本発明のＡ／Ｄ変換方法は、入力アナログ信号をデジタル信号に変換する主Ａ／Ｄ変換ステップと、入力信号の微分あるいは差分情報を得るための変化情報生成ステップと、前記主Ａ／Ｄ変換ステップおよび前記変化情報生成ステップにおいて変換されたデジタル信号をアドレスとして入力し、記憶手段から補正値あるいは補正された出力値を出力するステップとを含むことを主要な特徴とする。   The A / D conversion method of the present invention includes a main A / D conversion step for converting an input analog signal into a digital signal, a change information generation step for obtaining differential or difference information of the input signal, and the main A / D conversion. And a step of inputting the digital signal converted in the change information generation step as an address and outputting a correction value or a corrected output value from the storage means.

本発明のＡ／Ｄ変換装置は上記のような構成によって以下のような効果がある。
（１）超高速かつ高精度なＡ／Ｄ変換器を提供できる。
（２）経年変化等に対応して記憶手段に記憶されている補正値を修正することにより校正が可能である。
（３）Ａ／Ｄ変換器のＩＣ設計時に信号遅延に関する正確な検証を行う必要がなく、補正前のＡ／Ｄ変換器には高い精度が要求されないので、回路設計が容易になる。The A / D conversion device of the present invention has the following effects by the above configuration.
(1) An ultra-high speed and high accuracy A / D converter can be provided.
(2) Calibration can be performed by correcting the correction value stored in the storage means corresponding to the secular change or the like.
(3) It is not necessary to perform accurate verification regarding signal delay at the time of IC design of the A / D converter, and high accuracy is not required for the A / D converter before correction, so that circuit design becomes easy.

図１は本発明のＡ／Ｄ変換装置を含む高速デジタルデータ伝送装置全体の構成を示すブロック図である。FIG. 1 is a block diagram showing the overall configuration of a high-speed digital data transmission apparatus including an A / D conversion apparatus according to the present invention. 図２は本発明のＡ／Ｄ変換器３２の実施例１の構成を示すブロック図である。FIG. 2 is a block diagram showing the configuration of the first embodiment of the A / D converter 32 of the present invention. 図３は微分回路４１の構成例を示すブロック図である。FIG. 3 is a block diagram illustrating a configuration example of the differentiating circuit 41. 図４は主Ａ／Ｄ変換器４０の構成例を示すブロック図である。FIG. 4 is a block diagram illustrating a configuration example of the main A / D converter 40. 図５は本発明におけるＡ／Ｄ変換器の調整システムの構成を示すブロック図である。FIG. 5 is a block diagram showing the configuration of the A / D converter adjustment system according to the present invention. 図６は本発明における調整システムの処理内容を示すフローチャートである。FIG. 6 is a flowchart showing the processing contents of the adjustment system according to the present invention. 図７は本発明のＡ／Ｄ変換器３２の実施例２の構成を示すブロック図である。FIG. 7 is a block diagram showing the configuration of the second embodiment of the A / D converter 32 of the present invention. 図８は実施例２において主Ａ／Ｄ変換器４０および補助Ａ／Ｄ変換器８０に供給されるラッチパスルを示す説明図である。FIG. 8 is an explanatory diagram showing latch pulses supplied to the main A / D converter 40 and the auxiliary A / D converter 80 in the second embodiment. 図９は実施例２の主Ａ／Ｄ変換器４０および補助Ａ／Ｄ変換器８０の構成例を示すブロック図である。FIG. 9 is a block diagram illustrating a configuration example of the main A / D converter 40 and the auxiliary A / D converter 80 according to the second embodiment.

符号の説明Explanation of symbols

１０…送信回路
１１…符号変換器
１２…ＰＮ信号発生回路
１３…スイッチ
１４…ＴＨＰプリコーダ
１５…Ｄ／Ａ変換器
１６…アンプ
１７…送信側トレーニング制御回路
２０…ハイブリッド回路
２１…伝送ケーブル
３０…受信回路
３１…可変利得アンプ
３２…Ａ／Ｄ変換器
３３…シンボル同期回路
３４…イコライザ回路
３５…レベル判定回路
３６…ＴＨＰデコーダ
３７…符号逆変換回路
３８…受信側トレーニング制御回路DESCRIPTION OF SYMBOLS 10 ... Transmission circuit 11 ... Code converter 12 ... PN signal generation circuit 13 ... Switch 14 ... THP precoder 15 ... D / A converter 16 ... Amplifier 17 ... Transmission side training control circuit 20 ... Hybrid circuit 21 ... Transmission cable 30 ... Reception Circuit 31 ... Variable gain amplifier 32 ... A / D converter 33 ... Symbol synchronization circuit 34 ... Equalizer circuit 35 ... Level determination circuit 36 ... THP decoder 37 ... Sign reverse conversion circuit 38 ... Reception side training control circuit

本発明のＡ／Ｄ変換装置は、ツイストペアケーブルに代表される平衡ケーブルや同軸ケーブルを使用した数ギガｂｐｓ以上の超高速デジタルデータ伝送装置（ＬＡＮ）に使用することを前提として開発されたものであるが、本発明のＡ／Ｄ変換装置はこれに限らず、任意の信号のＡ／Ｄ変換に適用可能である。以下実施例１について説明する。   The A / D converter of the present invention was developed on the assumption that it is used for an ultrahigh-speed digital data transmission device (LAN) of several gigabps or more using a balanced cable or a coaxial cable represented by a twisted pair cable. However, the A / D conversion device of the present invention is not limited to this, and can be applied to A / D conversion of an arbitrary signal. Example 1 will be described below.

図１は、本発明のＡ／Ｄ変換装置を含む高速デジタルデータ伝送装置全体の構成を示すブロック図である。この実施例は伝送ケーブル２１の両端に接続された同じ構成の全二重データ送受信装置からなっている。なお、例えば１０ギガイーサネット（登録商標）においては図１の伝送装置を４組使用する。   FIG. 1 is a block diagram showing the overall configuration of a high-speed digital data transmission apparatus including an A / D conversion apparatus according to the present invention. This embodiment consists of a full-duplex data transmitter / receiver of the same configuration connected to both ends of the transmission cable 21. For example, in 10 Gigabit Ethernet (registered trademark), four sets of the transmission apparatus of FIG. 1 are used.

送信回路１０は、符号変換器１１、ＰＮ信号発生回路１２、スイッチ１３、ＴＨＰプリコーダ１４、Ｄ／Ａ変換器１５、アンプ１６、送信側トレーニング制御回路１７からなる。符号変換器１１は、送信データを所定ビット毎に区切り、そのビット列の値と対応して、複数の信号レベル（電圧値）の１つを出力する。   The transmission circuit 10 includes a code converter 11, a PN signal generation circuit 12, a switch 13, a THP precoder 14, a D / A converter 15, an amplifier 16, and a transmission side training control circuit 17. The code converter 11 divides the transmission data into predetermined bits and outputs one of a plurality of signal levels (voltage values) corresponding to the value of the bit string.

ＴＨＰプリコーダ１４は、例えば加算器、モジュロ演算器、ＦＩＲフィルタからなる。入力信号は加算器に入力され、加算器は入力信号からＦＩＲフィルタの出力を減算してモジュロ演算器へ出力する。モジュロ演算器の出力信号はＦＩＲフィルタに入力され、ＦＩＲフィルタの出力は加算器へ出力される。ＦＩＲフィルタにはイコライザ回路も含めた伝送路のインパルス応答の係数が設定されている。   The THP precoder 14 includes, for example, an adder, a modulo calculator, and an FIR filter. The input signal is input to the adder, and the adder subtracts the output of the FIR filter from the input signal and outputs the result to the modulo calculator. The output signal of the modulo calculator is input to the FIR filter, and the output of the FIR filter is output to the adder. In the FIR filter, a coefficient of an impulse response of a transmission line including an equalizer circuit is set.

ＴＨＰプリコーダ１４の出力はＤＡＣ１５によってアナログ信号に変換され、アンプ１６、ハイブリッド回路２０を介して送信される。送信側トレーニング制御回路１７は、例えば装置の電源投入時等にスイッチ１３をＰＮ信号発生回路１２に切り替え、伝送路にトレーニング信号を送出し、受信側の回路で適切なＴＨＰ係数を算出し、受信側から返送されてきたＴＨＰ係数データを受信して、ＴＨＰプリコーダ１４に設定する。また、信号伝送中においても、受信回路側における信号の評価結果に基づきＴＨＰプリコーダ１４の係数の調整を行ってもよい。   The output of the THP precoder 14 is converted into an analog signal by the DAC 15 and transmitted through the amplifier 16 and the hybrid circuit 20. The transmission-side training control circuit 17 switches the switch 13 to the PN signal generation circuit 12 when the apparatus is turned on, for example, sends a training signal to the transmission line, calculates an appropriate THP coefficient in the reception-side circuit, and receives it. The THP coefficient data returned from the side is received and set in the THP precoder 14. Even during signal transmission, the coefficient of the THP precoder 14 may be adjusted based on the signal evaluation result on the receiving circuit side.

次に、受信回路について説明する。受信回路３０は、可変利得アンプ３１、本発明によるＡ／Ｄ変換器３２、シンボル同期回路３３、イコライザ回路３４、レベル判定回路３５、ＴＨＰデコーダ３６、符号逆変換回路３７、受信側トレーニング制御回路３８等からなる。
可変利得アンプ３１は、Ａ／Ｄ変換器３２の出力信号のレベルが送信回路のＤＡＣ１５の入力信号と同じ信号レベルになるように、受信された信号を増幅する。シンボル同期回路３３は受信信号から同期信号を再生し、本発明のＡ／Ｄ変換器３２は受信信号をＡ／Ｄ変換する。Next, the receiving circuit will be described. The reception circuit 30 includes a variable gain amplifier 31, an A / D converter 32 according to the present invention, a symbol synchronization circuit 33, an equalizer circuit 34, a level determination circuit 35, a THP decoder 36, a sign reverse conversion circuit 37, and a reception side training control circuit 38. Etc.
The variable gain amplifier 31 amplifies the received signal so that the level of the output signal of the A / D converter 32 becomes the same signal level as the input signal of the DAC 15 of the transmission circuit. The symbol synchronization circuit 33 regenerates the synchronization signal from the received signal, and the A / D converter 32 of the present invention A / D converts the received signal.

イコライザ回路３４は公知のＦＩＲ形式のデジタルフィルタ回路である。レベル判定回路３５は受信信号が多値のどの領域内にあるかを判定する回路であり、ＴＨＰデコーダ３６は、ＴＨＰプリコーダ内のモジュロ演算器と同一の特性を有するモジュロ演算回路である。符号逆変換器３７はＴＨＰデコーダ３６の出力を元のビット情報に逆変換する。   The equalizer circuit 34 is a known FIR digital filter circuit. The level determination circuit 35 is a circuit that determines in which multi-valued area the received signal is, and the THP decoder 36 is a modulo arithmetic circuit having the same characteristics as the modulo arithmetic unit in the THP precoder. The sign reverse converter 37 reversely converts the output of the THP decoder 36 into the original bit information.

受信側トレーニング制御回路３８は、送信側トレーニング制御回路１７と共働して、トレーニング信号を使用して可変利得アンプ３２の利得やイコライザ回路３４を調整する。また、データ通信中に信号が信号配置の中心レベルからどちら側にどの程度ずれているかというような、より精細な信号評価情報を取得して、評価値が向上するように、可変利得アンプ３１、イコライザ回路３４、送信側のＴＨＰプリコーダ１４等の調整可能な係数を例えば遺伝的アルゴリズムに基づいて同時に調整するようにしてもよい。   The reception side training control circuit 38 cooperates with the transmission side training control circuit 17 to adjust the gain of the variable gain amplifier 32 and the equalizer circuit 34 using the training signal. Further, the variable gain amplifier 31, so as to obtain more detailed signal evaluation information such as how much the signal is deviated from the central level of the signal arrangement during data communication and to improve the evaluation value, The adjustable coefficients such as the equalizer circuit 34 and the THP precoder 14 on the transmission side may be adjusted simultaneously based on, for example, a genetic algorithm.

図２は、本発明のＡ／Ｄ変換器３２の構成を示すブロック図である。Ａ／Ｄ変換器３２は、入力アナログ信号をデジタル信号に変換する主Ａ／Ｄ変換手段である主Ａ／Ｄ変換器４０、入力アナログ信号を微分処理する微分手段である微分回路４１、微分手段の出力信号をデジタル信号に変換する補助Ａ／Ｄ変換手段である補助Ａ／Ｄ変換器４２、主Ａ／Ｄ変換手段および補助Ａ／Ｄ変換手段の出力デジタル信号をアドレスとして入力し、補正値あるいは補正された出力値を出力する記憶手段である補正値メモリ４３、記憶手段から出力される補正値と前記主Ａ／Ｄ変換手段から出力されるデジタル信号とを加算する加算手段である加算器４４、タイミング生成回路４５、記憶手段に情報を書き込む書込手段であるメモリ書込回路４６を備えている。   FIG. 2 is a block diagram showing the configuration of the A / D converter 32 of the present invention. The A / D converter 32 includes a main A / D converter 40 that is a main A / D converter for converting an input analog signal into a digital signal, a differentiating circuit 41 that is a differentiating means for differentiating the input analog signal, and a differentiating means. The output digital signals of the auxiliary A / D converter 42, the main A / D conversion means, and the auxiliary A / D conversion means, which are auxiliary A / D conversion means for converting the output signals of the above signals into digital signals, are input as addresses, and correction values Alternatively, a correction value memory 43 that is a storage unit that outputs a corrected output value, and an adder that is an addition unit that adds the correction value output from the storage unit and the digital signal output from the main A / D conversion unit 44, a timing generation circuit 45, and a memory writing circuit 46 which is a writing means for writing information into the storage means.

図４は、主Ａ／Ｄ変換器４０の構成例を示すブロック図である。主Ａ／Ｄ変換器４０としては例えば図４に示すようなフラッシュ型のＡ／Ｄ変換回路を採用可能である。入力信号は複数（例えば１２８個）のコンパレータ６０全ての一方の入力端子に並列に入力されている。コンパレータ６０の他方の入力端子には基準電圧を抵抗群６１によって等分圧した基準電圧が印加されている。コンパレータ６０の出力はラッチ回路６２によってラッチされ、エンコーダ６３によって例えば７ビットのバイナリーコードに変換されて出力される。   FIG. 4 is a block diagram illustrating a configuration example of the main A / D converter 40. As the main A / D converter 40, for example, a flash type A / D conversion circuit as shown in FIG. 4 can be adopted. The input signal is inputted in parallel to one input terminal of all the plural (for example, 128) comparators 60. A reference voltage obtained by equally dividing the reference voltage by the resistor group 61 is applied to the other input terminal of the comparator 60. The output of the comparator 60 is latched by a latch circuit 62, converted into, for example, a 7-bit binary code by an encoder 63, and output.

図３は、微分回路４１の構成例を示すブロック図である。微分回路４１としては、例えば図３に示すような積分型微分回路を採用可能である。この積分型微分回路は差動入出力端子を備えた利得が１の２つのアンプ５０、５１を備え、一方のアンプ５０には入力信号をそのまま入力し、他方のアンプ５１には、入力信号を抵抗５２、５３およびコンデンサ５４、５５からなる積分回路を介して入力する。そして、それぞれのアンプ５０、５１の出力端子同士は逆極性で接続されている。この結果、出力信号としては、アンプ５０の出力信号（＝入力信号）から入力信号の積分信号を減算した信号、即ち入力信号の微分信号が得られる。なお、微分回路として他の公知の微分回路を採用してもよい。   FIG. 3 is a block diagram illustrating a configuration example of the differentiating circuit 41. As the differentiating circuit 41, for example, an integrating type differentiating circuit as shown in FIG. 3 can be adopted. This integral differentiation circuit includes two amplifiers 50 and 51 each having a differential input / output terminal and a gain of 1. An input signal is directly input to one amplifier 50 and an input signal is input to the other amplifier 51. Input is made via an integrating circuit comprising resistors 52 and 53 and capacitors 54 and 55. The output terminals of the amplifiers 50 and 51 are connected with opposite polarities. As a result, a signal obtained by subtracting the integrated signal of the input signal from the output signal (= input signal) of the amplifier 50, that is, a differential signal of the input signal is obtained as the output signal. In addition, you may employ | adopt another well-known differentiation circuit as a differentiation circuit.

補助Ａ／Ｄ変換器４２は、例えば出力が４ビット程度の主Ａ／Ｄ変換器４０よりも精度の低いもので足りる。補助Ａ／Ｄ変換器４２としては、例えば図４に示すようなフラッシュ型のＡ／Ｄ変換回路など、主Ａ／Ｄ変換器４０と同様の構成を採用可能である。   The auxiliary A / D converter 42 may be less accurate than the main A / D converter 40 having an output of about 4 bits, for example. As the auxiliary A / D converter 42, for example, a configuration similar to that of the main A / D converter 40 such as a flash A / D converter circuit as shown in FIG. 4 can be adopted.

補正値メモリ４３は、例えばアドレス入力として１１ビット、データ出力として４ビットを有するメモリである。メモリの種類としては、フラッシュメモリ等の書き替え可能な不揮発性メモリ、ＲＡＭなどを使用可能である。
また、補正値を決定した後に変更の必要がない場合には、マスクＲＯＭ、フューズ型ＲＯＭ等を使用可能である。The correction value memory 43 is, for example, a memory having 11 bits as an address input and 4 bits as a data output. As the type of memory, rewritable nonvolatile memory such as flash memory, RAM, and the like can be used.
In the case where there is no need to change after the correction value is determined, a mask ROM, a fuse ROM, or the like can be used.

図２に示す構成においては、補正値メモリ４３には主Ａ／Ｄ変換器４０から出力されるデジタル信号の補正値が記憶されており、読み出された補正値は加算器４４により主Ａ／Ｄ変換器４０から出力されるデジタル信号と加算されて出力される。補正値は例えば４ビットであり、主Ａ／Ｄ変換器４０から出力されるデジタル信号が７ビットの整数であるものとすれば、補正値は例えば小数点以下２ビット、整数部分２ビットからなる。従って、補正出力データは、整数部７ビット、小数部２ビットの計９ビットとなる。   In the configuration shown in FIG. 2, the correction value memory 43 stores the correction value of the digital signal output from the main A / D converter 40, and the read correction value is added to the main A / D by the adder 44. The digital signal output from the D converter 40 is added and output. If the correction value is, for example, 4 bits and the digital signal output from the main A / D converter 40 is a 7-bit integer, the correction value is, for example, 2 bits after the decimal point and 2 bits for the integer part. Therefore, the correction output data is 9 bits in total, 7 bits for the integer part and 2 bits for the decimal part.

なお、補正出力値は、主Ａ／Ｄ変換器４０および補助Ａ／Ｄ変換器４２から出力されるデジタル信号（アドレス情報）によって一意に決まるので、例えば９ビットの補正出力値を補正値メモリ４３に書き込んでおいてもよい。このようにすれば、加算器４４は不要となる。   Since the correction output value is uniquely determined by the digital signal (address information) output from the main A / D converter 40 and the auxiliary A / D converter 42, for example, a 9-bit correction output value is used as the correction value memory 43. You may write in In this way, the adder 44 becomes unnecessary.

タイミング生成回路４５は、Ａ／Ｄ変換器に入力されるクロック信号に基づき、主Ａ／Ｄ変換器４０および補助Ａ／Ｄ変換器４２にそれぞれラッチパルスを供給する。通常は、主Ａ／Ｄ変換器４０のサンプリングタイミングと補助Ａ／Ｄ変換器４２のサンプリングタイミングが同じになるようにする。   The timing generation circuit 45 supplies latch pulses to the main A / D converter 40 and the auxiliary A / D converter 42 based on the clock signal input to the A / D converter. Usually, the sampling timing of the main A / D converter 40 and the sampling timing of the auxiliary A / D converter 42 are made the same.

メモリ書込回路４６は、メモリとしてフラッシュメモリなどの書き替え可能なメモリを採用した場合に、Ａ／Ｄ変換器を製造した後の出荷時に、あるいは装置に組み込まれた後の伝送トレーニング時やデータ伝送中、その他Ａ／Ｄ変換器の校正時において補正値メモリ４３の内容を書き替えるための回路である。   The memory writing circuit 46 adopts a rewritable memory such as a flash memory as a memory, at the time of shipment after manufacturing the A / D converter, or at the time of transmission training or data after being incorporated in the apparatus. This is a circuit for rewriting the contents of the correction value memory 43 during calibration of the other A / D converter during transmission.

図５は、本発明におけるＡ／Ｄ変換器の調整システムの構成を示すブロック図である。発振回路７０は、ＧＡ（遺伝的アルゴリズム）調整制御装置（ＰＣ）７７からの制御に基づき、所望の周波数の正弦波アナログ信号を発生する。可変利得アンプ７１は、ＧＡ調整制御装置７７からの制御に基づき、正弦波アナログ信号を所望の振幅に増幅する。この信号はバンドパスフィルタ（ＢＰＦ）７２を経て加算器７３に入力される。   FIG. 5 is a block diagram showing a configuration of an adjustment system for an A / D converter according to the present invention. The oscillation circuit 70 generates a sine wave analog signal having a desired frequency based on control from a GA (genetic algorithm) adjustment controller (PC) 77. The variable gain amplifier 71 amplifies the sine wave analog signal to a desired amplitude based on the control from the GA adjustment control device 77. This signal is input to an adder 73 through a band pass filter (BPF) 72.

直流バイアス発生回路７４は、ＧＡ調整制御装置７７からの制御に基づき、所望の直流電圧を発生し、この直流電圧は加算器７３によって正弦波アナログ信号と加算され、Ａ／Ｄ変換器３２へ出力される。   The DC bias generation circuit 74 generates a desired DC voltage based on the control from the GA adjustment control device 77, and this DC voltage is added to the sine wave analog signal by the adder 73 and output to the A / D converter 32. Is done.

タイミング信号発生回路７５は、例えば正弦波アナログ信号のゼロクロス点を検出し、そこから、ＧＡ調整制御装置７７から指示された時間だけ経過後にクロック信号を発生する。Ａ／Ｄ変換器３２はこのクロック信号に基づき信号をサンプリングしてＡ／Ｄ変換し、デジタル出力データを出力する。   The timing signal generation circuit 75 detects a zero cross point of a sine wave analog signal, for example, and generates a clock signal after elapse of a time instructed from the GA adjustment controller 77. The A / D converter 32 samples the signal based on this clock signal, performs A / D conversion, and outputs digital output data.

バッファ回路７６はタイミング信号発生回路７５から出力されるラッチパルスに基づき、Ａ／Ｄ変換器３２のデジタル出力データをラッチしてＧＡ調整制御装置７７へ出力する。ＧＡ調整制御装置７７は更に、Ａ／Ｄ変換器３２のメモリ書込回路４６を介して補正値メモリ４３に補正値データを書き込むことができるように構成されている。   The buffer circuit 76 latches the digital output data of the A / D converter 32 based on the latch pulse output from the timing signal generation circuit 75 and outputs it to the GA adjustment control device 77. The GA adjustment control device 77 is further configured to write correction value data to the correction value memory 43 via the memory writing circuit 46 of the A / D converter 32.

なお、Ａ／Ｄ変換器３２への入力信号を発生させる回路としては、上記した構成以外に例えば高速のＤ／Ａ変換器をＧＡ調整制御装置７７によって制御することによりアナログ信号を生成する構成でもよい。   As a circuit for generating an input signal to the A / D converter 32, an analog signal may be generated by controlling a high-speed D / A converter by the GA adjustment controller 77 in addition to the above-described configuration. Good.

図６は、本発明における調整システムの処理内容を示すフローチャートである。この処理は例えば製造したＡ／Ｄ変換器の補正値メモリの内容を決定するためにＧＡ調整制御装置７７によって実行されるものであり、遺伝的アルゴリズム（ＧＡ）により補正値の調整を行う。   FIG. 6 is a flowchart showing the processing contents of the adjustment system according to the present invention. This process is executed by the GA adjustment controller 77 in order to determine the contents of the correction value memory of the manufactured A / D converter, for example, and the correction value is adjusted by a genetic algorithm (GA).

Ｓ１０においては個体数分の領域の確保等の初期化を行い、Ｓ１１においては、複数の遺伝子（＝補正値）を持つ個体の初期集団の発生を行う。遺伝子の数は例えば８５個とし、横軸を主Ａ／Ｄ変換器４０の出力、縦軸を補助Ａ／Ｄ変換器４２の出力とする２次元平面においてむらなく均等に分布するように選択する。即ち、主Ａ／Ｄ変換器４０の出力の上位４ビット＋１および補助Ａ／Ｄ変換器４２の出力の上位２ビット＋１の組み合わせ（１７×５＝８５個）に基づくアドレス位置の補正値を遺伝子の値とする。遺伝子の初期値としては、補正値として取り得る範囲内において均等に分布するようにそれぞれの値をランダムに指定する。   In S10, initialization such as securing a region for the number of individuals is performed, and in S11, an initial population of individuals having a plurality of genes (= correction values) is generated. The number of genes is, for example, 85, and is selected so as to be evenly distributed in a two-dimensional plane having the horizontal axis as the output of the main A / D converter 40 and the vertical axis as the output of the auxiliary A / D converter 42. . That is, the correction value of the address position based on the combination (17 × 5 = 85) of the upper 4 bits + 1 of the output of the main A / D converter 40 and the upper 2 bits + 1 of the output of the auxiliary A / D converter 42 The value of As the initial value of the gene, each value is randomly specified so as to be evenly distributed within a possible range of correction values.

Ｓ１２においては、未評価の個体の１つを選択し、個体内の遺伝子の補正値８５個に基づいて補間演算を行い、補正値メモリ４３に書き込む全ての補正値（アドレス１１ビット＝２０４８個）を算出し、Ａ／Ｄ変換器３２内の補正値メモリ４３に書き込む。
例えば前記２次元平面における補助Ａ／Ｄ変換器４２の出力が「０１，００」である行において、例えば遺伝子である主Ａ／Ｄ変換器４０の出力が「０１１０，０００」と「０１１１，０００」の場合の補正値の間には７個の補正値が存在する。従って、この７個の補正値を両端の補正値である遺伝子の値から周知の直線補間演算により求める。この補間演算を主Ａ／Ｄ変換器４０の出力の上位４ビットおよび補助Ａ／Ｄ変換器４２の出力の上位２ビットの全ての組み合わせについて実行することにより、補助Ａ／Ｄ変換器４２の出力の下位２ビットが「００」である全ての行の補正値が生成される。
次に、補正値が算出された行と行の間にある補正値を上下の行の補正値から直線補間演算によって求める。この演算を全ての列について実行することにより、全ての補正値が算出される。In S12, one of the unevaluated individuals is selected, interpolation is performed based on 85 correction values of genes in the individual, and all correction values written to the correction value memory 43 (address 11 bits = 2048). Is calculated and written to the correction value memory 43 in the A / D converter 32.
For example, in the row where the output of the auxiliary A / D converter 42 in the two-dimensional plane is “01,00”, for example, the output of the main A / D converter 40 which is a gene is “0110,000” and “0111,000”. There are seven correction values among the correction values in the case of "". Therefore, these seven correction values are obtained from the gene values, which are correction values at both ends, by a known linear interpolation calculation. By executing this interpolation operation for all combinations of the upper 4 bits of the output of the main A / D converter 40 and the upper 2 bits of the output of the auxiliary A / D converter 42, the output of the auxiliary A / D converter 42 is output. Correction values for all rows in which the lower 2 bits of “00” are “00” are generated.
Next, a correction value between the rows where the correction value is calculated is obtained by linear interpolation calculation from the correction values of the upper and lower rows. By executing this calculation for all columns, all correction values are calculated.

Ｓ１３においては、ＧＡ調整制御装置７７が発振回路７０、可変利得アンプ７１、直流バイアス発生回路７４、タイミング信号発生回路７５を制御することにより、Ａ／Ｄ変換器に特定の補正値と対応するような所望の入力信号およびクロック信号を加える。Ｓ１４においては、バッファ回路７６を介してＡ／Ｄ変換器３２から出力信号を読み込む。   In S13, the GA adjustment control device 77 controls the oscillation circuit 70, the variable gain amplifier 71, the DC bias generation circuit 74, and the timing signal generation circuit 75 so that the A / D converter corresponds to a specific correction value. Add the desired input signal and clock signal. In S <b> 14, the output signal is read from the A / D converter 32 via the buffer circuit 76.

Ｓ１５においては、全ての測定点について測定が完了したか否かが判定され、判定結果が否定の場合にはＳ１３に移行するが、肯定の場合にはＳ１６に移行する。なお、測定点については、全ての補正値に対応する点としてもよいし、遺伝子と対応する点のみを測定してもよい。   In S15, it is determined whether or not the measurement has been completed for all measurement points. If the determination result is negative, the process proceeds to S13, but if the determination is affirmative, the process proceeds to S16. In addition, about a measurement point, it is good also as a point corresponding to all the correction values, and you may measure only the point corresponding to a gene.

Ｓ１６においては、当該個体に関する各測定点における誤差を求め、その自乗平均値を評価値とする。従って値が小さいほど良い評価となる。なお、入力信号の値は、信号の周波数、振幅値、直流バイアス値、クロックタイミングから計算により求める。   In S16, an error at each measurement point regarding the individual is obtained, and the mean square value thereof is used as an evaluation value. Therefore, the smaller the value, the better the evaluation. The value of the input signal is obtained by calculation from the signal frequency, amplitude value, DC bias value, and clock timing.

Ｓ１７においては、全ての個体について評価済みか否かが判定され、判定結果が否定の場合にはＳ１２に移行するが、肯定の場合にはＳ１８に移行する。なおＳ１３〜Ｓ１５の処理は最初は全ての個体について行われるが、２巡目以降は新たに生成された個体か遺伝子が変更された個体についてのみ実行される。   In S17, it is determined whether or not all the individuals have been evaluated. If the determination result is negative, the process proceeds to S12, but if the determination is affirmative, the process proceeds to S18. The processing of S13 to S15 is initially performed for all individuals, but after the second round, it is performed only for newly generated individuals or individuals whose genes have been changed.

Ｓ１８においては、個体の選択淘汰処理が実行される。即ち、個体を評価値順に並べて、評価の低い所定数の個体を母集団から削除する。Ｓ１９においては、交叉処理が実行される。即ち、二つの親個体からなるペアを所定数だけランダムに選択（複写）し、個々の遺伝子をペアの二つの個体のいずれかからコピーして新たな子個体を作る。なお、個々の遺伝子についてどちらの親個体からコピーするかはランダムに決定する。また、新たに生成する個体数はＳ１８における削除数と同じ数とする。   In S18, an individual selection process is executed. That is, the individuals are arranged in the order of evaluation values, and a predetermined number of individuals with low evaluation are deleted from the population. In S19, a crossover process is executed. That is, a predetermined number of pairs consisting of two parent individuals are randomly selected (copied), and individual genes are copied from one of the two individuals of the pair to create a new child individual. In addition, it is determined at random which parent individual copies each gene. Further, the number of newly generated individuals is the same as the number of deletions in S18.

Ｓ２０においては、突然変異処理が実行される。即ち、個体をランダムに所定数だけ選択して、各個体においてランダムに選択した所定数の遺伝子について、その遺伝子である補正値をランダムに変化させる突然変異処理を実行し、新たな個体を母集団の元の個体と置き換える。   In S20, a mutation process is executed. That is, a predetermined number of individuals are selected at random, and a mutation process is performed for a predetermined number of genes randomly selected in each individual to randomly change the correction value that is the gene, and a new individual is added to the population. Replace with the original individual.

Ｓ２１においては、評価基準を満たすか否かが判定され、判定結果が否定の場合にはＳ１２に移行するが、肯定の場合には処理を終了する。即ち、最も良い評価値が所定値以上か（誤差の自乗平均値が所定値以下か）否かが判定され、終了する場合には、その時点で最も評価の高い個体の遺伝子を補正値として採用する。   In S21, it is determined whether or not the evaluation criterion is satisfied. If the determination result is negative, the process proceeds to S12, but if the determination is affirmative, the process ends. That is, it is determined whether or not the best evaluation value is equal to or greater than a predetermined value (the mean square error value is equal to or less than a predetermined value). When the determination is completed, the gene of the individual with the highest evaluation at that time is adopted as the correction value To do.

図７は、本発明のＡ／Ｄ変換器３２の実施例２の構成を示すブロック図である。実施例１と同じ構成の回路には同じ番号を付してある。Ａ／Ｄ変換器３２は、入力信号をデジタル信号に変換する主Ａ／Ｄ変換手段である主Ａ／Ｄ変換器４０、前記主Ａ／Ｄ変換手段とは異なるタイミングで動作する補助Ａ／Ｄ変換手段である補助Ａ／Ｄ変換器８０、前記主Ａ／Ｄ変換手段および前記補助Ａ／Ｄ変換手段からの出力デジタル信号をアドレスとして入力し、補正値あるいは補正された出力値を出力する記憶手段である補正値メモリ４３、記憶手段から出力される補正値と前記主Ａ／Ｄ変換手段から出力されるデジタル信号とを加算する加算手段である加算器４４、補助Ａ／Ｄ変換手段に主Ａ／Ｄ変換手段とは異なるタイミング信号を供給するタイミング信号生成手段であるタイミング生成回路８１、記憶手段に情報を書き込む書込手段であるメモリ書込回路４６を備えている。   FIG. 7 is a block diagram showing the configuration of the A / D converter 32 according to the second embodiment of the present invention. Circuits having the same configuration as in the first embodiment are denoted by the same reference numerals. The A / D converter 32 includes a main A / D converter 40 which is a main A / D converter for converting an input signal into a digital signal, and an auxiliary A / D operating at a timing different from that of the main A / D converter. A memory that inputs the output digital signal from the auxiliary A / D converter 80 as the converting means, the main A / D converting means and the auxiliary A / D converting means as an address, and outputs the corrected value or the corrected output value A correction value memory 43 as a means, an adder 44 as an addition means for adding the correction value output from the storage means and the digital signal output from the main A / D conversion means, and the auxiliary A / D conversion means. A timing generation circuit 81 that is a timing signal generation unit that supplies a timing signal different from the A / D conversion unit, and a memory writing circuit 46 that is a writing unit that writes information to the storage unit are provided.

図９は、主Ａ／Ｄ変換器４０および補助Ａ／Ｄ変換器８０の構成例を示すブロック図である。主Ａ／Ｄ変換器４０としては例えば図４に示すようなフラッシュ型のＡ／Ｄ変換回路を採用可能である。入力信号は複数（例えば１２８個）のコンパレータ６０全ての一方の入力端子に並列に入力されている。コンパレータ６０の他方の入力端子には基準電圧を抵抗群６１によって等分圧した基準電圧が印加されている。コンパレータ６０の出力はラッチ回路６２によってラッチされ、エンコーダ６３によって例えば７ビットのバイナリーコードに変換されて出力される。   FIG. 9 is a block diagram illustrating a configuration example of the main A / D converter 40 and the auxiliary A / D converter 80. As the main A / D converter 40, for example, a flash type A / D conversion circuit as shown in FIG. 4 can be adopted. The input signal is inputted in parallel to one input terminal of all the plural (for example, 128) comparators 60. A reference voltage obtained by equally dividing the reference voltage by the resistor group 61 is applied to the other input terminal of the comparator 60. The output of the comparator 60 is latched by a latch circuit 62, converted into, for example, a 7-bit binary code by an encoder 63, and output.

補助Ａ／Ｄ変換器８０は、例えば出力が４ビット程度と主Ａ／Ｄ変換器４０よりも精度の低いもので足りる。補助Ａ／Ｄ変換器８０としては、図４に示すように、主Ａ／Ｄ変換器４０とコンパレータ６０を共用し、コンパレータ６０の出力信号の一部、即ち上位４ビットの出力に必要な出力信号のみをラッチ回路６４によってラッチする。ラッチ回路６４の出力はエンコーダ６５によって例えば４ビットのバイナリーコードに変換されて出力される。   The auxiliary A / D converter 80 suffices to have an output of about 4 bits and lower accuracy than the main A / D converter 40, for example. As shown in FIG. 4, the auxiliary A / D converter 80 shares the main A / D converter 40 and the comparator 60, and outputs a part of the output signal of the comparator 60, that is, an output necessary for the upper 4 bits. Only the signal is latched by the latch circuit 64. The output of the latch circuit 64 is converted into, for example, a 4-bit binary code by the encoder 65 and output.

補正値メモリ４３は、例えばアドレス入力として１１ビット、データ出力として４ビットを有するメモリである。メモリの種類としては、フラッシュメモリ等の書き替え可能な不揮発性メモリ、ＲＡＭなどを使用可能である。また、補正値を決定した後に変更の必要がない場合には、マスクＲＯＭ、フューズ型ＲＯＭ等を使用可能である。   The correction value memory 43 is, for example, a memory having 11 bits as an address input and 4 bits as a data output. As the type of memory, rewritable nonvolatile memory such as flash memory, RAM, and the like can be used. In the case where there is no need to change after the correction value is determined, a mask ROM, a fuse ROM, or the like can be used.

図７に示す構成においては、補正値メモリ４３には主Ａ／Ｄ変換器４０から出力されるデジタル信号の補正値が記憶されており、読み出された補正値は加算器４４により主Ａ／Ｄ変換器４０から出力されるデジタル信号と加算されて出力される。補正値は例えば４ビットであり、主Ａ／Ｄ変換器４０から出力されるデジタル信号が７ビットの整数であるものとすれば、補正値は例えば小数点以下２ビット、整数部分２ビットからなる。従って、補正出力データは、整数部７ビット、小数部２ビットの計９ビットとなる。   In the configuration shown in FIG. 7, the correction value memory 43 stores the correction value of the digital signal output from the main A / D converter 40, and the read correction value is added to the main A / D by the adder 44. The digital signal output from the D converter 40 is added and output. If the correction value is, for example, 4 bits and the digital signal output from the main A / D converter 40 is a 7-bit integer, the correction value is, for example, 2 bits after the decimal point and 2 bits for the integer part. Therefore, the correction output data is 9 bits in total, 7 bits for the integer part and 2 bits for the decimal part.

なお、補正出力値は、主Ａ／Ｄ変換器４０および補助Ａ／Ｄ変換器８０から出力されるデジタル信号（アドレス情報）によって一意に決まるので、例えば９ビットの補正出力値を補正値メモリ４３に書き込んでおいてもよい。このようにすれば、加算器４４は不要となる。   Since the correction output value is uniquely determined by the digital signal (address information) output from the main A / D converter 40 and the auxiliary A / D converter 80, for example, a 9-bit correction output value is used as the correction value memory 43. You may write in In this way, the adder 44 becomes unnecessary.

図８は、主Ａ／Ｄ変換器４０および補助Ａ／Ｄ変換器８０に供給されるラッチパスルを示す説明図である。タイミング生成回路８１は、Ａ／Ｄ変換器に入力されるクロック信号に基づき、周知の任意の遅延回路を使用して主Ａ／Ｄ変換器４０および補助Ａ／Ｄ変換器８０にそれぞれラッチパルスＴｍおよびＴｓを供給する。この例においてはＴｍはクロック信号をそのまま使用し、ＴｓはＴｍよりも所定の時間Ｔｄだけ遅延して発生する。クロック信号は所定の周期Ｔｃ毎に入力されるので、Ｔｄを変えることによりＴｓをＴｍの直前あるいは直後に発生するように設定することが可能である。   FIG. 8 is an explanatory diagram showing latch pulses supplied to the main A / D converter 40 and the auxiliary A / D converter 80. Based on the clock signal input to the A / D converter, the timing generation circuit 81 uses the well-known arbitrary delay circuit to latch the latch pulses Tm to the main A / D converter 40 and the auxiliary A / D converter 80, respectively. And Ts. In this example, Tm uses the clock signal as it is, and Ts is generated with a predetermined time Td delayed from Tm. Since the clock signal is input every predetermined period Tc, it is possible to set Ts to be generated immediately before or after Tm by changing Td.

メモリ書込回路４６は、メモリとしてフラッシュメモリなどの書き替え可能なメモリを採用した場合に、Ａ／Ｄ変換器を製造した後の出荷時に、あるいは装置に組み込まれた後の伝送トレーニング時やデータ伝送中、その他Ａ／Ｄ変換器の校正時において補正値メモリ４３の内容を書き替えるための回路である。
なお、実施例２におけるＡ／Ｄ変換器の調整システムの構成や調整方法については前述した実施例１における図５、６と同様のシステムや方法を採用可能である。When a rewritable memory such as a flash memory is adopted as the memory, the memory writing circuit 46 at the time of shipment after manufacturing the A / D converter or at the time of transmission training or data after being incorporated in the apparatus This is a circuit for rewriting the contents of the correction value memory 43 during calibration of the other A / D converter during transmission.
As for the configuration and adjustment method of the A / D converter adjustment system in the second embodiment, the same system and method as in FIGS. 5 and 6 in the first embodiment can be adopted.

以上、実施例を開示したが、本発明には以下に示すような変形例も考えられる。本発明のＡ／Ｄ変換装置にはフラッシュ型に代表される一括変換型のＡ／Ｄ変換回路が特に好適であり、実施例においては、フラッシュ型のＡ／Ｄ変換回路を使用する例を開示したが、サンプリング回路を併用するパイプライン型あるいは逐次比較型などの他の型のＡ／Ｄ変換回路も採用可能である。
実施例においては、補正値の調整を遺伝的アルゴリズムによって調整する例を開示したが、他の確率的探索手法のアルゴリズムを用いてもよいし、全ての補正値を測定に基づいて決定してもよい。Although the embodiments have been disclosed above, the present invention may be modified as follows. The batch conversion type A / D conversion circuit represented by the flash type is particularly suitable for the A / D conversion device of the present invention. In the embodiment, an example using the flash type A / D conversion circuit is disclosed. However, other types of A / D conversion circuits such as a pipeline type or a successive approximation type using a sampling circuit can also be employed.
In the embodiment, an example in which the adjustment of the correction value is adjusted by a genetic algorithm has been disclosed. However, an algorithm of another stochastic search method may be used, or all correction values may be determined based on the measurement. Good.

Ａ／Ｄ変換器のＩＣを製作し、補正値が決定された後には、補正値メモリ４３として補正値が予め格納されたマスクＲＯＭを使用してＡ／Ｄ変換器のＩＣを製造するようにしても良い。また、補正値メモリ４３に現在設定されている補正値のデータを外部に読み出す読み出し回路を備えていてもよい。   After the A / D converter IC is manufactured and the correction value is determined, the A / D converter IC is manufactured using a mask ROM in which the correction value is stored in advance as the correction value memory 43. May be. In addition, a read circuit that reads the correction value data currently set in the correction value memory 43 to the outside may be provided.

実施例においては、主Ａ／Ｄ変換器４０の出力信号は例えば７ビットのバイナリーコードに符号化して出力し、補正値メモリ４３にアドレス信号として供給される例を開示したが、Ａ／Ｄ変換器をＩＣ化する場合には、主Ａ／Ｄ変換器４０内のラッチ回路６２の出力信号を補正値メモリ４３内におけるデコードされた選択信号として利用することにより、主Ａ／Ｄ変換器４０内のエンコーダ６３や補正値メモリ４３内のアドレス信号デコード回路が省略できる。
更に、ラッチ回路６４の出力信号を補正値メモリ４３内において並列に読み出された補正出力データの選択信号として利用することにより、補助Ａ／Ｄ変換器８０内のエンコーダ６５や補正値メモリ４３内のアドレス信号デコード回路が省略できると共に補正による信号遅延を最小限にできる。

In the embodiment, the output signal of the main A / D converter 40 has been disclosed as being encoded as, for example, a 7-bit binary code and supplied as an address signal to the correction value memory 43. In the case where the converter is made into an IC, the output signal of the latch circuit 62 in the main A / D converter 40 is used as a decoded selection signal in the correction value memory 43, so that the main A / D converter 40 The encoder 63 and the address signal decoding circuit in the correction value memory 43 can be omitted.
Further, by using the output signal of the latch circuit 64 as a selection signal for correction output data read out in parallel in the correction value memory 43, the encoder 65 in the auxiliary A / D converter 80 and the correction value memory 43 are used. The address signal decoding circuit can be omitted and signal delay due to correction can be minimized.

Claims (9)

入力アナログ信号をデジタル信号に変換する主Ａ／Ｄ変換手段と、
入力信号の微分あるいは差分情報を生成する変化情報生成手段と、
前記主Ａ／Ｄ変換手段および前記変化情報生成手段の出力信号をアドレスとして入力し、補正値あるいは補正された出力値を出力する記憶手段と
を備えたことを特徴とするＡ／Ｄ変換装置。Main A / D conversion means for converting an input analog signal into a digital signal;
Change information generating means for generating differential or difference information of the input signal;
An A / D conversion apparatus comprising: storage means for inputting output signals of the main A / D conversion means and the change information generation means as addresses and outputting a correction value or a corrected output value. 前記変化情報生成手段は、入力アナログ信号を微分処理する微分手段と、前記微分手段の出力信号をデジタル信号に変換する補助Ａ／Ｄ変換手段とを備えていることを特徴とする請求項１に記載のＡ／Ｄ変換装置。   2. The change information generating means comprises: a differentiating means for differentiating an input analog signal; and an auxiliary A / D converting means for converting an output signal of the differentiating means into a digital signal. The A / D conversion device described. 前記変化情報生成手段は、、入力信号をデジタル信号に変換する補助Ａ／Ｄ変換手段と、前記補助Ａ／Ｄ変換手段に前記主Ａ／Ｄ変換手段とは異なるタイミング信号を供給するタイミング信号生成手段とを備えていることを特徴とする請求項１に記載のＡ／Ｄ変換装置。   The change information generation means includes an auxiliary A / D conversion means for converting an input signal into a digital signal, and a timing signal generation for supplying a timing signal different from the main A / D conversion means to the auxiliary A / D conversion means. The A / D converter according to claim 1, further comprising: means. 前記主Ａ／Ｄ変換手段は、並列動作する複数のコンパレータを備えたフラッシュ型のＡ／Ｄ変換回路であり、前記補助Ａ／Ｄ変換手段は、前記主Ａ／Ｄ変換手段の複数のコンパレータの出力データを入力して保持するラッチ手段を備えていることを特徴とする請求項３に記載のＡ／Ｄ変換装置。   The main A / D conversion means is a flash-type A / D conversion circuit including a plurality of comparators operating in parallel, and the auxiliary A / D conversion means includes a plurality of comparators of the main A / D conversion means. 4. The A / D converter according to claim 3, further comprising latch means for inputting and holding output data. 前記記憶手段は、主Ａ／Ｄ変換手段から出力されるデジタル信号の補正値を記憶しており、前記Ａ／Ｄ変換装置は更に、前記記憶手段から出力される補正値と前記主Ａ／Ｄ変換手段から出力されるデジタル信号とを加算する加算手段を備えていることを特徴とする請求項１に記載のＡ／Ｄ変換装置。   The storage means stores the correction value of the digital signal output from the main A / D conversion means, and the A / D conversion device further includes the correction value output from the storage means and the main A / D. 2. The A / D conversion apparatus according to claim 1, further comprising addition means for adding the digital signal output from the conversion means. 前記Ａ／Ｄ変換装置は更に、前記記憶手段に情報を書き込む書込手段を備えていることを特徴とする請求項１に記載のＡ／Ｄ変換装置。   2. The A / D conversion apparatus according to claim 1, further comprising a writing unit that writes information in the storage unit. 前記記憶手段は、前記主Ａ／Ｄ変換手段から出力されるデジタル信号の最小単位よりも細かい補正値あるいは補正された出力値を記憶していることを特徴とする請求項１に記載のＡ／Ｄ変換装置。   2. The A / according to claim 1, wherein the storage unit stores a correction value or a corrected output value finer than a minimum unit of a digital signal output from the main A / D conversion unit. D converter. 前記記憶手段は、遺伝的アルゴリズムを使用して決定された補正値あるいは補正された出力値を記憶していることを特徴とする請求項１に記載のＡ／Ｄ変換装置。   2. The A / D conversion apparatus according to claim 1, wherein the storage means stores a correction value determined using a genetic algorithm or a corrected output value. 入力アナログ信号をデジタル信号に変換する主Ａ／Ｄ変換ステップと、
入力信号の微分あるいは差分情報を得るための変化情報生成ステップと、
前記主Ａ／Ｄ変換ステップおよび前記変化情報生成ステップにおいて変換されたデジタル信号をアドレスとして入力し、記憶手段から補正値あるいは補正された出力値を出力するステップと
を含むことを特徴とするＡ／Ｄ変換方法。

A main A / D conversion step for converting an input analog signal into a digital signal;
A change information generation step for obtaining differential or differential information of the input signal;
And a step of inputting the digital signal converted in the main A / D conversion step and the change information generation step as an address and outputting a correction value or a corrected output value from the storage means. D conversion method.

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