JPS648834B2 - - Google Patents

Description

【発明の詳細な説明】 この発明は、記憶データに基づいて楽音を自動
的に発生する自動演奏装置に関し、特に和音、ベ
ース音等の楽譜データを音高データ、音符進行パ
ターンデータ及びパターン内発音タイミングデー
タの形で記憶させることにより記憶すべきデータ
量の削減を図つたものである。

従来、メロデイ音、和音、ベース音等の楽譜デ
ータを各音符毎に音高データ及び符長データの形
で記憶させ、その記憶データに基づいて楽音を発
生させるようにした自動演奏装置が提案されてい
るが、この種の装置では、各音符毎に音高及び符
長データを記憶させるため、記憶すべきデータ量
が莫大になり、記憶装置としても記憶容量の大き
いものを準備しなければならない欠点がある。

従つて、この発明の目的は、記憶すべきデータ
量を大幅に削減しうる新規な自動演奏装置を提供
することにある。

一般に、ある楽曲に対応する一連の音符進行に
ついて所定区間（例えば１小節）毎に音符進行パ
ターンを調べてみると、音高は異なつても発音タ
イミング（キーオン及びキーオフに対応するタイ
ミング）が同一であることがしばしばあり、特に
和音及びベース音についてはこのような傾向が顕
著である。そこで、この発明では、楽譜内容を音
符進行パターンの流れとしてとらえ、一連の楽譜
データを音高データと、所定区間毎の音符進行パ
ターンデータと、発音タイミングが異なるパター
ン内発音タイミングデータとの組合せの形で記憶
させるようにしたものである。このようにする
と、発音タイミングが同一である音符進行パター
ンに対しては１つのパターン内発音タイミングデ
ータに記憶させればよく、また音高データとして
は前の音符に比べて音高変化のない音符に対応し
たデータは記憶させる必要がないので、各音符毎
に音高及び符長データを記憶させた従来の場合に
比べて大幅なデータ量削減が可能である。

以下、添付図面に示す実施例についてこの発明
を詳述する。

第１図は、この発明の一実施例による自動演奏
装置の回路構成を示すものである。

楽譜１０は、その下方表面に磁気テープなどか
らなる記録媒体１０ａを有するもので、読取装置
１２の受入口に挿入セツトされた状態において読
取装置１２により記録媒体１０ａから一連の楽譜
データが読取られるようになつている。そして、
読取られた楽譜データはUK音・LK音高メモリ
１４、パターンメモリ１６、タイミングメモリ１
８及びPK音高メモリ２０に分散記憶される。

メモリ１４は、上鍵盤（UK）で演奏されるメ
ロデイ音に対応した音高（UK音高）及び符長
（UK符長）のデータと、下鍵盤（LK）で伴奏音
として演奏される和音に対応した音高（LK音高）
データと、終りデータとを第２図に示すようなフ
オーマツトで楽譜内容の進行にしたがつて記憶す
るもので、RAM（ランダム・アクセス・メモリ）
からなつている。ここで、UK音高データは、上
位２ビツトが「01」でUKマークを表わし、それ
以下のビツトがオクターブ各及びノート名を含む
キーコードKCの形で音高を表わす。UK音高デ
ータの次に配置されるLK音高データは、上位２
ビツトが「10」でLKマークを表わし、それ以下
のビツトが根音ノートコードNC、マイナビツト
ｍ及びセブンスビツト7thを含む形で音高を表わ
す。LK音高データの次に配置されるUK符長デ
ータは上位２ビツトが「00」で符長マークを表わ
し、それ以下のビツトが音符の長さ、すなわち符
長を表わす。終りデータは全ビツトが“１”にさ
れることにより一連の楽譜データの終りを表わ
す。なお、LK音高データは一連の音符進行にお
いて前の音符と比べて音高変化のある音符に対応
して記憶されるもので、同一音高の音符が続く場
合には最初の音符に対応して和音データが記憶さ
れれば十分で、それにつづく同一音高音符に対応
した和音データは記憶される必要がない。これ
は、発音タイミングさえ変えれば、記憶した和音
データに基づいていくつかの同一音高の和音を形
成できるからである。

メモリ１６は、１小節毎の音符進行パターンに
対応したパターンデータを楽譜内容の進行にした
がつて第３図に示すPTRN１、PTRN２、
PTRN１、PTRN３……PTRN５、PTRN７の
ように記憶するもので、RAMからなつている。
各パターンデータは最下位ビツトＡで３連系音符
か否かを３連系ならば“１”そうでないならば
“０”というようにして表わすと共にそれ以外の
ビツトで和音及び／又はベース音の進行パターン
を表わす。

メモリ１８は、メモリ１６に記憶される一連の
パターンデータのうち互いに異なるパターンデー
タに対応して１小節毎のパターン内発音タイミン
グデータを第４図に示すように和音及びベース音
で別々に記憶するもので、RAMからなつてい
る。パターンデータPTRN１に対応した和音用
パターン内発音タイミングデータLK・PTRN１
は、一例として１ビツトを16分音符長として１小
節あたり16ビツトを含み、そのうちの休符に対応
するビツトを“０”に且つ音符に対応するビツト
を“１”にすることにより１小節内での発音タイ
ミングが表わされるようになつており、これと同
様にして他の和音用パターン内発音タイミングデ
ータLK・PTRN２……LK・PTRNn及びベース
音用パターン内発音タイミングデータPK・
PTRN１……PK・PTRNmも１小節内での発音
タイミングが表わされる。

LK・PTRN１等の和音用タイミングデータ又
はPK・PTRN１等のベース音用タイミングデー
タにおいては、音符が２つ続くような場合、
PK・PTRN１について例示するように前の音符
に対応する複数ビツトのうちの最後のビツトＢを
“０”にすることにより微少なキーオフに対応す
るブレークを表現することができる。また、パー
カツシブな音を発生させたい場合には、２分音符
や４分音符のような比較的符長の長い音符でも16
分音符に対応して先頭ビツトのみを“１”にし、
後続の各ビツトＣは“０”にすればよい。

上記した発音タイミング表現方式は通常音符を
対象にしたものであるので、これをそのまま３連
系の音符の場合に適用することは16が３の倍数で
ないことから不適当である。そこで、３連系音符
の場合には、１小節あたり24ビツトを用いて発音
タイミングを表現するようにし、これに伴つてメ
モリ１８からのデータ読出速度も通常音符の場合
より3/2倍速くすればよい。

メモリ２０は、ペダル鍵盤（PK）で伴奏音と
して演奏されるベース音に対応した音高（PK音
高）データを第５図に示すPK１，PK２…PKn
のように記憶するもので、RAMからなつてい
る。各PK音高データはオクターブ名及びノート
名を含むキーコードKCの形で音高を表わす。な
お、PK音高データをUK音高データとは別の
RAMに記憶させたのは、同じ伴奏音でもベース
音は和音とは異なり、メロデイ音と別タイミング
で発生させたい場合がしばしばあるからである。

ところで、メモリ１４からのデータ読出しにあ
たつては、スタートスイツチ２２をオンする。こ
のときのオン信号は、微分回路２４で立上り微分
されてスタート信号STに変換された形でストツ
プ制御用Ｒ―Ｓフリツプフロツプ２６に供給さ
れ、これをセツトさせる。このため、フリツプフ
ロツプ２６の出力＝“０”はORゲート２８を
介してアドレスカウンタ３０をリセツト解除する
と共に、スタート信号STはORゲート２８，を介
してカウンタ３０を初期リセツトさせる。また、
スタート信号STはORゲート３２を介して読出制
御用Ｒ―Ｓフリツプフロツプ３４に供給され、こ
れをセツトさせる。このときのフリツプフロツプ
３４の出力Ｑ＝“１”はANDゲート３６を導通さ
せるので、ANDゲート３６はクロツク信号φを
カウンタ３０にクロツク入力CKとして供給する。
このため、カウンタ３０はクロツク信号φを計数
して読出用アドレス信号をメモリ１４に供給し、
メモリ１４からは最初のメロデイ音に対応した
UK音高データ、最初の和音に対応したLK音高
データ及び最初のメロデイ音に対応したUK符長
データが順次に読出される。

このときに読出されるデータのうち、UK音高
データはUKマーク検出・ラツチ回路３８がUK
マーク「01」を検出するのに同期して同回路３８
にラツチされ、LK音高データはLKマーク検出・
ラツチ回路４０がLKマーク「10」を検出するの
に同期して同回路４０にラツチされ、UK符長デ
ータは符長マーク検出回路４２が符長マーク
「00」を検出したときその検出信号を微分回路４
４で立上り微分した信号（ロード信号LD）に応
じてラツチ回路４６でラツチされる。UK符長デ
ータがラツチ回路４６にラツチされると、これに
同期してフリツプフロツプ３４が微分回路４４の
出力信号によつてリセツトされるので、カウンタ
３０の歩進が停止され、メモリ１４からのデータ
読出しが一時停止される。

ラツチ回路４６にラツチされたUK符長データ
は比較回路４８に一方の比較入力として供給さ
れ、比較回路４８の他方の比較入力としてはカウ
ンタ５０の計数データが供給される。カウンタ５
０は微分回路４４からの符長マーク検出タイミン
グに同期した信号に応じてリセツトされた後テン
ポ発振器５２からのテンポクロツク信号TCLを
計数するので、比較回路４８はカウンタ５０から
の計数データがラツチ回路４６からの符長データ
に一致する時点、すなわち信号TCLを計数して
符長に対応する時間に達した時点で一致信号EQ
を発生する。

この一致信号EQは微分回路５４で立上り微分
され、微分回路５４からの微分出力パルスはOR
ゲート３２を介してフリツプフロツプ３４をセツ
トさせる。このため、カウンタ３０は再び歩進を
開始し、メモリ１４からは２番目のUK音高デー
タ及び２番目のUK符長データが読出される。以
下同様にしてUK符長データの読出しのたびにテ
ンポクロツク信号TCLを計数して符長を測定し、
その符長測定終了のたびに一致信号EQを発生し
て次の楽譜データを読出す動作がくりかえされ、
最後にメモリ１４からは終りデータが読出され
る。

終りデータが読出されると、終り検出回路５６
が全ビツト“１”の終りデータを検出してフリツ
プフロツプ２６をリセツトさせる。このため、フ
リツプフロツプ２６の出力＝“０”がORゲー
ト２８を介してストツプ信号STPとして送出さ
れる。この信号STPはカウンタ３０に供給され、
これをリセツトさせるので、メモリ１４からの一
連の楽譜データ読出動作は終了する。

ラツチ回路３８で順次にラツチされたUK音高
データはメロデイ音形成回路５８に供給される。
メロデイ音形成回路５８はラツチ回路３８からの
UK音高データに基づいて楽音信号を電気的に合
成するもので、その楽音信号は可変抵抗６０を介
してサウンドシステム６２に供給される。このた
め、サウンドシステム６２からはメモリ１４から
の読出データに基づいて自動的にメロデイ音が奏
出される。

ラツチ回路３８で順次にラツチされたUK音高
データは押鍵位置表示制御回路６４にも供給され
る。押鍵位置表示制御回路６４は鍵盤又は鍵盤図
からなる押鍵位置表示器６６の各鍵毎に設けた表
示素子６６ａをラツチ回路３８からのUK音高デ
ータに応じて選択的に点灯制御するもので、押鍵
位置表示器６６にはサウンドシステム６２から奏
出されるメロデイ音に対応して押すべき鍵位置が
可視表示される。従つて、演奏者は、サウンドシ
ステム６２からの自動メロデイ音及び／又は表示
器６６での押鍵位置表示を利用して効率的に演奏
練習を行なうことができる。

一方、ラツチ回路４０で順次にラツチされた
LK音高データはROM（リード・オンリイ・メモ
リ）からなる和音メモリ７０に供給され、例え
ば、ド、ミ、ソの如き和音構成音を指示する和音
データに変換される。和音メモリ７０からの和音
データはゲート回路７２がメモリ１８からの和音
発音信号LKTにじて導通制御されるときにゲー
ト回路７２を介して和音形成回路７４に供給され
る。和音形成回路７４はゲート回路７２からの和
音データに基づいて和音信号を電子的に合成し、
可変抵抗７６を介してサウンドシステム６２に供
給する。このため、サウンドシステム６２からは
メモリ１４からの読出データに基づいて自動的に
和音も奏出される。

次に、メモリ１６，１８及び２０に関連する回
路について説明する。

スタートスイツチ２２のオン操作に基づいて
ORゲート２８から初期リセツト信号が発生され
ると、これに応じてアドレスカウンタ７８、分周
回路８０、アドレスカウンタ８２及び８４がリセ
ツトされる。そして、このリセツトタイミングよ
り微少時間遅れてＤ―フリツプフロツプ８６がス
タート信号STに応じて出力信号を発生し、この
出力信号はORゲート８８を介してカウンタ７８
に供給される一方、ORゲート９０を介してカウ
ンタ８２に供給される。このため、カウンタ７８
及び８２は最初の読出番地を指定するアドレス信
号を対応するメモリ１６及び１８にそれぞれ供給
する。そして、カウンタ８２にはテンポクロツク
信号TCLを入力とする分周回路８０の出力パル
スがORゲート９０を介して供給されるので、カ
ウンタ８２は分周回路８０からの出力パルスを計
数してその計数出力をアドレス信号としてメモリ
１８に供給する。

従つて、メモリ１６からは、最初（第１小節）
のパターンデータPTRN１が読出され、メモリ
１８にカウンタ８２の出力と共にアドレス信号と
して供給される。そして、メモリ１８からは、パ
ターンデータPTRN１が指示する音符進行パタ
ーンに対応したパターン内発音タイミングデータ
LK・PTRN１及び／又はPK・PTRN１がカウ
ンタ８２の計数速度に対応する速度で読出され、
それに伴つて和音発音信号LKT及び／又はベー
ス音発音信号PKTが発生される。

すなわち、このときに読出されるデータが和音
用タイミングデータLK・PTRN１であるとすれ
ば、メモリ１８からは、第４図の上段に示すよう
にLK・PTRN１の音符対応ビツトが“１”レベ
ルをとを期間中“１”レベルをとるように和音発
音信号LKTが発生され、この信号LKTはその
“１”レベル期間中ゲート回路７２を導通させる。
従つて、和音メモリ７０からの和音データは符長
に対応する期間のあいだゲート回路７２を介して
和音形成回路７４に供給されることになり、サウ
ンドシステム６２からは最初の和音が発生され
る。

また、メモリ１８からの読出データがベース音
用タイミングデータPK・PTRN１であるとすれ
ば、メモリ１８からは、第４図の下段に示すよう
にPK・PTRN１の音符対応ビツトが“１”レベ
ルをとる期間中“１”レベルをとるようにベース
音発音信号PKTが発生され、この信号PKTはそ
の“１”レベル期間中ゲート回路９２を導通させ
る。このときのベース音発音信号PKTは微分回
路９４で立上り微分された形でカウンタ８４にも
クロツク入力CKとして供給されるので、カウン
タ８４は最初の読出番地を指示するアドレス信号
をモリ２０に供給する。このため、メモリ２０か
らは最初のPK音高データPK１が読出され、ゲー
ト回路９２の導通期間中ベース音形成回路９６に
供給される。ベース音形成回路９６はPK音高デ
ータPK１に基づいてベース音信号を電子的に合
成し、可変抵抗９８を介してサウンドシステム６
２に供給するので、サウンドシステム６２からは
最初のベース音が発生される。なお、微分回路９
４はベース音発音信号PKTがパターン内発音タ
イミングデータの複数ビツト分に対応して“１”
レベルをとるように発生された場合にもカウンタ
８４が１回だけ歩進する（メモリ２０のアドレス
が１つだけ進む）ようにするために設けられたも
のである。

次に、カウンタ８２が分周回路８０からの出力
パルスを計数して１小節に相当する計数値になる
と、カウンタ８２からキヤリイアウト出力COが
発生され、ORゲート８８を介してカウンタ７８
にクロツク入力CKとして供給される。このため、
カウンタ７８は２番目の読出番地を指示するアド
レス信号をメモリ１６に供給し、メモリ１６から
は２番目（第２小節）のパターンデータPTRN
２が読出される。そして、前回同様にメモリ１８
からは和音発音信号LKT及び／又はベース音発
音信号PKTが発生され、ベース音発音信号PKT
が発生された場合には前回同様にメモリ２０から
PK音高データが読出され、それによつて第２小
節における和音又はベース音が奏出される。以下
同様にして各小節毎にパターンデータが読出さ
れ、それに対応して和音又はベース音が奏出さ
れ、最後にストツプ信号STPによつてカウンタ
７８，８２，８４及び分周回路８０がリセツトさ
れて一連のデータ読出動作が終了する。

なお、メモリ１６はその読出データが最下位ビ
ツト＝“１”で３連系音符を指示するときに制御
信号CNを送出するようになつている。この場
合、メモリ１８のデータは前述したように24ビツ
トであり且つメモリ１８の読出速度を速くする必
要があるので、このようなデータ読出しを可能に
するため制御信号CNは分周回路８０に分周比制
御信号として供給される一方、カウンタ８２にモ
ジユロ変更信号として供給される。この結果、分
周回路８０の出力パルス周波数は信号CN＝“０”
の場合の3/2倍になり、カウンタ８２は16進から
24進に切換えられる。

第６図は、発音信号形成部の変形例を示すもの
で、前述例と同様の部分には同様の符号を符して
詳細な説明を省略する。

この例の特徴は、前述のパターンメモリ１６に
相当するRAMからなるメモリ１６′にパターン
データ及びPK音高データを第７図にようなフオ
ーマツトで記憶させることにより独立のPK音高
メモリ２０及びその読出回路８４，９４を不要に
したことである。すなわち、メモリ１６′からは、
スタート信号STに対応した最初のアドレス信号
に応じて第１小節のパターンデータPTRN１が
読出され、このデータPTRN１はスタート信号
STに対応したORゲート１００の出力信号（ロー
ド信号LD）に応じてラツチ回路１０２でラツチ
される。そして、ラツチ回路１０２でラツチされ
たデータはカウンタ８２の計数出力と共にメモリ
１８にアドレス信号として供給されるので、メモ
リ１８からは前述したと同様にして和音発音信号
LKT及び／又はベース音発音信号PKTが発生さ
れる。

ここで、ベース音発音信号PKTが発生される
ものとすると、この信号PKTはORゲート８８を
介してカウンタ７８に供給されるので、カウンタ
７８から次の読出番地を指示するアドレス信号が
発生され、メモリ１６′に供給される。このため、
メモリ１６′からは、最初のPK音高データPK１
が読出され、ゲート回路９２に供給される。この
とき、ゲート回路９２はベース音発音信号PKT
に応じて導通しているので、メモリ１６′からの
PK音高データPK１はゲート回路９２の導通期間
中ベース音形成回路９６（第１図）に供給され、
それによつて最初のベース音が発生される。以下
同様にして同一小節内でベース音発音信号PKT
が順次に発生されると、メモリ１６′からはベー
ス音高データPK２，PK３……PKl―１，PKlが
順次に読出され、各々に対応したベース音が奏出
される。

次に、カウンタ８２が１小節に相当する計数値
に達すると、カウンタ８２がキヤリイアウト出力
COを発生し、このキヤリイアウト出力COはOR
ゲート８８を介してカウンタ７８にクロツク入力
CKとして供給される一方、ORゲート１００を
介してラツチ回路１０２にロード信号LDとして
供給される。このため、メモリ１６′からは第２
小節のパターンデータPTRN２が読出され、ラ
ツチ回路１０２にラツチされる。このように、ラ
ツチ回路１０２は１小節毎にパターンデータをラ
ツチするものである。

ラツチ回路１０２に第２小節のパターンデータ
がラツチされると、前回同様のメモリ１８から和
音発音信号LKT及び／又はベース音発音信号
PKTが発生され、ベース音発音信号PKTが発生
される場合には前回同様にメモリ１６′からPK音
高データPKl＋１等が読出される。そして、以下
同様にして各小節毎にパターンデータが読出され
ると共にその読出データに基づいて発音信号
LKT及び／又はPKTが発生され、最後にストツ
プ信号STPに応じてカウンタ７８，８２及び分
周回路８０がリセツトされることにより一連のデ
ータ読出動作が終了する。

なお、この発明は、上記実施例に限定されるも
のではなく、種々の改変形態において実施できる
ものである。例えば、この発明を実施するのにマ
イクロコンピユータを利用することができる。ま
た、長い曲等においては、メロデイ音の自動演奏
にこの発明を適用することができる。さらに、パ
ターン内発音タイミングデータの記憶にあたつ
て、１小節あたりのビツト数（分解能）は前述例
のものに限られず、適宜大きく又は小さく設定す
ることができる。

以上のように、この発明の自動演奏装置は、記
憶すべきデータ量が比較的少なくてすむので、記
憶装置としても批較的小容量のものを利用するこ
とができ、装置全体としても小型軽量化を図るこ
とが可能なものである。

【図面の簡単な説明】

第１図は、この発明の一実施例による自動演奏
装置を示す回路図、第２図、第３図、第４図及び
第５図は、それぞれ異なるRAMに記憶されるデ
ータのフオーマツト示す図、第６図は、発音信号
形成部の変形例を示す回路図、第７図は、第６図
の回路で用いられるデータフオーマツトを示す図
である。 １０…楽譜、１２…読取装置、１４…UK音・
LK音高メモリ、１６…パターンメモリ、１６′…
パターン・PK音高メモリ、１８…タイミングメ
モリ、２０…PK音高メモリ、７０…和音メモリ、
７２…和音データ導出用ゲート回路、７４…和音
形成回路、９２…ベース音導出用ゲート回路、９
４…ベース音形成回路。

Claims (1)

1. 【特許請求の範囲】 １ 一連の音符進行に対応した一連の音高データ
   を記憶する第１の記憶装置と、前記一連の音符進
   行における所定区間毎の音符進行パターンに対応
   した一連のパターンデータを記憶する第２の記憶
   装置と、前記一連のパターンデータのうちの互い
   に異なるパターンデータに対応して前記所定区間
   毎に発音タイミングを示すタイミングデータを記
   憶する第３の記憶装置と、前記第２の記憶装置か
   ら前記パターンデータを読出すたびに対応するタ
   イミングデータを前記第３の記憶装置から読出す
   と共に、該第３の記憶装置からのタイミングデー
   タが特定音符の発音タイミングを示すたびに該特
   定音符に対応した音高データを前記第１の記憶装
   置から導出する読出制御手段と、前記第１の記憶
   装置から導出された音高データに基づいて楽音信
   号を形成する楽音形成回路とをそなえたことを特
   徴とする自動演奏装置。 ２ 一連の音符進行に対応した一連の音高データ
   を記憶すると共に、前記一連の音符進行における
   所定区間毎の音符進行パターンに対応した一連の
   パターンデータを記憶する第１の記憶装置と、前
   記一連のパターンデータのうちの互いに異なるパ
   ターンデータに対応して前記所定区間毎に発音タ
   イミングを示すタイミングデータを記憶する第２
   の記憶装置と、前記第１の記憶装置から前記パタ
   ーンデータを読出すたびに対応するタイミングデ
   ータを前記第２の記憶装置から読出すと共に、該
   第２の記憶装置からのタイミングデータが特定音
   符の発音タイミングを示すたびに該特定音符に対
   応した音高データを前記第１の記憶装置から導出
   する読出制御手段と、前記第１の記憶装置から導
   出される音高データに基づいて楽音信号を形成す
   る楽音形成回路とをそなえたことを特徴とする自
   動演奏装置。