JPS644665B2 - - Google Patents
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- JPS644665B2 JPS644665B2 JP56149546A JP14954681A JPS644665B2 JP S644665 B2 JPS644665 B2 JP S644665B2 JP 56149546 A JP56149546 A JP 56149546A JP 14954681 A JP14954681 A JP 14954681A JP S644665 B2 JPS644665 B2 JP S644665B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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Description
【発明の詳細な説明】
本発明は高耐圧半導体装置とその製法に係り、
特に多結晶シリコン膜を用いた信頼性の高いパツ
シベーシヨン構造に関する。
特に多結晶シリコン膜を用いた信頼性の高いパツ
シベーシヨン構造に関する。
シリコン半導体素子のpn接合の表面保護膜と
して多結晶シリコン膜を用いたパツシベーシヨン
法がある。多結晶シリコン膜として酸素や窒素を
ドープして抵抗率を高めた半絶縁性多結晶シリコ
ン膜は、歪の発生が少なくて表面準位密度が低
く、外部電荷の影響を遮蔽して高信頼性であり、
量産性も良く、各種の半導体素子に適用される。
しかし多結晶シリコン膜によるパツシベーシヨン
法は、プロセス的には選択エツチングが困難であ
ること、素子特性面ではトランジスタの電流増幅
率hFEの低下の問題点がある。即ち、多結晶シリ
コン膜のパツシベーシヨン工程後にコンタクトホ
ール形成のための選択エツチングが必要である
が、多結晶シリコン膜はシリコン単結晶基体（半
導体素子）と同様のエツチヤントが必要なため単
結晶基体との境界でエツチングを停止することが
難しい。エツチング量が多過ぎても少な過ぎても
電極のコンタクト不良を引起こす。このため多結
晶シリコン膜の組成及びエツチング方法の両者の
面から検討されているが、素子特性上最も有効な
ドーパント濃度の低い多結晶シリコン膜の選択エ
ツチング方法は極めて難しい。一方、トランジス
タの電流増幅率hFEの低下は、エミツタ接合の表
面のパツシベーシヨン膜中のリーク電流が大きい
ために起こる。この対策として、エミツタ接合の
パツシベーシヨンは熱酸化膜を利用する方法や多
結晶シリコン膜を除去してから気相反応でシリコ
ン酸化膜を破覆する方法等が提案されているが、
上記の多結晶シリコン膜の選択エツチングの問題
と絡つてプロセス的に繁雑となつている。
して多結晶シリコン膜を用いたパツシベーシヨン
法がある。多結晶シリコン膜として酸素や窒素を
ドープして抵抗率を高めた半絶縁性多結晶シリコ
ン膜は、歪の発生が少なくて表面準位密度が低
く、外部電荷の影響を遮蔽して高信頼性であり、
量産性も良く、各種の半導体素子に適用される。
しかし多結晶シリコン膜によるパツシベーシヨン
法は、プロセス的には選択エツチングが困難であ
ること、素子特性面ではトランジスタの電流増幅
率hFEの低下の問題点がある。即ち、多結晶シリ
コン膜のパツシベーシヨン工程後にコンタクトホ
ール形成のための選択エツチングが必要である
が、多結晶シリコン膜はシリコン単結晶基体（半
導体素子）と同様のエツチヤントが必要なため単
結晶基体との境界でエツチングを停止することが
難しい。エツチング量が多過ぎても少な過ぎても
電極のコンタクト不良を引起こす。このため多結
晶シリコン膜の組成及びエツチング方法の両者の
面から検討されているが、素子特性上最も有効な
ドーパント濃度の低い多結晶シリコン膜の選択エ
ツチング方法は極めて難しい。一方、トランジス
タの電流増幅率hFEの低下は、エミツタ接合の表
面のパツシベーシヨン膜中のリーク電流が大きい
ために起こる。この対策として、エミツタ接合の
パツシベーシヨンは熱酸化膜を利用する方法や多
結晶シリコン膜を除去してから気相反応でシリコ
ン酸化膜を破覆する方法等が提案されているが、
上記の多結晶シリコン膜の選択エツチングの問題
と絡つてプロセス的に繁雑となつている。
本発明の目的は、高耐圧高信頼性の特徴を有
し、しかも高電流増幅率で製造プロセスが容易な
多結晶シリコン膜でパツシベーシヨンした高耐圧
半導体装置とその製法を提供するにある。
し、しかも高電流増幅率で製造プロセスが容易な
多結晶シリコン膜でパツシベーシヨンした高耐圧
半導体装置とその製法を提供するにある。
本発明の特徴とするところは、複数の整流接合
が、一主表面に露出したシリコン単結晶基体から
なる高耐圧半導体装置において、上記複数の整流
接合のうちの主たる耐圧を保持する主整流接合の
露出部上には、順次積層された多結晶シリコン膜
とシリコン酸化膜とからなる２層構造のパツシベ
ーシヨン膜が形成され、かつ上記複数の整流接合
のうちの上記主整流接合以外の整流接合の露出部
上には、順次積層されたシリコン酸化膜と多結晶
シリコン膜とシリコン酸化膜とからなる３層構造
のパツシベーシヨン膜が形成され、上記３層構造
のパツシベーシヨン膜の所定部分に電極取出し口
を窓開けした点にある。
が、一主表面に露出したシリコン単結晶基体から
なる高耐圧半導体装置において、上記複数の整流
接合のうちの主たる耐圧を保持する主整流接合の
露出部上には、順次積層された多結晶シリコン膜
とシリコン酸化膜とからなる２層構造のパツシベ
ーシヨン膜が形成され、かつ上記複数の整流接合
のうちの上記主整流接合以外の整流接合の露出部
上には、順次積層されたシリコン酸化膜と多結晶
シリコン膜とシリコン酸化膜とからなる３層構造
のパツシベーシヨン膜が形成され、上記３層構造
のパツシベーシヨン膜の所定部分に電極取出し口
を窓開けした点にある。
以下本発明を実施例を示す図面に基づいて詳細
に説明する。
に説明する。
第１図ａは耐圧が1600Vでnpnプレーナ型トラ
ンジスタを得るための拡散工程が完了した状態の
断面模式図である。抵抗率が90〜100Ωcm、厚さ
が280μｍのシリコン単結晶基体１０に、高濃度
コレクタ用のリン拡散層１１、深さが35μｍのベ
ース用ボロン拡散層１２、深さが10μｍのエミツ
タ用リン拡散層１３を形成したものである。ベー
ス層１２の周囲には耐圧を保持する主整流接合JC
の逆バイアス時の電界強度を低減させるための
p+ガードリング層１４が形成してある。シリコ
ン単結晶基体１０の表面は拡散の熱処理によりシ
リコン酸化膜１５が形成されている。
ンジスタを得るための拡散工程が完了した状態の
断面模式図である。抵抗率が90〜100Ωcm、厚さ
が280μｍのシリコン単結晶基体１０に、高濃度
コレクタ用のリン拡散層１１、深さが35μｍのベ
ース用ボロン拡散層１２、深さが10μｍのエミツ
タ用リン拡散層１３を形成したものである。ベー
ス層１２の周囲には耐圧を保持する主整流接合JC
の逆バイアス時の電界強度を低減させるための
p+ガードリング層１４が形成してある。シリコ
ン単結晶基体１０の表面は拡散の熱処理によりシ
リコン酸化膜１５が形成されている。
第１図ｂは主整流接合JCが表面に露出する部分
のシリコン酸化膜１５をフツ酸フツ化アンモニウ
ム混合液でエツチング除去し、更にシリコン単結
晶基体１０の表面の歪層を取除くためフツ酸硝酸
混合液でエツチングした状態を示す。ここでシリ
コン酸化膜１５を除去する領域は、主整流接合JC
の逆バイアス時に空乏層が広がる領域の端部が表
面に露出する領域である。
のシリコン酸化膜１５をフツ酸フツ化アンモニウ
ム混合液でエツチング除去し、更にシリコン単結
晶基体１０の表面の歪層を取除くためフツ酸硝酸
混合液でエツチングした状態を示す。ここでシリ
コン酸化膜１５を除去する領域は、主整流接合JC
の逆バイアス時に空乏層が広がる領域の端部が表
面に露出する領域である。
第１図ｃは、上記シリコン単結晶基体１０の表
面に多結晶シリコン膜１６及びシリコン酸化膜１
７を順次形成し焼しめた状態を示す。ここで多結
晶シリコン膜１６は630〜640℃でモノシランと亜
酸化窒素を用いた気相反応で形成し、酸素を20％
（原子比）を含み、厚さは約0.5μｍである。シリ
コン酸化膜１７は380〜410℃でモノシランと酸素
を用いた気相反応で形成し、厚さは約0.2μｍであ
る。多結晶シリコン１６とシリコン酸化膜１７は
同一の気相反応装置で連続して形成できる。焼し
めは950℃、30分間窒素気流中とした。
面に多結晶シリコン膜１６及びシリコン酸化膜１
７を順次形成し焼しめた状態を示す。ここで多結
晶シリコン膜１６は630〜640℃でモノシランと亜
酸化窒素を用いた気相反応で形成し、酸素を20％
（原子比）を含み、厚さは約0.5μｍである。シリ
コン酸化膜１７は380〜410℃でモノシランと酸素
を用いた気相反応で形成し、厚さは約0.2μｍであ
る。多結晶シリコン１６とシリコン酸化膜１７は
同一の気相反応装置で連続して形成できる。焼し
めは950℃、30分間窒素気流中とした。
第１図ｄはエミツタ電極及びベース電極用にシ
リコン酸化膜１７−多結晶シリコン膜１６−シリ
コン酸化膜１５の３層をホトエツチングし、コン
タクトホール１８，１９を形成した状態を示す。
まずシリコン酸化膜１７をフツ酸・フツ化アンモ
ニウム混合液（１：６の容量比）で、次に多結晶
シリコン膜をフツ酸・硝酸・酢酸混合液（１：
２：６の容量比）で、更にもう一度シリコン酸化
膜１５を前記の液でエツチングした。この方法に
より、フツ酸・硝酸・酢酸混合液による多結晶シ
リコン膜１６のエツチングは下のシリコン酸化膜
１５で停止でき、シリコン単結晶基体１０、特に
高濃度拡散層１２，１３には損傷を与えずコンタ
クトホール１８，１９窓開けができた。
リコン酸化膜１７−多結晶シリコン膜１６−シリ
コン酸化膜１５の３層をホトエツチングし、コン
タクトホール１８，１９を形成した状態を示す。
まずシリコン酸化膜１７をフツ酸・フツ化アンモ
ニウム混合液（１：６の容量比）で、次に多結晶
シリコン膜をフツ酸・硝酸・酢酸混合液（１：
２：６の容量比）で、更にもう一度シリコン酸化
膜１５を前記の液でエツチングした。この方法に
より、フツ酸・硝酸・酢酸混合液による多結晶シ
リコン膜１６のエツチングは下のシリコン酸化膜
１５で停止でき、シリコン単結晶基体１０、特に
高濃度拡散層１２，１３には損傷を与えずコンタ
クトホール１８，１９窓開けができた。
第１図ｅはリフトオフ法によりベース電極２０
及びエミツタ電極２１を形成した状態を示す。電
極材料はクロム・ニツケル・銀を順次連続して蒸
着し、その後475℃窒素気流中で熱処理しシンタ
リングとリフトオフした。
及びエミツタ電極２１を形成した状態を示す。電
極材料はクロム・ニツケル・銀を順次連続して蒸
着し、その後475℃窒素気流中で熱処理しシンタ
リングとリフトオフした。
以下、従来の組立て工程と同様にペレタイズ、
ヒートシンクへのマウント、エミツタ電極及びベ
ース電極の半田付け、パツケージングの工程を経
てトランジスタができあがる。
ヒートシンクへのマウント、エミツタ電極及びベ
ース電極の半田付け、パツケージングの工程を経
てトランジスタができあがる。
第２図は上記トランジスタのコレクタ電流ICと
電流増幅率hFEの関係を示す。曲線Ａは本発明に
よるもの、曲線Ｂは半導体基体の表面全面即ちエ
ミツタ接合も多結晶シリコン膜でパツシベーシヨ
ンした従来法によるものである。従来法ではhFE
は大幅に低下しているが、本発明になる半導体装
置では、熱酸化膜−リンガラス膜パツシベーシヨ
ンのものと同様のhFEが得られた。また本発明に
なるトランジスタはコレクタ・エミツタ耐圧
BVCEOは温度150℃、リーク電流0.1ｍＡで1850V、
150℃、1000時間の直流1600Vのブロツキングテ
ストでもリーク電流の変動はなかつた。
電流増幅率hFEの関係を示す。曲線Ａは本発明に
よるもの、曲線Ｂは半導体基体の表面全面即ちエ
ミツタ接合も多結晶シリコン膜でパツシベーシヨ
ンした従来法によるものである。従来法ではhFE
は大幅に低下しているが、本発明になる半導体装
置では、熱酸化膜−リンガラス膜パツシベーシヨ
ンのものと同様のhFEが得られた。また本発明に
なるトランジスタはコレクタ・エミツタ耐圧
BVCEOは温度150℃、リーク電流0.1ｍＡで1850V、
150℃、1000時間の直流1600Vのブロツキングテ
ストでもリーク電流の変動はなかつた。
第３図は本発明になる耐圧が600Vのプレーナ
型サイリスタ３０の断面模式図を示す。従来のプ
レーナ型サイリスタと同様の拡散工程を完了し、
Ｐエミツタ層３１、ｎベース層３２、Ｐベース層
３３、ｎエミツタ層３４を形成した後、拡散工程
で形成された熱酸化膜３５の一部を除去し、その
上に多結晶シリコン膜３６、シリコン酸化膜３７
を形成した。ここで主整流接合は逆方向及び順方
向の両者の耐圧を保持する３８及び３９であり、
この接合の逆バイアス時の空乏層が広がる領域が
表面に露出する部分に直接多結晶シリコン膜３６
が推積してある。一方、ｎエミツタ層３４とｐベ
ース層３３の接合４０の表面は、シリコン酸化膜
３５・多結晶シリコン膜３６・シリコン酸化膜３
７の３層構造である。カソード及びゲード電極４
１，４２は３層構造のパツシベーシヨン膜をホト
エツチングした後、アルミニウム蒸着膜をリフト
オフ法で形成した。
型サイリスタ３０の断面模式図を示す。従来のプ
レーナ型サイリスタと同様の拡散工程を完了し、
Ｐエミツタ層３１、ｎベース層３２、Ｐベース層
３３、ｎエミツタ層３４を形成した後、拡散工程
で形成された熱酸化膜３５の一部を除去し、その
上に多結晶シリコン膜３６、シリコン酸化膜３７
を形成した。ここで主整流接合は逆方向及び順方
向の両者の耐圧を保持する３８及び３９であり、
この接合の逆バイアス時の空乏層が広がる領域が
表面に露出する部分に直接多結晶シリコン膜３６
が推積してある。一方、ｎエミツタ層３４とｐベ
ース層３３の接合４０の表面は、シリコン酸化膜
３５・多結晶シリコン膜３６・シリコン酸化膜３
７の３層構造である。カソード及びゲード電極４
１，４２は３層構造のパツシベーシヨン膜をホト
エツチングした後、アルミニウム蒸着膜をリフト
オフ法で形成した。
第４図は第３図に示したプレーナ型サイリスタ
のゲートトリガ電流の分布を示す。ａ群のグラフ
は本発明によるものであり、高感度でしかもばら
つきが小さい。ｂ群のグラフは比較のため従来法
に従つてシリコン単結晶基体の表面全面を直接多
結晶シリコン膜でパツシベーシヨンしたものであ
る。サイリスタのゲート感度が悪くしかもばらつ
きが大きい。これはパツシベーシヨン膜中のリー
ク電流のため感度が悪くなり、またコンタクトホ
ール形成のため多結晶シリコン膜をエツチングす
る際終点が明確に判定できないためｐベース層表
面のエツチングにばらつきが生じたためである。
のゲートトリガ電流の分布を示す。ａ群のグラフ
は本発明によるものであり、高感度でしかもばら
つきが小さい。ｂ群のグラフは比較のため従来法
に従つてシリコン単結晶基体の表面全面を直接多
結晶シリコン膜でパツシベーシヨンしたものであ
る。サイリスタのゲート感度が悪くしかもばらつ
きが大きい。これはパツシベーシヨン膜中のリー
ク電流のため感度が悪くなり、またコンタクトホ
ール形成のため多結晶シリコン膜をエツチングす
る際終点が明確に判定できないためｐベース層表
面のエツチングにばらつきが生じたためである。
以上説明したように本発明によれば、高耐圧高
信頼でしかも高電流増幅率の半導体装置を、極め
て簡単なパツシベーシヨンプロセスで製造でき
る。
信頼でしかも高電流増幅率の半導体装置を、極め
て簡単なパツシベーシヨンプロセスで製造でき
る。
尚、本発明は第１図、第３図に示したトランジ
スタ、サイリスタの各層の導電型を反転させても
同様な効果が得られる。
スタ、サイリスタの各層の導電型を反転させても
同様な効果が得られる。
第１図ａ〜ｅは本発明の一実施例になる高耐圧
半導体装置を製造工程毎に示す断面模式図、第２
図は第１図に示す高耐圧半導体装置の特性と従来
法になる半導体装置の特性の比較図、第３図は本
発明の他の実施例になる高耐圧半導体装置を示す
断面模式図、第４図は第３図に示す高耐圧半導体
装置と従来法になる半導体装置の特性の比較図で
ある。 １０……シリコン単結晶基体、１１……高濃度
コレクタ用リン拡散層、１２……ベース用ボロン
拡散層、１３……エミツタ用リン拡散層、１４…
…p+ガードリング層、１５……シリコン酸化膜、
１６……多結晶シリコン膜、１７……シリコン酸
化膜、１８，１９……コンタクトホール、２０…
…ベース電極、２１……エミツタ電極、JC……主
整流接合。
半導体装置を製造工程毎に示す断面模式図、第２
図は第１図に示す高耐圧半導体装置の特性と従来
法になる半導体装置の特性の比較図、第３図は本
発明の他の実施例になる高耐圧半導体装置を示す
断面模式図、第４図は第３図に示す高耐圧半導体
装置と従来法になる半導体装置の特性の比較図で
ある。 １０……シリコン単結晶基体、１１……高濃度
コレクタ用リン拡散層、１２……ベース用ボロン
拡散層、１３……エミツタ用リン拡散層、１４…
…p+ガードリング層、１５……シリコン酸化膜、
１６……多結晶シリコン膜、１７……シリコン酸
化膜、１８，１９……コンタクトホール、２０…
…ベース電極、２１……エミツタ電極、JC……主
整流接合。
Claims (1)
- 【特許請求の範囲】 １ 複数の整流接合が、一主表面に露出したシリ
コン単結晶基体からなる高耐圧半導体装置におい
て、 上記複数の整流接合のうちの主たる耐圧を保持
する主整流接合の露出部上には、順次積層された
多結晶シリコン膜とシリコン酸化膜とからなる２
層構造のパツシベーシヨン膜が形成され、 かつ上記複数の整流接合のうちの上記主整流接
合以外の整流接合の露出部上には、順次積層され
たシリコン酸化膜と多結晶シリコン膜とシリコン
酸化膜とからなる３層構造のパツシベーシヨン膜
が形成され、 上記３層構造のパツシベーシヨン膜の所定部分
に電極取出し口を窓開けしたことを特徴とする高
耐圧半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56149546A JPS5852830A (ja) | 1981-09-24 | 1981-09-24 | 高耐圧半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56149546A JPS5852830A (ja) | 1981-09-24 | 1981-09-24 | 高耐圧半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5852830A JPS5852830A (ja) | 1983-03-29 |
| JPS644665B2 true JPS644665B2 (ja) | 1989-01-26 |
Family
ID=15477509
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56149546A Granted JPS5852830A (ja) | 1981-09-24 | 1981-09-24 | 高耐圧半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5852830A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61248481A (ja) * | 1985-04-25 | 1986-11-05 | Nippon Denso Co Ltd | 半導体装置の製造方法 |
| US6627511B1 (en) | 1995-07-28 | 2003-09-30 | Motorola, Inc. | Reduced stress isolation for SOI devices and a method for fabricating |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51130171A (en) * | 1975-05-07 | 1976-11-12 | Sony Corp | Semiconductor device |
| JPS57113257A (en) * | 1981-01-06 | 1982-07-14 | Oki Electric Ind Co Ltd | Manufacture of semiconductor device |
-
1981
- 1981-09-24 JP JP56149546A patent/JPS5852830A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5852830A (ja) | 1983-03-29 |
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