JPS639786B2 - - Google Patents

Info

Publication number
JPS639786B2
JPS639786B2 JP56119443A JP11944381A JPS639786B2 JP S639786 B2 JPS639786 B2 JP S639786B2 JP 56119443 A JP56119443 A JP 56119443A JP 11944381 A JP11944381 A JP 11944381A JP S639786 B2 JPS639786 B2 JP S639786B2
Authority
JP
Japan
Prior art keywords
data
line
burst
control
memory
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
JP56119443A
Other languages
English (en)
Other versions
JPS5765045A (en
Inventor
Rui Karubinyatsuku Jan
Robeeru Kasuteru Rene
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of JPS5765045A publication Critical patent/JPS5765045A/ja
Publication of JPS639786B2 publication Critical patent/JPS639786B2/ja
Granted legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/382—Information transfer, e.g. on bus using universal interface adapter
    • G06F13/385—Information transfer, e.g. on bus using universal interface adapter for adaptation of a particular data processing system to different peripheral devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Communication Control (AREA)
  • Computer And Data Communications (AREA)

Description

【発明の詳細な説明】 本発明は通信線上のデータの伝送及び異なる可
能な伝送速度の両者を支配する種々の通信のプロ
トコルと満足に適合し得る通信コントローラと共
に使用される通信線に関する。
通信コントローラはこれに接続される種々の線
（回線）上の通信を処理する様にデータ処理シス
テムに組込まれる様に意図された装置である。多
くのフアシリテイにおいてはテレプロセシング回
路網の主制御装置はテレプロセシング回路網の端
末に送つたり、受取つたりするためのデータを処
理するためにデータ処理規則のリストを有する１
つもしくはいくつかの中央処理ユニツト（CPU）
中に含まれている。伝送線を通してのデータの伝
送及び受信は共にCPUによつて制御される通信
コントローラによつて処理される。処理機能自体
の他にコントローラは上記リストの機能を果す役
目を有し、特に標準通信手順に直接関連する機能
を果す役目を有する。この事からCPUユニツト
はこれ等のタスクから解放され、それ自身を他の
動作を遂行するのに捧げ得るという事が結論され
る。
通信コントローラは複雑で、知性を有する装置
であり、その知能の大部分は１つもしくはいくつ
かの中央制御装置（CCU）中に含まれている。
これ等の中央制御ユニツトは線アダプタを通して
端末に、チヤンネル・アダプタを介してCPUの
チヤンネルに接続されている。
線アダプタは巡回走査装置及び走査装置の制御
の下に異なる線を介して受取られもしくは送られ
るデータが一時的に記憶される、ランダム・アク
セス・メモリの組立体によつて多数の伝送線にサ
ービスし得る。
この様な環境においては、各線アダプタは異な
る型の端末、従つてデータ伝送速度及びプロトコ
ルが異なる端末からの情報を送受信する線に接続
され得る。データ通信回路網が最大の柔軟性を有
するためには異なる線はすべての可能な伝送プロ
トコルを満足しなければならない。この様にし
て、回路網は任意の構造のものでよい。
一般に、各線は特定のアダプタ回路に関連し、
アダプタ回路の概念はこの線上のデータの伝送を
支配するプロトコルに依存している。この解決法
は高価であり、極めて柔軟性がない。なんとなれ
ば回路網の構造は変化されなければならず、アダ
プタ回路も変更されなければならないからであ
る。
他の解決法はデータ通信プロトコルをマイクロ
プログラムだけで処理する事にある。この様な解
決法は極めて柔軟性ある回路網を与えるが、マイ
クロプログラムを通して果される或る機能は適切
な回路によつて果されるものよりもはるかに長い
時間を必要とする。この結果、この様な解決法は
高いパフオーマンスと両立可能ではない。
本発明の１つの目的は最大の柔軟性を有するテ
レプロセシング回路が可能である線アダプタ回路
を与える事にある。
本発明の他の目的は処理速度特徴を保持する事
が可能なアダプタ回路を与える事にある。
本発明に従つて、各線アダプタは２つの部分に
分離される。最初の部分はマイクロプロセツサ及
びメモリの組立体に組織化され得る。マイクロプ
ロセツサは線を介して中央制御ユニツトCCUに
よつて送られて来るデータを処理し、走査回路を
介して第２の部分に送る、又その逆の機能を有す
る。メモリ組立体は中央制御ユニツト及び走査器
間のバツフアとして働く。
第２部分は走査器のまわりに組織化され、通信
線を制御する事を可能とする。この様な部分は線
を介してデータを受送信するが、これは遠隔制御
線だけの場合はモデムを介して、及びインターフ
エイス回路を介して行なわれる。走査器は受信デ
ータを直並列変換し、送信すべきデータを直列化
する。この様な走査器においてデータはランダ
ム・アクセス・メモリ中に記憶される。線走査動
作はアドレス選択装置の制御の下にメモリ位置を
巡回走査する事によつて遂行される。
情報はマイクロプロセツサの外部レジスタ及び
マイクロプロセツサ中の制御メモリ中で直接遂行
されるサイクル・スチール動作によつて走査器と
マイクロプロセツサのメモリ間で交換される。
この２つの部分間のインターフエイスは３つの
交換経路より成る。第１の入／出力経路は線の特
性に関してマイクロコードの制御の下に走査器の
メモリを個性化するために初期モード中に主とし
て使用される非同期経路である。第２の経路は割
込み要求を達成するために利用される。第３の経
路は走査器の制御の下に走査器のメモリ及びマイ
クロプロセツサの制御メモリ間でサイクル・スチ
ール動作を介してデータを交換するのに使用され
る。
第１図を参照して、非制限的例によつて本発明
に従つて使用されるシステムの大局的機構が説明
される。通信コントローラCCはテレプロセシン
グ回路の素子であり、その構造はG.Macchi and
J.E.Guilbert著の“Teleinformatique”特に第10
章に開示された型のものである。通信コントロー
ラ中において、中央制御装置CCUは端末Ｔ及び
中央処理装置CPU１及びCPU２間でのデータ転
送を処理する。装置CCUはチヤンネル・アダプ
タCA１，………CAｎを介して中央処理装置CPU
１及びCPU２の多重化チヤンネルMPXバスに接
続されている。CCUは同様にCCUバスに接続さ
れた線アダプタLA１，………，LAｎを介して端
末Ｔに接続されている。
この様な環境において、この本発明はモジユラ
型の実施例、即ち伝送速度及びこれに接続された
線上のプロトコルが何であつても同じアダプタを
使用し得る型の線アダプタに関連する。
第２図は本発明に従う線アダプタの概略図であ
る。これはマイクロプロセツサ制御マイクロコー
ドを記憶するための第１のスペース及びデータを
記憶するための他のスペースを有する制御メモリ
２に関連するマイクロプロセツサ１より成る。こ
の様なメモリはアドレス回路３を介してマイクロ
プロセツサによりアドレスされる。マイクロプロ
セツサは同様に局所メモリ４に関連し、アドレス
経路５を介してアドレスされる。入／出力Ｉ／Ｏ
バス６はプログラム開始動作（PIO）及びアダプ
タ開始動作（AIO）によつてテレプロセシング・
システムのCCUバスと線アダプタ間の情報の伝
送を可能とする。バス６はバス６ａを介して局所
メモリ４に、バス６ｂを介して制御メモリに、バ
ス６ｃを介してマイクロプロセツサに接続されて
いる。
線走査器装置７はマイクロプロセツサ−メモリ
組立体に接続されている。第２図は本発明の理解
に本質的な素子のみを図示している。
アドレス経路９を介してマイクロプロセツサに
よつてアドレスされ得る外部レジスタ８によつ
て、マイクロプロセツサは走査器７と通信可能に
され、レジスタ８のバス１０を介してレジスタ８
から及びレジスタ８への書込みもしくは読取り動
作が行なわれる。
ランダム・アクセス・メモリ組立体１１はいく
つかの領域へ分割され、各領域は１本の通信線に
関係している。次の説明から明らかなる如く、動
作モードに従つて、アドレスは線走査器動作を制
御するために、外部レジスタ８によつて強制され
るか、もしくはアクセス（アドレス）選択装置１
３によつてセツトされる。バス１４は外部レジス
タ８からメモリ組立体１１へ、もしくはこの逆の
情報転送を可能にする。
組立体１１は装置１３によつて選択されるメモ
リ１１の１領域とアドレス部及びデータ部より成
る入／出力レジスタ１５中のアドレス情報によつ
て選択される制御メモリ２の或る部分間で情報を
交換するために周知のサイクル・スチールモード
でマイクロプロセツサのメモリ２と通信する。デ
ータはバス１６を介して交換され、経路１７を通
してアドレスされる。割込み経路１８が同様に与
えられて、外部レジスタ８の１つに報告された或
る条件の下にマイクロプロセツサに割込を行な
う。
アダプタは通信リンクに接続されている。１つ
のリンクはもしこれが完全デユプレツクスならば
２本の線２０ａ及び２０ｂより成り、もしこれが
半デユプレツクスならば１本の線より成り、事態
が発生したら、おそらくモデム２１を介して端末
に情報を受送信する。線インターフエイス回路
LIC２１−１乃至２２−４が走査器７及び線間に
配列されている。これ等のインターフエイス回路
はメモリ組立体１１に夫々バス２３−１乃至２３
−４を介して接続されている。これ等のインター
フエイス回路は線駆動兼受信回路、その中にこれ
等が接続された線から受取られ線に伝送されるデ
ータ・ビツトを一時的に記憶するレジスタより成
る。レジスタはアドレス経路１２′を介して装置
１３の制御の下にアドレスされる。
インターフエイス回路LICは直列形の情報を処
理し、走査器７及びマイクロプロセツサ１は８ビ
ツト・バイト（以下単にバイトと呼ぶ事にする）
で動作するので送信モードの際のデータの直列化
（並列からの）及び受信モード中のデータの解直
列化のみならず、メモリに関連する他の論理機能
を保証するためにバス２３上に論理装置２４が与
えられている。
データは異なるプロトコル、例えばSDLC（同
期データ・リンク制御）、BSC（２値同期通信）
及びＳ／Ｓ（開始／停止）に従つて送受信される。
これ等の異なるプロトコルの各々の場合に、例え
ばＳ／Ｓ及びBSCプロトコルに対する文字の長
さ、Ｓ／Ｓプロトコルの場合に対する停止コード
の長さ及び制御文字CRCの長さ及び型等の伝送
パラメータが定められなければならない。文字の
定義の例は後に与えられる。
走査器及びマイクロプロセツサ間の通信は２つ
のモード、即ちメモリ２中のマイクロコードの動
作を意味する非同期モード及びマイクロ・コード
と独立した同期モードで遂行される。
非同期モードは動作の３つの型を遂行するため
に利用される。
１ 開始フエイズ 開始フエイズはその間にテレプロセシング回
路網の定義が生ずるフエイズである。システム
が開始モードにセツトされる時、回路網の各線
に対する特性パラメータはさらに説明される手
順を介してマイクロコードの制御の下にメモリ
１１中に記憶される。この目的のために、各特
定の線に割当てられたメモリ中の各位置領域は
与えられたフイールド中に、外部レジスタを介
して線の特性である開始用パラメータを受取
る。残りのフイールドはデータ、制御パラメー
タ及びデータの交換が終了される特性であるス
テータス情報を記憶するために向けられる。こ
の様なフエイズ中に、メモリ組立体１１は構造
に関して個性化される。
２ モデム・インターフエイス導線の処理 このインターフエイス導線（第２図に示され
ていない）は線２０ａ，２０ｂに関連し、通信
制御信号は導線上を転送される。これ等の導線
上の制御信号を処理するためには、最適パフオ
ーマンスを有する事は必要でなく、現在周知で
あり、将来開発されるかも知れない異なる型の
モデム及び手順を処理する如く最大の柔軟性が
必要とされる。
モデムに向けられる制御情報は非同期モード
中、手段１０，９及びレジスタ８を通してマイ
クロコードによつて送られ、所謂“モデム・ア
ウト”レジスタ中に記憶される。対応する線が
走査される各度に、これ等の導線上の構造はマ
イクロコードによつて決定されるマスクによつ
て、局所受信回路を介して得られる線駆動回路
上の構造と比較される。２つの構造が一致しな
い場合には、駆動回路検査の誤り条件が発生さ
れる。この様にして、想定されたモデムの駆動
回路が検査される。
各走査期間にモデムから出る導線上の情報は
モデム・イン・レジスタ中に記憶され、メモリ
１１の対応する領域中に記憶されたモデム・イ
ン情報と比較される。この比較動作はマイクロ
コードによつて開始され、マイクロコードによ
つて決定されるマスクによつて遂行される。も
し２つの構造が一致しないと、割込み要求が発
生され、マイクロコードが他の試みを開始する
迄比較が中断される。この事はいくつかの割込
みが、誤り条件のためにモデムの制御導線上の
永久的変化の場合に発生するのを防止する。
３ 割込み要求の処理 同期モードはマイクロプロセツサの制御メモ
リ２へ経路１６及びレジスタ１５を介して直接
行なわれるサイクル・スチール型の情報転送の
ために使用される。関連する情報、データ、制
御パラメータ、ステータス情報はマイクロコー
ドの介入なくメモリ２へもしくはメモリ２から
転送される。
この目的のために保存されるメモリ２の部分は
メモリ領域LIBへ分割され、１つの領域が各線に
割当てられる。サイクル・スチール型のデータ交
換は周知の動作であり、マイクロプロセツサ１か
ら発生された制御を介して遂行される。装置７は
マイクロプロセツサが許容サイクル・スチール信
号によつてサイクル・スチール要求に回答する時
にメモリ２にアクセスし得る。従つて転送動作が
行なわれるメモリ２中の領域のアドレスはレジス
タ１５のアドレス部分に供給される。メモリ２の
アドレス動作は経路１７を通して遂行され、デー
タ転送はバス１６を介して行なわれる。
第３図を参照して、どの様に開始動作が遂行さ
れるかについて説明される。この動作モードにお
いて、マイクロプロセツサは外部レジスタへの書
込み命令を遂行する事によつて、中央制御ユニツ
トCCUによつてマイクロプロセツサに予め供給
されていた開始モード情報を走査器７に伝える。
この動作の場合に、４つの外部レジスタ８−
１，８−２，８−３及び８−４が必要である。レ
ジスタ８−１にマイクロコードは開始動作を開始
させる線アドレス（例えば、２０−ａ）をロード
する。線の各々は相継いで同一の手順に従つて動
作される。
マイクロコードはその中に開始用パラメータが
書かれるべきメモリ組立体１１の部分のアドレス
をレジスタ８−２へロードせしめ、開始パラメー
タ自体をレジスタ８−３へロードせしめる。
開始パラメータ・フオーマツトは次の如くであ
る。これ等のフオーマツトは非制限的例によつて
のみ与えられているが、もし他のプロトコルもし
くは転送モードが利用されるならば、他のパラメ
ータが定義され得る。各パラメータは８ビツト、
０から７迄より成る。線が送信線（線２０ｂの如
き）である時は、ビツト０乃至７が次の事を表わ
す。
ビツト０、１、２ 101 線Ｓ／Ｓ 110 最初のフラツグにおける割込みのない線
SDLC 111 最初のフラツグにおける割込みのある線
SDLC 100 コードによつて制御される線BSD 00. 線BSC／ASCII （ASII＝情報交換用米国標準コード） 01. 線BSC／EBCDIC ビツト３ このビツトはモードＳ／Ｓ及びSDLCにおいて
は利用されない。モードBSCにおいて、これは
次の如く利用される。
BSC 通過（thru）コード：ビツト３が１なる時
標準インターフエイス型Ｘ２１である。
BSC ASCII／EBCDIC ビツト３はビツト２と
共に考慮されなければならない。
00 文字ITB（中間のブロツクの終り）は制御文
字ではない。
10 モードEIB（誤り情報ブロツク） 01 モードITB 11 モードEIB＋ブロツクの変更 ビツト４ プロトコルに従つて、このビツトは次の事を意
味する。
Ｓ／Ｓ 停止コード表 ０＝１ビツト １＝２ビツト SDLC １に等しい時はコードNRZI BSC 通過コード：不使用 BSC ASCII／EBCDIC ビツト４は続くビツト
と共に考慮されなければならない。
ビツト５ このビツトはプロトコルＳ／Ｓ及びSDLCに対
しては使用されない。プロトコルBSCの場合次
の如く使用される。
BSC 通過コード：１なる時はモノSYNCを表
わす。
BSC ASCII／EBCDIC ビツト４と共に誤り制
御の型を示す。
10 CRC Ｓ（CRC＝巡回冗長検査） 01 CRC Ｂ 00 CRC ＢもしくはCRCで考慮されたＳ／STX 11 LRC／VRC LRC＝長手方向冗長検査 VRC＝垂直冗長検査 ビツト６及び７ プロトコルＳ／Ｓ、BSC通過コードの場合、
これ等の２ビツトは次の文字長を与える。
00 ５ビツト／文字 01 ６ビツト／文字 10 ７ビツト／文字 11 ８ビツト／文字 線が受信線である時も、ビツトの定義は前の場
合と同じである。プロトコルＳ／Ｓの場合、開始
及び停止ビツトは文字長の定義には入れられず、
これ等はデータ文字自体を受取るために端末によ
つて送信されたビツト・バーストから除去され
る。
さらに、受信線BSCの場合は、文字構造が与
えられなくてはならず、送信線BSCの場合には
各秒毎に挿入さるべき同期文字の構造が与えられ
なくてはならない。
制御メモリ２はサイクル・スチール交換動作中
に含まれるデータを一時的に記憶するため、各線
に関連するメモリ領域LIBへ分割されているの
で、どのメモリ領域が線に割当てられているかを
決定する開始アドレスが同様に与えられなくては
ならない。このアドレス・フオーマツトはメモリ
２中のメモリ領域LIBの配列が開示される時にさ
らに説明される。
データ交換はバイト（上述の如く８ビツト）で
遂行される。追加の外部レジスタ８−４は交換の
終り及び結果を知るために使用されている。
この外部レジスタ８−４の１ビツトは次の如く
走査器によつて処理される。
これはレジスタ８−２がロードされる時１にセ
ツトされ、新しい交換が新しい線に関して生じ得
る時に０にリセツトされ、データは右方部分中に
置かなければならない。
第４図に関連して、第２図において同期経路バ
ス１６、レジスタ１５を介するサイクル・スチー
ル交換に対して保存される制御メモリの部分が示
される。
メモリ２は第４図における領域40の如くメモリ
領域LIBへ分割される。１つの領域LIBは各通信
線へ割当てられる。メモリ２において、アダプタ
によつて処理される線と同数の領域LIBが存在す
る。
データの構造のために、領域LIBは８バイト・
バーストへ分割される。プロトコルSDLC及び
BSCの場合には、データは埋合せ文字（pad）及
び制御文字が先行及び後行する。データ受信モー
ドSDLCにおいて、いくつかのフレームが受信さ
れ得、データはこの様なフレームを同定するため
に個々に交換されなければならない。この事が何
故領域LIB40がバースト４１に細分割されるかの
理由である。領域40は８個のバースト４１−１乃
至４１−８へ分割されている。１つの完全なバー
ストはマイクロコードの割込みなく転送され得
る。
パラメータ−ステータス・メモリ領域は各領域
LIBに関連しており、これはステータス情報及び
制御パラメータを記憶するのに使用され得る。領
域42中のブロツク４３は例えばバースト４１に割
当てられ、バースト４１−１はバースト４３−１
に関連し、バースト４１−８はバースト４３−８
に関連する。各バースト４３で２バイトを記憶す
る事が可能である。
バーストを使用する前に、関連する制御パラメ
ータ（その定義は後に与えられる）はマイクロコ
ードによつて適切な領域43へ転送され、データ・
バーストが処理された時にステータス情報は走査
器７によつてバースト４３へ転送され、ここでこ
れはパラメータと取つて変る。
マイクロコードはデータ・バーストが処理され
た後、パラメータによつて要求される時にのみ中
断される。従つて、メツセージはメツセージの終
り時に唯１つの中断のみによつて送られそうでな
い場合はマイクロコードは中央制御装置CCUか
ら追加のデータをフエツチし、もしくはこれに送
るために走査器７によつて予定のデータの量が処
理された時にのみ割込まれる。
受信モードにおいて、メツセージは終了制御文
字が検出された時に終了される。終了情報はステ
ータス情報である。モードBSCにおいて、マイ
クロコードは終了文字（ETB、ETX、ENQ）を
同定するためにバースト中の最後の文字を検査す
る。領域LIBの記憶容量は対応する線のプロトコ
ル、メツセージの寸法及び線上の速度によつて決
定される。領域LIBの寸法は64から256バイトへ
変化し、１つのバースト中の記憶容量は１バイト
から８バイトへ変化し得る。
異なる領域LIBがメモリ１中に書込まれている
開始アドレス・データによつて開始モード中に各
線に割当てられる。この様なデータは次のフオー
マツトをなす。
最初の２ビツトはバーストの数で領域LIBの長
さを与え、次のビツトは０にリセツトされた時に
領域LIBのアドレスが関連する事を示し、パラメ
ータ・ステータス領域42に進められる時は１にセ
ツトされる。残りのビツトがアドレス・ビツトで
ある。
この様に開始アドレス情報は経路１７を介して
メモリ２のアドレス動作へ進み、サイクル・スチ
ール転送動作が遂行されるべき位置を知るために
使用される。
制御は例えば、２０−ｂの如き送信線上のデー
タの、例えば２０−ａの如き受信線上のデータの
受信を開始もしくは停止するために制御マイクロ
コードによつて走査器７に送られる。制御は非同
期経路、外部レジスタ８、バス１０を介して送ら
れ及び制御パラメータをメモリ１１に送る事によ
つて行なわれる。
次に非制限的例によつて使用され得るステータ
ス情報及びパラメータ・フイールドの定義が与え
られる。
パラメータ・フイールドの定義 送信線 このフイールドは16ビツト０乃至15より成り、
これ等のビツトは次の事を意味する。
ビツト０ 有効バースト（バーストが送信され得
る）。このビツトは関連データ・バーストが送
られるべきデータを含む事を示す。これは制御
マイクロコードによつて０にリセツトされ、ス
テータス情報が交換される時に走査器によつて
１にセツトされる。
ビツト０＝０ 有効バースト ビツト０＝１ 非有効バースト ビツト１ 開始データ送信 ビツト２ 割込みが必要とされる。このビツトは
上記線に対応するメモリ１１中の適切な位置へ
バースト中の最後の文字が送られた時、外部レ
ジスタ及び線１８を介して、装置７が割込みを
要求する様に強制する。
ビツト５、６、７ バースト中のデータ・バイト
の計数。これ等のビツトはこのバースト中から
取られるべきバイトの数（バーストの開始から
１乃至８バイト）を示す。
ビツト８ 送信CRC（プロトコルSDLCに対して
有効）。このビツトはデータ・バーストの終り
において、累積されたCRC（誤り制御モード、
CRC；巡回冗長度検査）を送るべき事を示す。
ビツト９ 奇数バイトから開始。このビツトが１
にセツトされると、走査器はあたかもバースト
の最初のバースト（バースト０）がすでに処理
されたかの如く動作する（この事は第２バイト
即ちバイト１、奇数で開始する事を可能とす
る）。
ビツト11、12 “00”中間データ “00”最後のデータ、メツセージの終り
EOM この場合において、装置７は完全バーストを
送る。送らるべき最後の文字の最後のビツトが
モデムに送られた時には、装置７は制御コード
を中断し、伝送を停止する（EOT）。
“10”の時は、これ等のデータは連続的に送
信が続けられる（循環）。
バースト中の最後のデータが読取られた時
に、走査器は最初のデータに戻る。
“11”の時はターンアラウンドをともなうメ
ツセージの終り。前の（01）と同一動作である
が、線はEOT（伝送の終り）時に自動的に開始
受信モードにセツトされる。
ビツト13 このデータには０の挿入がなく、累積
CRC（SDLC）もなく、もしくは割込みされる
伝送もない（SDLC）。このビツトは装置７が
このバースト内のすべてのデータ・バイトに対
して０挿入を遂行する事を要求しない。
ビツト14 タイマの開始 ビツト15 バーストの終りにモデム・アウト・レ
ジスタの内容を送る。
受信線 わずか８ビツトが制御パラメータ・フイールド
に使用される。
ビツト０ 有効バースト。バーストは装置７によ
つて送られ得るデータを受取る用意がある。こ
れは制御マイクロコードによつて０にリセツト
され、ステータス情報が交換される時に走査器
によつて１にセツトされる。
ビツト０＝０有効バースト ビツト０＝１非有効バースト ビツト１ データ受信開始 ビツト２ バーストの終りにおいて割込み要求を
求める。
ビツト５、６、７ このバースト中に置かれるべ
きバイトの計数 ステータス情報フイールドの定義 送信線 ビツト０＝１、有効バースト このビツトはこのバースト中に含まれたデー
タが送信されており、バーストが他のデータを
挿入するために制御マイクロコードによつて再
利用され得る事を意味する。
ビツト２ 制御コードにより（パラメータを介し
て）割込みが要求された。
ビツト５、６、７ 送信データの計数 ビツト10 アンダーラン ビツト11 モデム・イン・レジスタの内容を変化 このビツトはモデム・イン・レジスタの内容
の変化がバーストの処理中に生じた事を示す。
ステータス・データが直ちに送られ、割込みが
直ちに必要とされる。
ビツト12＝EOT（送信の終り）。このビツトは走
査器７が対応するパラメータ・フイールド中の
メツセージの終り情報（EOM）を有するバー
ストを処理した時に１にセツトされる。ステー
タス・データは直ちに送信され、割込みが直ち
に要求される。
受信線 ビツト０ 有効バースト 走査器７は関連バーストが充満された事を制
御コードに注意するためにステータス情報がサ
イクルスチールされた時に、このビツトを１に
セツトする。データは制御マイクロコードによ
つて使用され得る。
ビツト２ 割込みが制御コードによつてパラメー
タを介して要求される。
ビツト５、６、７ このデータ・バーストにおい
て受信されるデータの計数。
ビツト８、12及び13 000の時 中間データ 001の時 誤り検査CRCのない受信の終り 101の時 誤り検査CRCのある受信の終り 011の時 フラツグ・オフ境界 100の時 破棄（開始されたメツセージが間違
つているので、考慮に入れてはならない） 110の時 アイドル状態（線はアイドル条件に
回復されている） ビツト９、10 10の時 通常のサービス 11の時 失われた文字（オーバーラン） 領域LIB40は文字のオーバーラン及び文字要求
条件を避け、線上のデータの流れを調節するため
に制御装置CCU及び走査器７間で転送されるデ
ータをスタツクするのに使用される。
送信線上の動作の場合、データは制御ユニツト
CCUから走査器のメモリ１１の領域及び線に転
送されなくてはならない。逆に、受信動作の場合
はデータは受信線から該線に関連するメモリ１１
の領域へ転送され、次いでCCUに送られなけれ
ばならない。
従つてデータはアダプタ開始動作AIO（制御マ
イクロコード）によつて一時に16バイト、CCU
から適切な領域LIBへフエツチされ（送信動作）
もしくは領域LIBからCCUへフエツチされる（受
信動作）。
データは走査器によつて開始されるサイクルス
チール動作によつて一時に２バイト、領域LIBか
らメモリ１１へ（送信動作）もしくはメモリ１１
から領域LIBへ（受信動作）読取られて転送され
なくてはならない。
領域LIB及びメモリ１１間で交換される各デー
タ・バーストの場合、２つの対応するパラメー
タ・バイトがそのバースト中のデータもしくはそ
のバーストへ挿入さるべきデータに関する情報を
メモリ１１に与える。この動作は例えばマイクロ
コード割込みの如きバーストの終りに走査器によ
つて遂行されなければならない。
バーストの終り条件は装置７をしてこのバース
トに関連する２つのパメータ・バイトに置換えら
れる２つのステータス情報を転送する事及び必要
な時はマイクロコードを割込ましめる事を可能な
らしめる。
割込み要求はパラメータを介してマイクロコー
ドによつて、もしくは異常なデータ転送終り条件
が生じる時装置７によつてなされる。
この目的のために、２つのレジスタが外部レジ
スタ８中に与えられる。これ等のレジスタは第５
図に概略的に示されている。走査器７はそれに対
して割込み要求がなされた線のアドレスを同定し
て、このアドレスを外部割込み要求レジスタIRR
８−５へ送り、この様な割込み要求がなされた理
由をレジスタIRR８−５をレジスタEIRR８−６
に送る。
第６図を参照してどの様にして送信及び受信線
２０−ｂ及び２０−ａに関連する制御導線上に存
在する情報が処理されるかを説明する。第６図に
示された素子はモデム２１に関連する受信／送信
線の処理を行なうために使用される。この結果、
回路LIC中には、これに接続される線と同数の素
子が存在する。
これ等の導線の或るものはモデムから到来する
制御情報を送信し、他の或るものはモデムに指向
された情報を転送する。これ等の情報片の意味は
例えばCCITTV２４もしくはＶ２５の如き、使
用される標準インターフエイスの型に依存する。
従つて２つの型の制御情報が存在し、１つはモ
デムからの所謂情報インであり、第２はモデムへ
の所謂情報アウトである。
線２０−ａ上に受取られる信号は回路組立体６
０中の受信器６０−１に転送される。１つの受信
器が１本の線及び各制御導線に関連している。従
つて、これ等はバス２３及びレジスタREG６１
を介して走査器７に送られる。線２０−ｂ上に送
信さるべき信号はバス２３を介してメモリ１１か
ら受取られる。これ等は中間レジスタREG６２
中に記憶され、回路組立体６３中における駆動回
路６３−１によつて線２０−ｂ上に送られる。１
個の駆動回路が該線及び各制御導線に関連する。
モデム６４からの制御導線上の情報、所謂モデ
ム・イン情報はモデム・イン・レジスタ６５中に
記憶される。このレジスタは線１２′によつてメ
モリ位置と同様にアドレスされ得る。走査器は線
が走査される各度にこのレジスタ中に含まれる情
報をフエツチ・アウトし、これをマスキング構造
を介してマイクロプロセツサによつて供給される
コードに従つて制御導線上のステータスの変化を
検出するために、この線に関連するメモリ１１の
部分中に記憶する。
逆に、モデムに転送さるべき情報はマイクロコ
ードによつて発生され、非同期経路９，１０及び
外部レジスタ８を介して、この線に関連するモデ
ム・アウト・メモリ１１部分中に記憶される。線
が走査される時、論理回路２４はモデム・アウ
ト・データをモデム・アウト・レジスタ６６に転
送する。モデム・アウト情報を帯びる制御導線６
７はレジスタ６６から到来する。
モデム・イン情報は次の如く処理される。メモ
リ１１において線当りの２バイトはモデム・イン
構造及びモデム・イン制御のために保留される。
制御バイトは制御コードによつて発生され、走査
器はどの様にしてモデム・イン・データの変化を
処理するかを知り得る。
モデム・イン構造ビツト０乃至５ 制御バイト（マスク）に従い、構造のすべての
ビツトは可能な変更を発見するために制御され得
るが最初の３ビツトだけが装置７の動作に対して
影響を与える。
ビツト０ データ・セツト準備完了 ビツト１ 送信クリア ビツト２ トーン表示子 ビツト３及び４ 装置４に対してはトランスペア
レント ビツト５ 受信線ビツト；このビツトは変化が生
じた時の表示子としてコードによつて使用され
る。一般にこのビツトはコードによつてマスク
される。
モデム・イン制御ビツト８及至13 論理装置２４中において、到来モデム・イン・
データは任意の変化を検出するために前に記憶さ
れた構造と比較されなくてはならない。マイクロ
コードはマスキング構造をビツト８乃至13に選択
的にロードする事によつてビツト比較を制御し得
る。この構造は最初の６個のモデム・イン・デー
タ・ビツトとAND動作される。
変化が検出される時、マイクロプロセツサはこ
れに注目する。
モデム・アウト・データは次の如く処理され
る。
メモリ１１において、３バイトがモデム・アウ
ト構造に対して１本の線に対して割当てられる。
（スタツク／即時）モデム・アウト構造の２つの
バイト これ等の２つの構造は装置７から修正なく適切
な回路LIC２２に転送され得る。これ等は非同期
経路９，１０、外部レジスタ８を介して制御コー
ドによつて与えられる。
モデム・アウト・サービス要求（構造のビツト６
及び７） これ等のビツトは０である時、これは論理装置
２４をしてこのモデム・アウト構造をアドレスさ
れた線に送らしめる。これ等の制御は上記非同期
経路を介して、モデム・アウト構造がこの同一経
路を介してロードされた後にマイクロコードによ
つてセツトされる。２つの制御間の差は論理装置
２４が線が走査される時直ちにモデム・アウト構
造を送り、スタツクされたモデム・アウト構造を
関連するパラメータ中で要求されて、データ・バ
ーストを送つた後にマイクロコードによつて要求
された時にのみ送る点にある。
１バイト（駆動回路の検査マスク） このマスクのビツトが適切に位置付けられる時
は、或る駆動回路の検査が禁止される。
ここでどの様にして送信動作が１つの線上で生
ずるかを非制限的例によつて開示する。選択され
た例において、線上の送信モードはSDLCモード
である。関連する領域LIB40の内容及びパラメー
タ−ステータス領域42の内容を示した第７図を参
照されたい。この図で、参照番号は第４図で使用
されたものと同じである。
中央処理ユニツト及び走査器７間のバツフアと
して使用される領域LIBは動作が遂行される線に
割当てられている。
パラメータ−ステータス領域中のフイールドは
第４図を参照して前もつて説明された如く領域
LIBの各バーストに関連する。このフイールドは
装置に情報を与えるために送信モードにおいて使
用される。パラメータ情報はバーストの送信の後
に走査器によつて与えられるステータス情報と置
換される。パラメータ・フイールドは第７図の最
後の領域43−８中に示された如く表示子である16
ビツトより成る。
ビツト０ BV（有効バースト）、０にリセツトさ
れる時は、走査器に対し、対応するパラメー
タ・フイールド・バーストがデータ送信のため
に走査器によつて処理される用意がある事を示
す（１：バーストは空、０：バースト充満）。
ビツト２ IR（割込み要求）、走査器がバースト
を送信した時に、これは対応するステータス・
フイールド中の表示子IR＝１によつてマイク
ロプロセツサの割込みを要求する。
ビツト５、６、７ BL（バースト長）は線上に送
信されるべきバースト中において定義さるべき
文字の数（１乃至８バイト）を示す。
ビツト８ Ｓ CRC（CRC送信）、２つの文字
FCS（FCS＝フレーム検査シーケンス）が関与
するバーストのデータを送つた後に送られなけ
ればならない。
ビツト９ SOO（奇バイトで開始）、バースト中
の最初のバイトは線上において転送されなくて
はならない。
ビツト11、12 ND（00の時は正規のデータ） LB（01の時は最後のバースト） 送信さるべき最後のバースト。送信の終りの
後に、この表示子は走査器７に割込み要求を求
めさせ、マイクロプロセツサに対しメツセージ
が送られた事を知らせる事が出来る様にする
（ステータス情報EOT：送信の終りが１にセツ
ト）。
TC（10の時は連続送信）このバースト中に定
義された文字の送信を続ける。
EOM＋TA（メツセージの終り＋ターンアラ
ウンド） ビツト13 NZI（０挿入なし）はフラツグ及びパ
ツドを送るために使用される線上の５つの連続
ビツト１を送るためビツト０の挿入を除去す
る。このビツトが１である時、CRCは累積さ
れない。
ビツト14 ST（開始タイマ）は装置７中における
タイマを付勢する。タイム・アウトの終りにマ
イクロプロセツサに割込みが必要とされる。
ビツト15 SMO（モデム・アウト送信）、スタツ
クされたモデム・アウト情報がバーストの伝送
の終りに対応して回路LICのレジスタ６６に送
られる。
第７図中の４４によつて示されたステータス・
フイールドは次の如き送信バーストの完了に関連
する表示子を含む。
ビツト０ BV（有効バースト） ビツト３ IRはパラメータ・フイールド中のIR
が１にセツトされた時１にセツトされる。
ビツト５、６、７ BC（バイト計数）はこのバー
スト（１乃至８バイト）中に送信された文字の
数を示す。
ビツト10 走査器が対応するバーストを送信した
が表示子BVが１にセツトされている事を発見
した時UR（アンダーラン）が１にセツトされ
る。
ビツト11 （モデム変更）モデム導線のステータ
スが文字の送信中に変更された。
ビツト12 EOT（送信の終り）、パラメータ・フ
イールド中における表示子LB（最後のバース
ト）が１にセツトされた時に１にセツトされ
る。
外部レジスタIRR（割込み要求レジスタ）は表
示子EIRR及び線アドレスを含む。
フレームの開始 フレームSDLCの各々の開始は次の如く制御コ
ードによつて形成される。
最初のバースト４１−１は例えばパツド／パツ
ド／フラツグの如き開始パラメータで充満され
る。
対応するパラメータ・フイールド４３−１が次
の如く形成される。
−有効バースト表示子BVが０にリセツトされ
る。
−バースト長表示子BLはバースト中に含まれる
パツド及びフラツグの数を示す。
−NZI表示子が１にセツトされる。
第２のバースト、バースト４１−２は中央処理
ユニツトによつて送られた制御パラメータ中に与
えられるアドレス及び制御文字で充満される。
対応するパラメータ・フイールドは次の如く形
成される。
−表示子BVは０にリセツトされる。
−表示子BL １フレーム内のデータ フレームがデータを含まない時は、フレームの
終りにスキツプする。
制御コードは中央処理ユニツトからの16個のデ
ータ・バイトを第３及び第４バーストに転送す
る。
対応するパラメータは次の如く形成される。
−BVは０にセツトされる。
−BLはバイトの数を示す。
２つの続くバーストが充満される。パラメー
タ・フイールド・データは同様に形成されこの動
作はすべてのバーストが充満される迄遂行され
る。もしこのデータが依然たまたま送信されなけ
ればならない時は、表示子IR（割込み要求表示
子）は１つおきのバースト４１−２，４１−４，
４１−６，４１−８の終りに１にセツトされる。
バーストが送信に備えてデータで充満される時、
制御コードは走査器中において非同期出力動作
“送信アウト”を開始する。
次いで走査器は送信さるべきバーストに関連す
るパラメータ・フイールドを得るためにサイク
ル・スチール動作を遂行する。次いでデータ・バ
イトがバーストからメモリ１１に転送される。
１度２つのバーストが線を介して送信される
時、走査器はマイクロプロセツサの割込みを要求
する。バースト送信動作の結果は先行パラメータ
に代つてステータス・フイールド中にセツトされ
る。次いで制御コードは次の如く進行する。
−ステータス・フイールドの検査。表示子BVは
走査器によつて１にセツトされる。
−レジスタIRR中で同定された線は中断条件にセ
ツトされ、16個の追加のデータ・バイトが空に
された２つのバーストへ挿入され得る。
−１度これ等の２個のバーストが新しく充満され
ると、次の２つのバーストが空の時（BV＝
１）、制御コードはそれ等の16個のバイトをこ
れ等のバーストへ転送し、バーストは常にデー
タの最大値で充満される。
フレームの終り メツセージSDLCの各々の終りは次の如く制御
コードによつて形成される。
−最後に充満されたバーストの表示子SCRC
（CRCの送り）が形成される。
−次のバーストは開始モード・パラメータに従つ
てパツド及びフラツグで充満されなければなら
ない。
−対応するパラメータ・フイールドが次の如く形
成されなければならない。
−BV＝０ −BL＝バースト中のパツド及びフラツグの数 −NZI＝１ −TC＝10（必要な場合） もしくは −表示子EOM＝01は走査器をしてメツセージが
送信された時マイクロプロセツサの割込みを要
求せしめる。制御コードは必要な動作を取る事
によつて応答する。即ち制御コードは送信動作
の終りに関連するステータス情報を中央制御ユ
ニツト（CCU）に送り戻すか、もしくは線が
半デユプレツクスであつた時（表示子EOM＝
11）関連する線に対する制御ユニツト（CCU）
の割込みを要求する前に線からの必要とされる
返答を待機する。
走査器によつて必要とされる割込み −表示子IR＝１ −モデム導線上の変化 −文字の喪失 −メツセージの終り −タイム・アウト −ハードウエア誤り 第８図を参照し、データSDLC受信動作につい
て説明する。データは線２０−ａ上に受取られ、
メモリ１１に送られ、これに基づいてデータは対
応するメモリ領域にサイクル・スチールによつて
転送される。
受信動作において、制御パラメータ・フイール
ドは次の情報によつて開始されなければならな
い。
−表示子BV（１：充満バースト、０：空バース
ト） −表示子IR（１つおきのバースト中で１にセツ
ト） −表示子BL走査器が各バーストに挿入するバー
ストの数。
ステータス・フイールドは次の表示子を含む。
表示子BV：走査器によつて１にセツトされ、制
御コードによつて０にリセツトされる。
１にセツトされる時は、 制御コードにバーストが処理さるべきデータを
含む事を知らせる。
走査器にこのバースト中に含まれるデータがま
だ処理されない事を知らせる。走査器はデータを
これ以上挿入し得ず、オーバーラン条件が報告さ
れ、受信データの残りが棄却される。
０にリセツトされた時は 制御コードにデータがこのバーストにまだ利用
可能でない事を知らせる。
走査器にバーストがデータを受取る用意がある
事を知らせる。
表示器OR（オーバーラン）は走査器がバース
ト中に充満する事を欲し、BVが依然１にセツト
されている時に１にセツトされる。
表示子IRはパラメータによつて必要とされる
時１にセツトされる。
BC バースト中のバイトの数 FA 終りフラツグが線上に検出される。
FAOB （フラツグ・オフ境界）限定のはつき
りしないフラツグが線上に検出された。
AB （破棄）条件ABが線上に検出された。
ID （アイドル・ステータス）条件IDが検出さ
れた。
VCRC （検出CRC）走査器によつて計算され
たCRCが正しくない。
MC （モデム変化）制御導線のステータスは受
信中線に対して変化されない。
フレームの開始 制御コードは走査器に非同定受信動作を開始す
る。１度第１のフラツグが走査器によつて検出さ
れると、追加のフラツグでない文字がサイクル・
スチール動作によつて最初に利用可能なバースト
の充満を開始する。
フレーム内のデータ フレームが制御及びアドレス文字データを含ま
ない時は唯単にフレームの終りにスキツプする。
反対の場合において、制御コードは次の動作に進
む。
−同一バースト及び続くバースト中に受取られる
次の文字は一時に16個のバイトを中央処理ユニ
ツトに転送されるべきデータである。
−表示子IRは制御コードをしてこのデータを中
央制御ユニツト（CCU）に送るために、サイ
クル・スチール動作の待ち行列において待機し
ているレジスタIRR中で同定される線をセツト
せしめる。
−２つのデータ・バーストが中央制御ユニツトに
転送された時、制御コードは関連するパラメー
タ・フイールド中におけるBVを０にリセツト
する。このビツトはバースト及びステータス・
フイールドがデータ及び制御情報で充満される
時走査器によつて１にセツトされる。
−次の２つのバーストはデータで充満される
（BV＝１→線アドレスは待機状態にセツトさ
れる）。
フレームの終り フレームの終りにおいて（フラツグはステータ
ス・バーストに存在する）、１度データが完全に
送られると、終りステータス情報は中央制御ユニ
ツト（CCU）に送られ、割込みが関連する線に
対してCCUユニツトによつて要求される。この
瞬間において、バーストはすでに中央制御ユニツ
トから制御されるために待機している他のフレー
ムより成る。
割込み 走査器は次の条件でマイクロプロセツサの割込
みを必要とする。
−終りフレームの検出（フラツグ、棄却、アイド
ル状態） −モデム導線のステータスが変化 −オーバーラン −タイムアウト −パラメータ・フレーム中に必要とされる割込み −ハードウエアの誤り
【図面の簡単な説明】
第１図は本発明が組込まれ得るシステムのブロ
ツク図である。第２図は本発明に従う線アダプタ
の概略図である。第３図は非同期開始動作中にお
いて使用される外部レジスタを示した図である。
第４図はマイクロプロセツサの制御メモリに関連
するメモリ領域LIB及びパラメータ−ステータス
領域の配列体を示した図である。第５図は割込み
要求手順において使用される外部レジスタの図で
ある。第６図は通信線と関連した線のインターフ
エイス回路素子を示した図である。第７図は送信
動作のためのメモリ領域LIB及び関連パラメータ
−ステータス領域の内容を示した図である。第８
図は受信動作のためのメモリ領域LIB及び関連パ
ラメータ−ステータス領域の内容を示した図であ
る。 １……マイクロプロセツサ、２……制御メモ
リ、４……局所メモリ、７……走査器、８……外
部レジスタ、１１……メモリ配列体、１３……ア
クセス選択装置、２１……モデム、２２−１，
２，３，４……線インターフエイス回路。

Claims (1)

  1. 【特許請求の範囲】 １ 少なく共１個の中央処理装置及び回線に接続
    された端末間で、中央制御ユニツト及び少なく共
    １個の走査器が接続された共通バス及び入／出力
    バスを介して、データの交換を制御する通信コン
    トローラで使用される通信回線アダプタであつ
    て、 マイクロプロセツサ、及びマイクロプロセツサ
    の制御コード及びデータを記憶するための制御メ
    モリより成る第１の装置と、 レジスタ組立体及びランダム・アクセス・メモ
    リ組立体より成り、上記ランダム・アクセス・メ
    モリ組立体の１つのメモリ位置領域が、入／出力
    バス及び端末間で転送される情報を一時的に記憶
    し、且つアドレス選択装置によつてアドレスされ
    得るようにするため、各１つのデータ回線に割当
    てられている第２の装置と、 マイクロプロセツサが上記レジスタへの書込み
    動作を介して１つの回線に割当てられたメモリ組
    立体の各領域へ開始パラメータを送り得る様な第
    １の非同期入／出力経路並びに上記レジスタから
    の読取り動作を介して割込み要求を送るための第
    ２の非同期経路並びに上記アドレス選択装置の制
    御の下にサイクル・スチール動作によつて上記制
    御メモリ組立体及び上記メモリ組立体間で情報を
    交換する様に上記制御メモリを上記ランダム・ア
    クセス・メモリ組立体に接続する交換バス及び制
    御メモリ組立体のアドレス経路を含む第３の同期
    経路より成り、上記第１の装置及び第２の装置間
    の３つの交換経路を成すインターフエイス回路
    と、 より成る通信回線アダプタ。
JP56119443A 1980-09-26 1981-07-31 Communication channel adapter Granted JPS5765045A (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
EP80430018A EP0048781B1 (fr) 1980-09-26 1980-09-26 Adaptateur de lignes de communication destiné à un contrôleur de communications

Publications (2)

Publication Number Publication Date
JPS5765045A JPS5765045A (en) 1982-04-20
JPS639786B2 true JPS639786B2 (ja) 1988-03-02

Family

ID=8187422

Family Applications (1)

Application Number Title Priority Date Filing Date
JP56119443A Granted JPS5765045A (en) 1980-09-26 1981-07-31 Communication channel adapter

Country Status (4)

Country Link
US (1) US4504901A (ja)
EP (1) EP0048781B1 (ja)
JP (1) JPS5765045A (ja)
DE (1) DE3070386D1 (ja)

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0077863B1 (fr) * 1981-10-28 1986-09-17 International Business Machines Corporation Dispositif de balayage de lignes de communications destiné à un contrôleur de communications
US4494156A (en) * 1982-05-14 1985-01-15 Media Systems Technology Selectable format computer disk copier machine
US4485439A (en) * 1982-07-27 1984-11-27 S.A. Analis Standard hardware-software interface for connecting any instrument which provides a digital output stream with any digital host computer
US4860200A (en) * 1985-07-03 1989-08-22 Tektronix, Inc. Microprocessor interface device for coupling non-compatible protocol peripheral with processor
USRE34896E (en) * 1985-12-04 1995-04-04 International Business Machines Corporation Multiplex interface for a communication controller
DE3578240D1 (de) * 1985-12-04 1990-07-19 Ibm Multiplexschnittstelle fuer eine uebertragungssteuerung.
US5151999A (en) * 1986-03-31 1992-09-29 Wang Laboratories, Inc. Serial communications controller for transfer of successive data frames with storage of supplemental data and word counts
US4942515A (en) * 1986-03-31 1990-07-17 Wang Laboratories, Inc. Serial communications controller with FIFO register for storing supplemental data and counter for counting number of words within each transferred frame
DE3677007D1 (de) 1986-04-30 1991-02-21 Ibm Hochgeschwindigkeitsleitungsadapter fuer eine uebertragungssteuerung.
DE3683160D1 (de) * 1986-10-29 1992-02-06 Ibm Empfangs- und sendemechanismen fuer die leitungsabtaster einer uebertragungssteuerung.
NL8702394A (nl) * 1987-10-08 1989-05-01 Philips Nv Interface voor een verbindingsnetwerk tussen afzonderlijke stations enerzijds en een voor het berichtenverkeer tussen deze stations gebruikt fysiek medium anderzijds.
US4855948A (en) * 1987-10-08 1989-08-08 International Business Machines Corporation Bypass booster mechanisms for the line scanners of a communication controller
JPH0235524A (ja) * 1988-03-14 1990-02-06 Advanced Micro Devicds Inc バスコンパチブルプログラマブルシーケンサ
WO1990005331A1 (en) * 1988-11-02 1990-05-17 Selby Howard W Iii Remote linkable computer bus
EP0394596B1 (en) * 1989-04-25 1996-06-26 International Business Machines Corporation Interconnection system for the attachment of user equipments to a communication processing unit
US5218680A (en) * 1990-03-15 1993-06-08 International Business Machines Corporation Data link controller with autonomous in tandem pipeline circuit elements relative to network channels for transferring multitasking data in cyclically recurrent time slots
US5121390A (en) * 1990-03-15 1992-06-09 International Business Machines Corporation Integrated data link controller with synchronous link interface and asynchronous host processor interface
US5524252A (en) * 1991-04-19 1996-06-04 International Business Machines Corporation Personal computer system combined with an adapter for networks having varying characteristics, and adapter for coupling a personal computer to such networks
EP0663638B1 (en) * 1993-12-30 2001-10-04 NCR International, Inc. A method of configuring computer peripherals
DE4401465A1 (de) * 1994-01-19 1995-08-10 Siemens Ag Kommunikationsmodul
US5630059A (en) * 1995-02-06 1997-05-13 International Business Machines Corporation Expedited message transfer in a multi-nodal data processing system
SE512901C2 (sv) * 1996-06-11 2000-06-05 Caspar Teglbjaerg Nappflaska

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3434117A (en) * 1967-04-24 1969-03-18 Ibm Automatic transmission speed selection control for a data transmission system
US3623010A (en) * 1969-05-23 1971-11-23 Information Control Systems In Input-output multiplexer for general purpose computer
US3648252A (en) * 1969-11-03 1972-03-07 Honeywell Inc Multiprogrammable, multiprocessor computer system
US3735357A (en) * 1970-09-18 1973-05-22 Ibm Priority system for a communication control unit
GB1323048A (en) * 1971-03-03 1973-07-11 Ibm Communications control unit
SE352755B (ja) * 1971-12-10 1973-01-08 Ibm Svenska Ab
US4016548A (en) * 1975-04-11 1977-04-05 Sperry Rand Corporation Communication multiplexer module
US4075691A (en) * 1975-11-06 1978-02-21 Bunker Ramo Corporation Communication control unit
US4028668A (en) * 1975-12-22 1977-06-07 Honeywell Information Systems, Inc. Apparatus for selectively addressing sections and locations in a device controller's memory
US4133030A (en) * 1977-01-19 1979-01-02 Honeywell Information Systems Inc. Control system providing for the transfer of data in a communications processing system employing channel dedicated control blocks
FR2410399B1 (fr) * 1977-11-29 1986-08-08 Ibm Systeme de telecommunications pourvu d'un multiplexeur
US4188665A (en) * 1977-11-29 1980-02-12 International Business Machines Corporation Programmable communications subsystem
US4246637A (en) * 1978-06-26 1981-01-20 International Business Machines Corporation Data processor input/output controller

Also Published As

Publication number Publication date
US4504901A (en) 1985-03-12
EP0048781A1 (fr) 1982-04-07
DE3070386D1 (en) 1985-05-02
JPS5765045A (en) 1982-04-20
EP0048781B1 (fr) 1985-03-27

Similar Documents

Publication Publication Date Title
JPS639786B2 (ja)
US4715030A (en) Local area network bridge
US5452420A (en) Intelligent network interface circuit for establishing communication link between protocol machine and host processor employing counter proposal set parameter negotiation scheme
US4750109A (en) Method and system for expediting multi-packet messages in a computer network
US4562533A (en) Data communications system to system adapter
US5153884A (en) Intelligent network interface circuit
EP0239937B1 (en) Serial communications controller
US4641307A (en) Data packet transmission using shared channel
JPS604624B2 (ja) 正しくない情報フレ−ムを再送するシステム
US5978865A (en) System for performing DMA transfers where an interrupt request signal is generated based on the value of the last of a plurality of data bits transmitted
US7334061B2 (en) Burst-capable interface buses for device-to-device communications
JPS609292B2 (ja) デ−タ・ブロック間の時間間隔長制御方式
EP0088617B1 (en) Bit-oriented line adapter system
US5432910A (en) Coupling apparatus and method for increasing the connection capability of a communication system
US6700887B1 (en) Packet transfer apparatus which generates access reject command during a DMA transfer
US7054958B2 (en) Apparatus and method for responding to a interruption of a packet flow to a high level data link controller in a signal processing system
AU544144B2 (en) Input/output system and method of communication for peripheral devices in data processing system
EP0055763B1 (en) Input/output processor and method of communication for data processing system
JP3799741B2 (ja) バスコントローラ
JPH04266239A (ja) ディジタルストリーム伝送回路およびディジタルループ伝送システム
KR100299572B1 (ko) 버스트모드버스를탑재한마이크로프로세서와주변장치간인터페이스장치
EP0089234A2 (en) Memory selection in a multiple line adapter organization
JPS6382536A (ja) チヤネル装置
JPH0681174B2 (ja) 通信制御装置
JPH05130165A (ja) 通信インターフエイス装置