JPS6393125A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路に関し特にそのチ。
プ構造に関する。
従来、この種の半導体集積回路のチップ構造では、チッ
プ上に形成する電源用及び入出力信号用のパッドは、チ
ップの周辺部に1列に配置している。あるいは、多ピン
を要する半導体集積回路においては、周辺部のみならず
、チップ内部にパッドを設置し、チップを回路基板に直
接接続する、いわゆる7リツプチツプ方式等が使われて
いる。
プ上に形成する電源用及び入出力信号用のパッドは、チ
ップの周辺部に1列に配置している。あるいは、多ピン
を要する半導体集積回路においては、周辺部のみならず
、チップ内部にパッドを設置し、チップを回路基板に直
接接続する、いわゆる7リツプチツプ方式等が使われて
いる。
上述した従来の半導体集積回路において、パ。
ドを周辺部に1列に配置するものについては、パッドの
間隔の最小寸法は、その半導体集積回路をウェハー状態
で試験する時用いるプローブカードの針の間隔の最小寸
法及びボンディング可能なリード線の間隔の最小寸法に
よって制約されるため、パッド数をよシ多く設置する場
合には、チップ寸法をよシ大きくしてパッドを配置せね
ばならず、結果的にプスト増加をひきおこす欠点がある
。
間隔の最小寸法は、その半導体集積回路をウェハー状態
で試験する時用いるプローブカードの針の間隔の最小寸
法及びボンディング可能なリード線の間隔の最小寸法に
よって制約されるため、パッド数をよシ多く設置する場
合には、チップ寸法をよシ大きくしてパッドを配置せね
ばならず、結果的にプスト増加をひきおこす欠点がある
。
また、フリップチップ方式においてはチップと回路基板
を直接接合するために、チップと回路基板との熱膨張差
により、ストレス疲労破壊に至ったり、パッド上にOr
−Cu−Au 等の薄膜形成プロセスが加わるため、
チップ製造コストが高くなる欠点がある。
を直接接合するために、チップと回路基板との熱膨張差
により、ストレス疲労破壊に至ったり、パッド上にOr
−Cu−Au 等の薄膜形成プロセスが加わるため、
チップ製造コストが高くなる欠点がある。
本発明の半導体集積回路は、電源用及び入出力信号用の
パッドを基板周辺部に内側外側交互に2列に配置する構
造、及び内側のパッドの外縁側に補助パッドを配置する
構造を有している。
パッドを基板周辺部に内側外側交互に2列に配置する構
造、及び内側のパッドの外縁側に補助パッドを配置する
構造を有している。
次に、本発明について図面を参照して説明する。
第1図は本発明の半導体集積回路の一実施例を示す部分
平面図である。同図において、1はチ。
平面図である。同図において、1はチ。
グ、2,3はこのチップ1の周辺部に内側と外側の交互
に2列に配置したAuなどの金属で形成した電源用及び
人出力信号用パッドであり、内側のパッド2と外側のパ
ッド3は交互に配置しである。
に2列に配置したAuなどの金属で形成した電源用及び
人出力信号用パッドであり、内側のパッド2と外側のパ
ッド3は交互に配置しである。
4は上記パッド2,3にボンディングされた金属リード
線である。
線である。
このように電源用及び入出力信号用パッドを2列交互に
配置することによって必要々全パッドをチップ周辺部に
配置しかつ最隣接パッド間の間隔をグローブカードによ
る試験可能な寸法、あるいはリード線のボンディング可
能な寸法に保ち、かつこれらのパッドを配置するのに必
要なチップの周囲長をパッドを1列に配置する場合に比
べ著しく減少させることが可能となる。
配置することによって必要々全パッドをチップ周辺部に
配置しかつ最隣接パッド間の間隔をグローブカードによ
る試験可能な寸法、あるいはリード線のボンディング可
能な寸法に保ち、かつこれらのパッドを配置するのに必
要なチップの周囲長をパッドを1列に配置する場合に比
べ著しく減少させることが可能となる。
第2図(a)および第2図(b)は本発明の他の実施例
の部分平面図、および第2図(a)に於けるA −A’
線断面図である。
の部分平面図、および第2図(a)に於けるA −A’
線断面図である。
5はチップ、6,7はこのチップ5周辺に2列に配置し
たAuなどの金属で形成したパッドであり、6は内側、
7は外側のパッドを示す。8は内側のパッド6の外縁側
に形成された補助パッドであり、9はパッドにボンディ
ングされた金属+7−ド線である。
たAuなどの金属で形成したパッドであり、6は内側、
7は外側のパッドを示す。8は内側のパッド6の外縁側
に形成された補助パッドであり、9はパッドにボンディ
ングされた金属+7−ド線である。
このようにパッドを2列交互に配置することによって、
実施例1と同様にチップの小型化が図れるとともに、内
側のパッド6の外縁側に補助パッド8を配置することに
よシ、チップの端からパッドまでの距離がパッド7に比
ベパ、ドロの方が大きいことによるリードa9がチップ
端に接触することを防ぐことが可能となる。
実施例1と同様にチップの小型化が図れるとともに、内
側のパッド6の外縁側に補助パッド8を配置することに
よシ、チップの端からパッドまでの距離がパッド7に比
ベパ、ドロの方が大きいことによるリードa9がチップ
端に接触することを防ぐことが可能となる。
以上説明したように本発明は、半導体集積回路における
電源用及び入出力信号用パッドをチップの周辺部に内側
外側交互に2列に配置することによって1つのチップ上
に多数の上記パッドを配置する場合でも、7リツプチツ
プ方式を用いずチップの周辺部に上記パッドを配置する
チップ構成を可能とし、かつ、チップ周辺部に上記パッ
ドを1列に配置する場合に比べ、最隣接パッドの間隔を
グローブカードによる試験可能な寸法あるいはリード線
のボンディング可能な寸法に保ちながら、チップの周囲
長を著しく短くすることが可能となり、結果的にチップ
を小型化し、コストダウンすることができる効果がある
。
電源用及び入出力信号用パッドをチップの周辺部に内側
外側交互に2列に配置することによって1つのチップ上
に多数の上記パッドを配置する場合でも、7リツプチツ
プ方式を用いずチップの周辺部に上記パッドを配置する
チップ構成を可能とし、かつ、チップ周辺部に上記パッ
ドを1列に配置する場合に比べ、最隣接パッドの間隔を
グローブカードによる試験可能な寸法あるいはリード線
のボンディング可能な寸法に保ちながら、チップの周囲
長を著しく短くすることが可能となり、結果的にチップ
を小型化し、コストダウンすることができる効果がある
。
また内側に配置したパッドの外縁側に補助バ。
ドを配置することによって、パッドにボンディングされ
たリード線がチップに接触することを防ぐことができる
効果がある。
たリード線がチップに接触することを防ぐことができる
効果がある。
第1図は本発明の一実施例を示す部分平面図、第2図(
a)は他の実施例を示す部分平面図、第2図(b)は第
2図(a)の人−A′線断面図でおる。 1.5・・・・・・チップ、2,6・・・・・・電源用
及び入出力信号用パッド(内側)、3.7・・・・・・
電源用及び入出力信号用パッド(外側)、4.9・・・
・・・金& IJ−ド線、8・・・・・・補助パッド。 茅2 区(tL)
a)は他の実施例を示す部分平面図、第2図(b)は第
2図(a)の人−A′線断面図でおる。 1.5・・・・・・チップ、2,6・・・・・・電源用
及び入出力信号用パッド(内側)、3.7・・・・・・
電源用及び入出力信号用パッド(外側)、4.9・・・
・・・金& IJ−ド線、8・・・・・・補助パッド。 茅2 区(tL)
Claims (2)
- (1)電源用及び入出力信号用のパッドを含む半導体集
積回路において、上記パッドを半導体基板周辺部に、内
側と外側の交互に2列に配置した部分を含むことを特徴
とする半導体集積回路。 - (2)特許請求の範囲第(1)項に記載の半導体集積回
路において、内側のパッドの外縁側に、補助パッドを設
置することを特徴とする半導体集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61239703A JPS6393125A (ja) | 1986-10-07 | 1986-10-07 | 半導体集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61239703A JPS6393125A (ja) | 1986-10-07 | 1986-10-07 | 半導体集積回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6393125A true JPS6393125A (ja) | 1988-04-23 |
Family
ID=17048666
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61239703A Pending JPS6393125A (ja) | 1986-10-07 | 1986-10-07 | 半導体集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6393125A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5504373A (en) * | 1993-05-14 | 1996-04-02 | Samsung Electronics Co., Ltd. | Semiconductor memory module |
US5670802A (en) * | 1995-03-30 | 1997-09-23 | Nec Corporation | Semiconductor device |
EP0902471A3 (en) * | 1997-09-12 | 1999-11-03 | Oki Electric Industry Company, Limited | Semiconductor integrated circuit device and package structure for the same |
US6037669A (en) * | 1994-04-07 | 2000-03-14 | Vlsi Technology, Inc. | Staggered pad array |
-
1986
- 1986-10-07 JP JP61239703A patent/JPS6393125A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5504373A (en) * | 1993-05-14 | 1996-04-02 | Samsung Electronics Co., Ltd. | Semiconductor memory module |
US6037669A (en) * | 1994-04-07 | 2000-03-14 | Vlsi Technology, Inc. | Staggered pad array |
US5670802A (en) * | 1995-03-30 | 1997-09-23 | Nec Corporation | Semiconductor device |
EP0902471A3 (en) * | 1997-09-12 | 1999-11-03 | Oki Electric Industry Company, Limited | Semiconductor integrated circuit device and package structure for the same |
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