JPH06175964A - データ読出し回路 - Google Patents

データ読出し回路

Info

Publication number
JPH06175964A
JPH06175964A JP32906192A JP32906192A JPH06175964A JP H06175964 A JPH06175964 A JP H06175964A JP 32906192 A JP32906192 A JP 32906192A JP 32906192 A JP32906192 A JP 32906192A JP H06175964 A JPH06175964 A JP H06175964A
Authority
JP
Japan
Prior art keywords
data
read
circuit
holding circuit
transfer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP32906192A
Other languages
English (en)
Inventor
Tatsuya Hara
達也 原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC IC Microcomputer Systems Co Ltd
Original Assignee
NEC IC Microcomputer Systems Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC IC Microcomputer Systems Co Ltd filed Critical NEC IC Microcomputer Systems Co Ltd
Priority to JP32906192A priority Critical patent/JPH06175964A/ja
Publication of JPH06175964A publication Critical patent/JPH06175964A/ja
Pending legal-status Critical Current

Links

Abstract

(57)【要約】 【目的】データ読出し回路の読出しデータ転送速度を改
善する。 【構成】本発明のデータ読出し回路は、データ・メモリ
から読出されたデータを一旦保持し、次のステップにお
いて、当該データを転送するように機能するデータ読出
し回路において、第1回目のデータ読出しステップを始
めとして、各データ読出しステップにおいて、直接デー
タ・メモリ5よりデータを読出して保持するデータ保持
回路2と、第2回目のデータ読出しステップにおいて、
データ保持回路2に保持されていたデータを保持するデ
ータ保持回路1と、これらのデータ保持回路1および2
にそれぞれ接続されるデータ転送路3および4とを備え
て構成されており、データ保持回路1および2に保持さ
れているデータの転送用として、データ転送路3および
4が任意に選択される。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明はデータ読出し回路に関す
る。
【0002】
【従来の技術】従来のデータ読出し回路の例を図2に示
す。図2に示されるように、本従来例は、データが格納
されているデータ・メモリ9に対応して、データ保持回
路6と、データ転送路7および8とにより構成されてお
り、データ・メモリ9よりデータを読出す場合には、1
回にデータ・メモリ9より読出されるデータ量と、当該
データの転送量は同一となるように制限されている。例
えば、データの幅が8ビットの場合には、16ビットの
データを転送するためには、先ず、1回目のデータがデ
ータ・メモリ9より読出されて、データ保持回路6に保
持される。次いで、データ転送路7を用いて上位8ビッ
トのデータの転送が行われる。次に2回目のデータがデ
ータ・メモリ9より読出されて、データ保持回路6に保
持される。そして、次に、データ転送路8を用いて、下
位8ビットのデータの転送が行われる。
【0003】
【発明が解決しようとする課題】上述した従来のデータ
読出し回路においては、上述のように、データの幅が8
ビットで、16ビットのデータを読出して転送する場合
には、データの読出しと、データの転送とを2回繰返し
て行うことが必要となる。従って、データ読出しの対象
となるデータの幅が大きい分だけ、当該データの読出し
とデータの転送とを繰返して行わなければならないとい
う読出しデータの転送速度が遅いという欠点がある。
【0004】
【課題を解決するための手段】本発明のデータ読出し回
路は、所定のデータ・メモリから読出されたデータを一
旦保持し、次のステップにおいて、当該データを転送す
るように機能するデータ読出し回路において、第1回目
のデータ読出しステップを始めとして、各データ読出し
ステップにおいて、直接前記データ・メモリよりデータ
を読出して保持する第1のデータ保持回路と、第n(n
=2、3、……、N)回目のデータ読出しステップにお
いて、第(n−1)のデータ保持回路に保持されていた
データを保持する第nのデータ保持回路と、前記N個の
データ保持回路にそれぞれ接続されるN個のデータ転送
路と、を備えて構成され、前記N個のデータ保持回路に
保持されているデータの転送用として、N個のデータ転
送路を任意に選択することができることを特徴としてい
る。
【0005】
【実施例】次に、本発明について図面を参照して説明す
る。
【0006】図1は本発明の一実施例を示すブロック図
である。図1に示されるように、本実施例は、データ・
メモリ5に対応して、データ保持回路1および2と、デ
ータ転送路3および4とを備えて構成される。図1にお
いて、データ保持回路1には、常にデータ保持回路2の
一つ前のデータが保持されている。データ・メモリ5か
らの1回目のデータ読出しが行われると、当該読出され
たデータは、先ずデータ保持回路2に保持される。次い
で、2回目のデータ読出しが行われると、1回目に読出
されたデータはデータ保持回路1に転送されて保持さ
れ、2回目に読出されたデータはデータ保持回路2に保
持される。その後、データ転送路3および4が同時に用
いられてデータ転送が行われ、前述の1回目に読出され
たデータと2回目に読出されたデータは、それぞれデー
タ転送路3および4を介して同時に転送される。
【0007】
【発明の効果】以上説明したように、本発明は、データ
・メモリからの2回目のデータ読出し時に、1回目に読
出されたデータを保持するデータ保持回路を付加するこ
とにより、当該データ・メモリからの読出しデータの転
送速度を改善することができるという効果があり、しか
も、この効果は、データの幅が大きければ大きい程顕著
に現われる。
【図面の簡単な説明】
【図1】本発明の一実施例を示すブロック図である。
【図2】従来例を示すブロック図である。
【符号の説明】
1、2、6 データ保持回路 3、4、7、8 データ転送路 5、9 データ・メモリ

Claims (1)

    【特許請求の範囲】
  1. 【請求項1】 所定のデータ・メモリから読出されたデ
    ータを一旦保持し、次のステップにおいて、当該データ
    を転送するように機能するデータ読出し回路において、 第1回目のデータ読出しステップを始めとして、各デー
    タ読出しステップにおいて、直接前記データ・メモリよ
    りデータを読出して保持する第1のデータ保持回路と、 第n(n=2、3、……、N)回目のデータ読出しステ
    ップにおいて、第(n−1)のデータ保持回路に保持さ
    れていたデータを保持する第nのデータ保持回路と、 前記N個のデータ保持回路にそれぞれ接続されるN個の
    データ転送路と、 を備えて構成され、前記N個のデータ保持回路に保持さ
    れているデータの転送用として、N個のデータ転送路を
    任意に選択することができることを特徴とするデータ読
    出し回路。
JP32906192A 1992-12-09 1992-12-09 データ読出し回路 Pending JPH06175964A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP32906192A JPH06175964A (ja) 1992-12-09 1992-12-09 データ読出し回路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP32906192A JPH06175964A (ja) 1992-12-09 1992-12-09 データ読出し回路

Publications (1)

Publication Number Publication Date
JPH06175964A true JPH06175964A (ja) 1994-06-24

Family

ID=18217178

Family Applications (1)

Application Number Title Priority Date Filing Date
JP32906192A Pending JPH06175964A (ja) 1992-12-09 1992-12-09 データ読出し回路

Country Status (1)

Country Link
JP (1) JPH06175964A (ja)

Similar Documents

Publication Publication Date Title
JPH06175964A (ja) データ読出し回路
JP3225589B2 (ja) 多チャンネル多重通信コントローラー
JPS6136854A (ja) メモリ切換装置
JPH04360425A (ja) 半導体記憶装置
KR100284011B1 (ko) 비정방형 인터리버/디인터리버 구현을 위한 메모리의 관리방법
JPH1125030A (ja) バス拡張制御回路
JPS63253592A (ja) 集積回路
JP2716284B2 (ja) 半導体集積回路
JPS6143815A (ja) 初期設定方式
JPS61102763A (ja) 半導体集積回路
JPH0652039A (ja) データ転送方式
JPH0489698A (ja) 書き込み可能不揮発性メモリ
JPH05265923A (ja) データ転送装置
JPH04274547A (ja) データ転送システム
JPH0411899B2 (ja)
JPS639096A (ja) 半導体メモリ
JPH10312356A (ja) データ転送装置
JPH01231513A (ja) ディジタルフィルタ
JPH0343793A (ja) 半導体集積回路
JPH0234040A (ja) パラレルシリアル変換回路
JPH0553923A (ja) 主記憶装置制御回路
JPH01120661A (ja) メモリ制御回路
JPH02273395A (ja) マルチポートメモリ
JPH03260728A (ja) レジスタのデータ書込み方式
JPH04148456A (ja) メモリシステム

Legal Events

Date Code Title Description
A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 19990629