JPS6390217A - 基準周波数に周波数同期されたクロック信号発生回路装置 - Google Patents

基準周波数に周波数同期されたクロック信号発生回路装置

Info

Publication number
JPS6390217A
JPS6390217A JP62241031A JP24103187A JPS6390217A JP S6390217 A JPS6390217 A JP S6390217A JP 62241031 A JP62241031 A JP 62241031A JP 24103187 A JP24103187 A JP 24103187A JP S6390217 A JPS6390217 A JP S6390217A
Authority
JP
Japan
Prior art keywords
filter
reference frequency
frequency
input side
phase comparator
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP62241031A
Other languages
English (en)
Inventor
フリードリッヒ・ガイスラー
エドウアルド・ツヴアツク
ユルゲン・ハイトマン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Siemens AG
Original Assignee
Siemens AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siemens AG filed Critical Siemens AG
Publication of JPS6390217A publication Critical patent/JPS6390217A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/087—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using at least two phase detectors or a frequency and phase detector in the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/14—Details of the phase-locked loop for assuring constant frequency when supply or correction voltages fail or are interrupted
    • H03L7/143—Details of the phase-locked loop for assuring constant frequency when supply or correction voltages fail or are interrupted by switching the reference signal of the phase-locked loop

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、外部からの基準周波数を受信しまた第１の位
相比較装置の第１の入力側と接続されている基準周波数
受信部を有し、供給された基準周波数と周波数同期され
たクロック信号発生装置であって、第１の位相比較装置
を積分装置を介して第１のフィルタと接続することがで
き、この第１のフィルタを、後置接続されている電圧制
御発振器と接続することができ、この電圧制御発振器は
、周波数同期さｎたクロック信号を本回路装置の出力側
と第１の位相比較装置の第２の入力側に供給する基準周
波数に周波数同期されたクロック信号発生装置に関する
。
従来技術 所定の通信技術を用いた装置に２いてはクロック信号は
供給基準周波数に依存して発生される。クロック信号の
周波数はこの場合に基準周波数に等しいかまたはクロッ
ク信号周波数は基準周波数に対して１以外の比例定数で
比例する。
伝送区間上に例えは温度の影響やｔ磁的影響で発生する
、基準周波数の障害が、発生するクロック信号に与える
影響はできる限シ少なくなければならない。
基準周波数に対して周波数同期されたタ日ツク信号の発
生のためにそして基準周波数における障害の抑圧のため
に通常には、発振器を有する位相制御装置を使用する。
この場合に、クロック信号を発生するための回路装置の
引込み範囲は、位相制御回路装置において便用される発
振器の引込み範囲に限られている。それ自体としては望
ましい高安定性の発振器に２いては引込み範囲は非常に
小さい。この引込み範囲は通常では、本来の周波数偏差
より僅かに大きい程匿である。
安定度は低いがよシ広い範囲で引込みを行うことができ
る発振器と、安定度の高い発振器と合有する回路装置も
公知である。基準周波数が欠落した場合には、安定度が
低く引込み範囲が広い発珈器から、引込み範囲が狭い発
振器への切換えが行われる。したがってこれらの回路装
置の便用例は、基準周波数が、狭い変動範囲で変動する
場合に限られている。安定度の低い発振器から安定度の
筒い発振器への切換えによシ、最後に供給された基準周
波数と新しいクロック信号との間の周波数同期を生じな
くする、周波数のステップ変化が行われる。
発明が解決しようとする問題点 不発明の課題は、前もって与えられている範囲内で基準
周波数が変動する場合には基準周波数に作用しないが基
準周波数が欠落すると、最後に供給された基準周波数と
周波数同期されたクロック信号を発生する、基準周波数
に周波数同期され九クロック信号の発生回路装置を提供
することにある。
問題を解決するための手段 上記問題は、特許請求の範囲第１項および第３項記載の
特徴部分に記載の構成によ多解決さＣる。
発明の効果 本発明の回路装置の利点は、本回路装置が、比較的に広
い変ｐＩＩｈ範囲で、前もって与えられている定格周波
数の周り金変動する基準周波数に対して周波数同期され
たクロック信号も発生することにある。
実施例 次に本発明を実施例に基すいて図を用いて詳しく説明す
る。
第１図に示されている第１の回路装置は入力側に基準周
波数受信部ＦＲＢを有する。基準周波数受信部Ｆ■には
外部の基準周波数信号が供給され、この基準周波数信号
は、短時間にわたシ障害となる周波数偏差金有する。こ
の回路装置は入力側に更に標準周波数発生器ＦＮＧを有
する。
基準周波数受信部ＦＲＢと標準周波数発生器Ｐ“ＮＣ）
はそれぞれ第１の位相比較装置ＰＡの第１の入力側Ｅ１
ＰＡまたは第２の位相比較装置ＰＢの第１の入力側Ｅ１
ＰＢに接続されている。第１の位相比較装置ＰＡは積分
素子工を介して第１のフィルタＦ１と接続され第２の位
相比較装置ＰＢは第１のスイッチ素子Ｓ１を介してＭ２
のフィルタＦ２と接続されている。第１のスイッチ素子
Ｓ１は例えは、後述のように基準周波数受信ｇ　ＦＲＥ
から制御可能である。第１および第２のフィルタＦ１お
よびＦ２には第２の、同様に基準周波数受信部ＦＲＢか
ら制御可能なスイッチ素子Ｓ２が後置接続されておシこ
のスイッチ素子８２はその出力側を介して電圧制御発′
＃Ｒ器’７ＣＯと接続されている。場合に応じてディジ
タル／アナログ変侠装置Ｄ　／　Ａが前置接続されてい
る電圧制御発振器ＶＣＯはクロック信号すなわち出力周
波数ｆＡ′ｆ：発生し、この出力周波数ｆＡは本発明の
回路装置の出力側から取出されて更に処理される。電圧
制御発振器ＶＣＯはその出力側を介して第１および第２
の位相比較装置ＦＡおよびＰＢのそれぞれ第２の入力側
”’　２　ＦＡ、Ｅ　２ＰＢと接続されている。
電圧制御発振器ＶＣＯの安定度は低くまたその引込み周
波数範囲は広く、基準周波数ｆｉの、その定格値の周シ
の変動範囲に少なくとも相応する。
標準周波数発生器ＦＮＧと基準周波数受信部ＰＲＥと電
圧制御発振器’／Ｃｏとに、その都度に供給された周波
数の、任意の分周比を有する周波数を得る分周装置を後
置接続することができる。
第１図に示されている実施例においては分周器設けられ
ている。
第１のスイッチ素子Ｓ１とｉ＠２のフィルタＦ２との間
に第３のフィルタＦ６と減算素子とが設けられている。
外部の基準周波数ｆＲは基準周波数受信部ＦＲＥに供給
されこの基準周波数受信部ＦＲＥはこの基準周波数幀を
、引続いての処理に対して場合に応じて必要な整合を行
った後に第１の位相比較装置ＰＡの第１の入力側）ｆｌ
ＩｐＡに供給する。
七の第２の入力側Ｅ　２ＦＡに、本回路装置によ多形成
され比出力信号ｆＡが供給される。この出力信号ｆＡは
、基準周波数ｆＲが障害を受けていない場合にはこの周
波数ｆＲに等しく障害を受けた場合には、障害を受けた
基準周波数ｒｌに依存して形成される。
第１の位相比較装置ＰＡは、決められた、規則的に等し
い標本化期間Δｔに対して、２つの人力信号ｆＲとｆＡ
との間の位相差を求める。位相比較装置ＰＡはまず初め
に第１の時点ｔ１において第１の位相差の値を記憶しこ
の第１の値を、第１の時点ｔ１に後続する第２の時点ｔ
２にその入力側に供給される第２の位相差と比較する。
２つの値の差はｔｌとｔ２との間の期間における位相差
の変化を表わす。
この差値は、後置接続さｎている積分装置工に供給され
る。この積分装置工は位相差値を形成する。このように
まず差を形成し引続いて積分する方法を選択したのは差
形成を回路技術的に簡単に実現するためである。更に、
このような方法によ、り、３６０°を上回るすなわち１
つの周期期間Ｔを上回る位相差を検出することができる
。
フィルタＦ１は、供給される位相差値に依存して、電圧
制御発揚器ＶＣＯの制御に用いられる調整信号を形成す
る。
本装置のピルドアツノの際に第１の位相比較装置ＰＡの
入力側に位相差が供給されない場合すなわち、この回路
に外部から供給される基準周波数ｆＲが、回路内部で形
相される出力周波数１人に等しい場合にはフィルタＦ１
は、電圧？ｔｉｌＪ御発振器ＶＣＯに対する第１の電圧
制御発振器を一定に保持する調整信号の列を形成する。
ｗＪｌのフィルタＦ１と電圧制御発振器ｖＣＯとの間に
設けられている第２のスイッチ素子Ｓ２は前述のように
基準周波数受信部ＦＲＥによυ制御することができる。
基準周波数ｆｆｉがはいらない場合には受信部ＦＲＥは
スイッチ素子Ｓ２を位置人から位＆Ｂに制御する。この
切換は第１の位相比較装置ＰＡからも、前もって与えら
れている閾値ΔψＳを上回った場合に行うことができる
。双方のスイッチ素子Ｓ１およびＳ２は２つのスイッチ
位置ＡおよびＢを有する。双方のスイッチ素子Ｓ１およ
びＳ２は各時点において同一の位ｄＡまたはＢをとる。
例えは、電圧制御発＃Ｒ器ＶＣＯに作用する障害または
、障害を表わす、外部の基準周波数ｆｉの変化により発
生しフィルタＦ１の入力側に位相差値が発生した場合に
はフィルタＦ１は、電圧制御発振器ＶＣＯに対する第２
の調整信号の列を形成する。これらの調整信号列は、電
圧制御発振器’／Ｃｏがビルドアップ状態の際に、変化
された基準周波数ｆＲ′で位相差０・へ導びく周波数ｆ
Ａ工＋　　ｆＡ２＊・・・を発生するように形成されて
いる。
フィルタＦ１は例えばＰ−フィルタまたはＰＩ−フィル
タまたはＰＩＤ−フィルタとして構成することができる
。第１の位相比較装置ＰＡと積分装置工とフィルタＦ１
とスイッチ索子８２（位置Ａにおける）と場合に応じて
ディジタル／アナログ変換装置Ｄ／Ａおよび電圧制御発
振器ｖＣＯとから成る制御回路におけるビルドアップ特
性を決めるためのフィルタの形式とフィルタ定数との選
択は公知の方法で行われる。
フィルタＦ１から送出される調整信号はディジタルの形
で形成さｎるが電圧制御発振器ＶＣＯはアナログ信号に
よ多制御しなければならないかぎシそｎらの双方の装置
の間にディジタル／アナログ変換装置Ｄ／Ａを設ける。
双方のヌイツテ木子Ｓ１および＄２が位置Ａにある（基
準周波数ｆＲが欠落していないかま合には、第２の位相
比較装置ＦＢによシ求められた位相差値は第３のフィル
タＦ３に供給される。この位相差値は、双方の入力側Ｅ
ａＰＢおよび”　２ＰＢに供給される周波数すなわち、
内部で形成さｎる出力周波数ｆＡと、標準周波数発生器
ＦＮ（）によ多発生される標準周Ｖ数ｆＮとの比較によ
シ決まる。標準周波数発生器ＦＮＧの安定性は電圧制御
発振器ＶＣＯの安定性を大幅に上回る。
８３のフィルタＦ３は第１のフィルタＦ１と同様にＰ−
フィルタまたはＰＩ−フィルタまたはＰＩＤ−フィルタ
として構成される。この第３のフイ青りＦ６は、第２の
位相比較装置ＰＢから供給される位相差値から導出され
る値を形成する。これらの値は、内部で１Ｌ′ＦＥ制御
発振器ＶＣＯによ多形成される出力周波数ｆＡと、標準
周波数発生器ＦＮＧから送出される標準周波数ｆＮとの
間の差に対する尺度である。この差がＯに等しい場合に
は導出値はＯである。
第６のフィルタＦ６のフィルタ特性は第１のフィルタＦ
１のフィルタ特性に依存して決められる。例えはフィル
タＦ６の時定数は、フィルタＦ１を肩する制御回路の時
定数を大幅に上回る。この制御回路の時定数の典型的な
値は分の領域にある。フィルタＦ６に対する時定数は、
１より大きく例えば１０にまで達する倍数だけ、フィル
タＦ１ｔ−有する制御回路の時定数を上回る。
スイッチ位ｔＡにおいて第３のフィルタＦ３の出力値を
更に処理することは無意味である、何故ならは、後置接
続されている第２のフィルタＦ２は電圧制御発振器ＶＣ
Ｏに接続されていないからである。スイッチ位置Ｂへの
切換えの場合すなわち基準周波数ｆｉがはいらない場合
または閾値および巳９）ｓおよびΔψＢを上回る場合Δ
ｔ には第２のフィルタＦ２は電圧制御発振器ＶＣＯに接続
されている。同時に、フィルタＦ２に、ｍｆｉｔ接続さ
れている減算素子を介して、第２の位相比較装置ＰＢに
よ多形成される位相差値と、第３のフィルタＦ６によシ
保持され、前にスイッチ位ｔＡにおいて形成された値と
から成る差値が供給される。
フィルタＦ２は、ＰＢおよびＦ２およびＶＣＯから成る
制御回路を実現するスイッチ位１１ＬＢにおいて、元の
制御回路におけるフィルタＦ１の機能を引受けるのでこ
のフィルタＦ２はフィルタＦ１と同様に構成することが
できる。第２のフィルタＦ２によ多形成される調整信号
列はしたがって電圧制御発振器ＶＣＯに供給される。ビ
ルドアップ状態において、フィルタＦ２に供給される差
値は０に調整される。第２のフィルタＦ２から送出され
るｖ！４整信号列はビルドアップ状態において、基準周
波数ｆｉが欠落し電圧制御発′＃Ｒ器ＶＣＯの動作が障
害を受けていない場合には一定である。
安定度の為い標準周波数°発生器ＦＮＧと２つの位相比
較装［ＰＡおよびＦＢとフィルタＦ１およびＦ２および
Ｆ３と、安定度の低い電圧制御発シ器ＶＣＯとその他の
回路素子とを有する、本発明の回路装置によシ、発生さ
れたクロック信号すなわち出力周波数ｆＡの安定度が、
Ｗ４準周波数ｆＮの高い安定度に相応するようにするこ
とができる。基準周波数の欠落後の出力周波数への値は
この場合に、最後に供給される基準周波数ｆＲの値また
は、フィルタＦ６により形成される平均値に等しい。
更に、電圧制御発振器ＶＣＬ）の比較的に広い引込み範
囲のオーダでの、周波数偏移（ｆＡがｆＮＫ等しくない
）が可能となる。周波数偏移は大きい必要がある、何故
ならは基準周波数が欠落した場合に、場合に応じて大幅
に基準周波数ｆＲの公称値または定格値からずれている
周波数ｆＡを送出することができなくてはならないから
である。
スイッチ位置Ｂへの切換えの時点においてフィルタＦ２
に、状態が前もって決められていない初期値が供給され
その出力側から、ビルドアップ期間を大幅に遅らせるこ
とがある、電圧制御発振器ＶＣＯに供給される調整信号
が取出される。
本発明においてはスイッチ位置Ｂへの切換えにより、実
際の、調整信号の形成に用いられる中間値がフィルタに
′１からフィルタＦ２へ転送される。フィルタＦ１はこ
の目的のために、第１図においてＦ゛１からＦ２へ向い
ている矢印により示されているようにフィルタＦ２と接
続スることができる。これらの中間値は切換え時点にお
いて、変えることなしにフィルタＦ２に対する初期値と
して便用することが、双方のフィルタＦ１およびＦ２が
同一に構成されている場合には可能である。その様に構
成されていない場合には、転送されてきた信号を相応に
変換しなけれはならない。
フィルタＦ１からフィルタＦ２への信号の転送は、第２
図に示されている、本発明の第２の回路装置に２いては
不必要である。この回路装置においては、第１図に示さ
れている回路装置と異なり第１のスイッチ装置Ｓ１は省
略されるので第２の位相比較装置ＦＢと第２のフィルタ
Ｆ２とは、Ｍ１図に示されている回路装置に設けられて
いる第１の減算素子を介して互いに固定接続されている
。第２のフィルタＦ２と第１のフィルタＦ１との出力側
に、第２図に示されているように設けられている減算素
子は第６のフィルタ？３の入力側に接続されている。
フィルタＦ３に対する入力信号は、フィルタＦ２とフィ
ルタＦ１とによ多発生される調整信号の差から形成され
る。第１図に示されている回路装置においては常に、２
つの制御回路（第１制御回路＝＝　ＰＡ、　　工、　Ｆ
　１　、　ＶＣＯｙ第２制御回路＝ＰＢ、　　Ｆ　３．
　　Ｆ　２．　　ＶＣＯ）のうちの１つの制御回路のみ
が閉じておシ第１の制御回路から第２の制御回路への切
換えの際にフィルタＦ１からフィルタＦ２への信号の転
送が必要となるか１九はビルドアップ期間の不所望の遅
延が発生するのに対して、第２図に示されて−る回路装
置においては正常動作では、第１図に示されている第１
の制御回路と同一である、第２図において下方に示され
ている第１の制御回路（ＰＡ、Ｉ、Ｆｊ、ＶＣＯ）の他
に、第２図において上方に示されておシ第１のフィルタ
Ｆ１と第２のフィルタＦ２との調整信号の差を０に制御
する制御回路が閉じている。第２図に示されている回路
装置においては第２のフィルタＦ２は正常動作（基準周
波数ｆＲが欠落していない、電圧制御発振器ＶＣＯが障
害を受けていない）の間に、電圧制御発振器ＶＣＯを制
御する調整信号のその都度の実際の値を形成する。これ
らの調整信号は正常動作（スイッチ位置Ａ）においてし
かしながら発振器ＶＣＯに接続されない。フィルタはし
たがって位置Ａから位置Ｂへの切換え（スイッチ素子８
２）を障害の場合に行５際に中断なしに、ビルドアップ
状態のフィルタの、内部の値を有し、切換え時点におい
てｆＡの周波数がステップ変化を行わない調整信号ｔ−
電圧制御発振器ＶＣＯＫ送出する。
【図面の簡単な説明】
第１図は、本発明の第１の回路装置のブロック回路図で
ある。第２図は、本発明の第２のブロック回路図である
。 Ａ、Ｂ・・・スイッチ位置、Ｄ／Ａ・・・ディジタル／
アナログ変換器、Ｅ１ＰＡ、”’　１ＰＢ、Ｅ２ＰＡ。 Ｅ　２ＰＢ−入力側、Ｆｌ、Ｆ２．Ｆ３・・・フィルタ
、ｆＡ・・・出力周波数、ｆＡｌ　、　　ｆＡ２・・・
周波数、ｆＮ’・。 標準周波数、ｆＲ・・・基準周波数発生器、ＦＮＧ・・
・標準周波数発生器、ＦＲＥ・・・基準周波数受信部、
エ・・・積分素子、ＰＡ、ＰＢ・・・位相比較装置、Ｓ
ｌ。 Ｓ２・・・スイッチ素子、Ｔ・・・周期期間、ＴＩ、　
Ｔ２゜Ｔ３・・・分周器、ｔ工＋　　’２・・・時点、
ＶＣＯ・・・電圧制御発振器

Claims (1)

  1. 【特許請求の範囲】 １、外部の基準周波数（ｆ＿Ｒ）を受信する基準周波数
    受信部（ＦＲＥ）を有し、該基準周波数受信部は第１の
    位相比較装置（ＰＡ）の第１の入力側（Ｅ１＿Ｐ＿Ａ）
    に接続されており、前記第１の位相比較装置（ＰＡ）は
    積分装置（Ｉ）を介して第１のフィルタ（Ｆ１）と接続
    することができ、前記第１のフィルタ（Ｆ１）は、後置
    接続されている電圧制御発振器（ＶＣＯ）と接続するこ
    とができ、前記電圧制御発振器（ＶＣＯ）は、周波数同
    期されたクロック信号（ｆ＿Ａ）を本回路装置の出力側
    と、前記第１の位相比較装置（ＰＡ）の第２の入力側 （Ｅ２＿Ｐ＿Ａ）とに送出する、供給される基準周波数
    に周波数同期されたクロック信号発生回路装置において
    、本回路装置は、第１の入力側（Ｅ１＿Ｐ＿Ｂ）と電圧
    制御発振器（ＶＣＯ）の出力側と接続された第２の位置
    比較装置（ＰＢ）を有し、安定度の高い標準周波数発生
    器（ＦＮＧ）は前記第２の位相比較装置（ＰＢ）の第１
    の入力側（Ｅ１＿Ｐ＿Ｂ）と接続され、前記第２の位相
    比較装置（ＰＢ）に、前記第１の位相比較装置（ＰＡ）
    の基準周波数受信部（ＦＲＥ）または前記積分装置（Ｉ
    ）から制御可能な、２つの出力側（Ａ、Ｂ）を有する第
    １のスイッチ素子（Ｓ１）が後置接続され、前記第１の
    スイッチ素子（Ｓ１）は、基準周波数（ｆ＿Ｒ）が欠落
    した場合または、基準周波数（ｆ＿Ｒ）とクロック信号
    （ｆ＿Ａ）との間の、前もつて与えられている位相差を
    上回つた場合には第１のスイッチ位置（Ａ）から第２の
    スイッチ位置（Ｂ）へ切換えられ、その際に前記第１の
    スイッチ素子（Ｓ１）は前記第２の位相比較装置（ＰＢ
    ）を第１の減算素子の被減数入力側と接続し前記減算素
    子の出力側は第２のフィルタ（Ｆ２）と接続されており
    、前記第１のスイッチ素子（Ｓ１）の第１の出力側 （Ａ）と前記第１の減算素子の減数入力側との間に第３
    のフィルタ（Ｆ３）が設けられており、前記第１のフィ
    ルタ（Ｆ１）は、前記第１のスイッチ素子（Ｓ１）と同
    期動作する第２のスイッチ素子（Ｓ２）の第１の入力側
    （Ａ）と接続され前記第２のスイッチ素子の第２の入力
    側（Ｂ）は前記第２のフィルタ （Ｆ２）の出力側と接続され、前記第２のスイッチ素子
    （Ｓ２）の出力側は前記電圧制御発振器（ＶＣＯ）と接
    続されていることを特徴とする、基準周波数に周波数同
    期されたクロック信号発生回路装置。 ２、第１のフィルタ（Ｆ１）を第２のフィルタ（Ｆ２）
    と、基準周波数（ｆ＿Ｒ）が欠落した場合または、前記
    基準周波数（ｆ＿Ｒ）とクロック信号（ｆ＿Ａ）との間
    の、前もつて与えられている位相差を上回つた場合に、
    第１のフィルタ（Ｆ１）の出力値を形成するために形成
    された中間値が前記第２のフィルタ（Ｆ２）に伝送され
    るように接続することができるようにした特許請求の範
    囲第１項記載の基準周波数に周波数同期されたクロック
    信号発生回路装置。 ３、外部の基準周波数（ｆ＿Ｒ）を受信する基準周波数
    受信部（ＦＲＥ）を有し、該基準周波数受信部は第１の
    位相比較装置（ＰＡ）の第１の入力側（Ｅ１＿Ｐ＿Ａ）
    に接続されており、前記第１の位相比較装置（ＰＡ）は
    積分装置（Ｉ）を介して第１のフィルタ（Ｆ１）と接続
    され、前記第１のフィルタ（Ｆ１）は後置接続されてい
    る電圧制御発振器（ＶＣＯ）と接続することができ、前
    記電圧制御発振器（ＶＣＯ）は、周波数同期されたクロ
    ック信号（ｆ＿Ａ）を本回路装置の出力側と、前記第１
    の位相比較装置（ＰＡ）の第２の入力側（Ｅ２＿Ｐ＿Ａ
    ）とに送出する、供給される基準周波数に周波数同期さ
    れたクロック信号発生回路装置において、本回路装置は
    、第１の入力側（Ｅ１＿Ｐ＿Ｂ）と電圧制御発振器（Ｖ
    ＣＯ）の出力側と接続された第２の位置比較装置（ＰＢ
    ）を有し、安定度の高い標準周波数発生器（ＦＮＧ）は
    前記第２の位相比較装置（ＰＢ）の第１の入力側 （Ｅ１＿Ｐ＿Ｂ）と接続され、第２の位相比較装置（Ｐ
    Ｂ）は直接に第１の減算素子の被減数入力側と接続され
    、前記第１減算素子の出力側は第２のフィルタ（Ｆ２）
    と接続されており、前記第１の減算素子の出力側と接続
    された第３のフィルタが設けられており、前記第２のフ
    ィルタの出力側に接続された被減数入力側を有する第２
    の減算素子が設けられており、該第２の減算素子の減数
    入力側が前記第１フィルタ（Ｆ１）の出力側と接続され
    ており、第２減算素子の出力側が前記第３フィルタ （Ｆ３）の入力側と接続されており、前記第１のフィル
    タ（Ｆ１）はスイッチ素子（Ｓ２）の第１入力側（Ａ）
    と接続され、前記スイッチ素子の第２入力側（Ｂ）は前
    記第２のフィルタ素子（Ｆ２）の出力側と接続され、前
    記スイッチ素子（Ｓ２）の出力側は前記電圧制御発振器
    （ＶＣＯ）と接続されていることを特徴とする基準周波
    数に周波数同期されたクロック信号発生回路装置。
JP62241031A 1986-09-30 1987-09-28 基準周波数に周波数同期されたクロック信号発生回路装置 Pending JPS6390217A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE3633189 1986-09-30
DE3633189.9 1986-09-30

Publications (1)

Publication Number Publication Date
JPS6390217A true JPS6390217A (ja) 1988-04-21

Family

ID=6310669

Family Applications (1)

Application Number Title Priority Date Filing Date
JP62241031A Pending JPS6390217A (ja) 1986-09-30 1987-09-28 基準周波数に周波数同期されたクロック信号発生回路装置

Country Status (6)

Country Link
US (1) US4835481A (ja)
EP (1) EP0262481A3 (ja)
JP (1) JPS6390217A (ja)
CN (1) CN1009409B (ja)
AU (1) AU601222B2 (ja)
ZA (1) ZA877307B (ja)

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4849993A (en) * 1987-12-10 1989-07-18 Silicon General, Inc. Clock holdover circuit
JP2627758B2 (ja) * 1987-12-28 1997-07-09 株式会社アドバンテスト 信号発生装置
EP0326899A3 (de) * 1988-01-29 1990-05-30 Siemens Nixdorf Informationssysteme Aktiengesellschaft Schaltungsanordnung zur Bildung eines digitalen Taktsignals
FR2653278B1 (fr) * 1989-10-17 1995-07-21 Cit Alcatel Horloge synchronisee.
EP0467458B1 (en) * 1990-07-20 1996-12-18 Koninklijke Philips Electronics N.V. Apparatus for maintaining the frequency of an oscillator within a predetermined frequency range
US5084681A (en) * 1990-08-03 1992-01-28 Hewlett-Packard Company Digital synthesizer with phase memory
US5225783A (en) * 1991-02-18 1993-07-06 Mitsubishi Denki Kabushiki Kaisha Dielectric constant detection apparatus for fuel
DE4121450C1 (en) * 1991-06-28 1992-02-20 Siemens Ag, 8000 Muenchen, De Clock signal circuit for communications system - has control input of VCO supplied with required output of voltage comparator in dependence on master or slave clock operating mode
US5175626A (en) * 1991-07-25 1992-12-29 Rca Thomson Licensing Corporation Apparatus providing a clock signal for a digital television receiver in response to a channel change
SE502458C2 (sv) * 1992-01-20 1995-10-23 Asea Brown Boveri Förfarande och anordning för avstämning av internt genererad klockpulssignal
US5371417A (en) * 1993-07-02 1994-12-06 Tandem Computers Incorporated Multiple frequency output clock generator system
SE515201C2 (sv) * 1993-11-26 2001-06-25 Ericsson Telefon Ab L M Förfarande och anordning för klocksignalgenerering
DE4423215C1 (de) * 1994-07-01 1995-12-21 Siemens Ag Frequenzüberwachungsschaltung eines Taktgenerators
DE4442306C2 (de) * 1994-11-28 1997-12-18 Siemens Ag Verfahren und Anordnung zur Ermittlung von Phasenänderungen eines Referenz-Eingangssignals eines Phasenregelkreises
US6147562A (en) * 1996-11-26 2000-11-14 Siemens Aktiengesellschaft Apparatus for synchronizing master and slave processors
DE19946502C1 (de) * 1999-09-28 2001-05-23 Siemens Ag Schaltungsanordnung zum Erzeugen eines zu Referenztaktsignalen frequenzsynchronen Taktsignals
US6300838B1 (en) * 1999-12-22 2001-10-09 International Business Machines Corporation Method and apparatus for derivative controlled phase locked loop systems
US7739533B2 (en) * 2006-09-22 2010-06-15 Agere Systems Inc. Systems and methods for operational power management
GB0821772D0 (en) * 2008-11-28 2009-01-07 Zarlink Semiconductor Inc Soft reference switch for phase locked loop
US8531223B2 (en) * 2011-03-31 2013-09-10 Nihon Dempa Kogyo Co., Ltd. Signal generator

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57106241A (en) * 1980-10-31 1982-07-02 Westinghouse Electric Corp Phase lock loop
JPS5923632A (ja) * 1982-07-05 1984-02-07 エヌ・ベ−・フイリツプス・フル−イランペンフアブリケン クロツク信号再生装置
JPS5989037A (ja) * 1982-11-12 1984-05-23 Victor Co Of Japan Ltd フエ−ズ・ロツクド・ル−プ回路

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3602828A (en) * 1969-10-27 1971-08-31 Ibm Self-clocking detection system
FR2408243A1 (fr) * 1977-11-04 1979-06-01 Cit Alcatel Boucle a verrouillage de phase
JPS594900B2 (ja) * 1979-09-03 1984-02-01 日本電気株式会社 クロック再生回路
JPS5850827A (ja) * 1981-09-08 1983-03-25 Fujitsu Ltd フェーズ・ロック・ループ回路
DE3436192A1 (de) * 1984-10-03 1986-04-10 Philips Patentverwaltung Gmbh, 2000 Hamburg Phasenvergleichsschaltung
FR2573592B1 (fr) * 1984-11-20 1993-12-10 Bull Sa Circuit oscillateur asservi en phase a un signal de frequence predeterminee
US4695805A (en) * 1985-05-13 1987-09-22 Online Computer Systems Inc. Apparatus for generating signals synchronized to an unstable external signal
JPH0732391B2 (ja) * 1985-05-28 1995-04-10 日本電気株式会社 クロック同期回路
NL8502234A (nl) * 1985-08-13 1987-03-02 Philips Nv Kloksignaalinrichting voor het regeneren van een kloksignaal.

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57106241A (en) * 1980-10-31 1982-07-02 Westinghouse Electric Corp Phase lock loop
JPS5923632A (ja) * 1982-07-05 1984-02-07 エヌ・ベ−・フイリツプス・フル−イランペンフアブリケン クロツク信号再生装置
JPS5989037A (ja) * 1982-11-12 1984-05-23 Victor Co Of Japan Ltd フエ−ズ・ロツクド・ル−プ回路

Also Published As

Publication number Publication date
EP0262481A3 (de) 1989-09-06
AU7906687A (en) 1988-04-14
CN1009409B (zh) 1990-08-29
ZA877307B (en) 1988-05-25
EP0262481A2 (de) 1988-04-06
AU601222B2 (en) 1990-09-06
US4835481A (en) 1989-05-30
CN87106626A (zh) 1988-05-18

Similar Documents

Publication Publication Date Title
JPS6390217A (ja) 基準周波数に周波数同期されたクロック信号発生回路装置
US5534822A (en) Parallel phase-locked loop oscillator circuits with average frequency calculation of input stage loop
EP1277285B1 (en) Phase-locked loop based clock phasing implementing a virtual delay
JPH0789615B2 (ja) 周波数シンセサイザ−回路
JP4068146B2 (ja) 位相ノイズ軽減回路
US5461345A (en) Frequency synchronous circuit for reducing transition period from power on state to stable state
US6801093B2 (en) Frequency synchronous apparatus and frequency synchronous control method
JP2000040956A (ja) 同期制御方式
EP0361746B1 (en) Automatic phase controlling circuit
JPS60261281A (ja) 色信号処理装置
JPH02100518A (ja) デイジタル処理形位相同期発振器
JPH022721A (ja) 位相同期発振回路
JP3034388B2 (ja) 位相同期発振器
JPH0786931A (ja) 周波数シンセサイザ
JPS6177428A (ja) サンプルクロツク信号発生器
JPH02217018A (ja) 位相同期発振器
JPH02262717A (ja) 周波数シンセサイザ
JPS6342513A (ja) 自動周波数制御回路
JPH03254216A (ja) Ｖｃｏ回路の同期時間短縮方法
JPH0338113A (ja) 位相同期回路
JPH03101311A (ja) 位相同期発振回路
JPH0217723A (ja) 位相同期回路
JPH04344713A (ja) 位相同期回路
JPS59189728A (ja) 位相同期ル−プ
JPS63245127A (ja) 位相同期方式