JPS6387836A - Data demodulation circuit for fm multiplex - Google Patents
Data demodulation circuit for fm multiplexInfo
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Abstract
Description
【発明の詳細な説明】
技術分野
本発明は、データ復調回路に関し、特に番組内容の種別
を示すデータ信号及びこのデータ信号により振幅変調さ
れた副搬送波からなるラジオデータ信号を含むFM放送
波を受信可能なFM多重放送受信機におけるデータ復調
回路に関する。Detailed Description of the Invention Technical Field The present invention relates to a data demodulation circuit, and more particularly, to a data demodulation circuit for receiving FM broadcast waves including a data signal indicating the type of program content and a radio data signal consisting of a subcarrier whose amplitude is modulated by this data signal. The present invention relates to a data demodulation circuit in a possible FM multiplex broadcast receiver.
背景技術
一般の放送局のプログラム放送時にその番組内容の種別
を示す情報をデータとして多重変調にて送信し、受信側
にて復調したデータに基づいて所望の番組内容を選択で
きるようにしてラジオ聴取者に対してそのサービスを享
受できるようにしたラジオデータシステム(RDS)が
ある。BACKGROUND ART When a program of a general broadcasting station is broadcast, information indicating the type of the program content is transmitted as data through multiplex modulation, and the desired program content can be selected on the receiving side based on the demodulated data for radio listening. There is a Radio Data System (RDS) that allows people to enjoy its services.
このラジオデータシステムにおいては、FM変調波の周
波数帯域外で19KHzステレオパイロツト信号の3次
高調波の57KH2を副搬送波とし、この57KHz副
搬送波をフィルタリングされかつバイフェーズ(B 1
phase)コード化された番組内容を示すデータ信号
により振幅変調してラジオデータ信号とし、この振幅変
調された副搬送波を主搬送波に周波数変調して放送する
ようになっている。In this radio data system, 57KH2 of the third harmonic of the 19KHz stereo pilot signal outside the frequency band of the FM modulated wave is used as a subcarrier, and this 57KHz subcarrier is filtered and biphase (B1
(phase) A data signal indicating coded program content is amplitude-modulated to produce a radio data signal, and this amplitude-modulated subcarrier is frequency-modulated to a main carrier and broadcast.
このラジオデータ信号を含むFM多重放送波を受信可能
なFM多重放送受信機においては、FM検波出力から抽
出されたラジオデータ信号を第1のPLL回路で復調し
、更にこの復調出力に基づいてデータ復調用のクロック
を第2のPLL回路で生成し、パイフェーズコード化さ
れたデータ信号を該クロックに同期してデコードする構
成となっている。この第1及び第2のPLL回路を含む
同期回路の従来例を第4図に示す。In an FM multiplex broadcast receiver capable of receiving FM multiplex broadcast waves including this radio data signal, the radio data signal extracted from the FM detection output is demodulated by a first PLL circuit, and furthermore, based on this demodulated output, data is The demodulation clock is generated by a second PLL circuit, and the pie-phase coded data signal is decoded in synchronization with the clock. A conventional example of a synchronous circuit including the first and second PLL circuits is shown in FIG.
第4図において、ラジオデータ信号は第1及び第2の乗
算器1.2においてVCO(電圧制御発振器)3の出力
信号及びこのvCO出力が位相シフト回路4を経てπ/
2だけ位相が遅れた信号と別々に乗算され、各乗算出力
はそれぞれLPF(ローパスフィルタ)5.6を通って
第3の乗算器7で乗算される。この第3の乗算器7の出
力信号である誤差信号はループ・フィルタ8で高調波成
分がカットされ、VCO3の制御電圧となる。In FIG. 4, the radio data signal is transmitted through the first and second multipliers 1.2 to the output signal of a VCO (voltage controlled oscillator) 3 and the output of this vCO through a phase shift circuit 4.
They are separately multiplied by a signal whose phase is delayed by 2, and each multiplication output passes through an LPF (low pass filter) 5.6 and is multiplied by a third multiplier 7. The error signal, which is the output signal of the third multiplier 7, has its harmonic components cut off by the loop filter 8, and becomes the control voltage of the VCO 3.
復調データとしてはLPF5を経たSlの乗算器1の出
力が導出される。以上により、コスタスループ方式の第
1のPLL回路16が構成されている。The output of the Sl multiplier 1 which has passed through the LPF 5 is derived as demodulated data. As described above, the first PLL circuit 16 of the Costas loop type is configured.
ここで、ラジオデータ信号は両側帯波搬送波抑圧信号で
あり、データをA1搬送波をωとすれば、その信号レベ
ルVはV−Acosωtで表わされ、VCO3の出力の
位相がφだけずれているものとし、第1の乗算器1の出
力をVl+第2の乗算器2の出力をV2とすれば、
V+ −ACOS(JJ t Xcos(ωt+φ)−
(A/2)cosφ+(A/2)cos(2ωt+φ)
・・・・・・(1)
V2−Acosωt X5in(ωt+φ)= (A/
2)sinφ+(A/2)sin(2ωt+φ)・・・
・・・(2)
となる。上記(1)、 (2)式のそれぞれ第2項は
LPF5.6で除去され、第1項が第3の乗算器7で乗
算される。第3の乗算器7の出力をV3とすれば、
v3− (A/2)cosφX (A/2)sinφ−
(A”/8)sln2φ・・・・・・ (3)
となる。これをループ・フィルタ8を通過せしめること
によってVCO3の制御電圧を生成している。また、(
1)式の第1項で位相差φが零になれば、LPF5の出
力はA/2となり、この出力を復調データとして導出で
きることになる。Here, the radio data signal is a double-side band carrier wave suppressed signal, and if the A1 carrier wave of the data is ω, its signal level V is expressed as V-A cos ωt, and the phase of the output of VCO 3 is shifted by φ. If the output of the first multiplier 1 is Vl + the output of the second multiplier 2 is V2, then V+ −ACOS(JJ t Xcos(ωt+φ)−
(A/2)cosφ+(A/2)cos(2ωt+φ)
・・・・・・(1) V2−Acosωt X5in(ωt+φ)=(A/
2) sinφ+(A/2) sin(2ωt+φ)...
...(2) becomes. The second term in each of the above equations (1) and (2) is removed by the LPF 5.6, and the first term is multiplied by the third multiplier 7. If the output of the third multiplier 7 is V3, then v3- (A/2) cosφX (A/2) sinφ-
(A"/8)sln2φ... (3) This is passed through the loop filter 8 to generate the control voltage of the VCO3. Also, (
If the phase difference φ becomes zero in the first term of equation 1), the output of the LPF 5 becomes A/2, and this output can be derived as demodulated data.
第1のPLL回路16のロック状態を検出するロック検
出回路9が設けられている。このロック検出回路9にお
いては、第1のPLL回路16のVCO3の出力が移相
器90.91で+π/4゜−π/4だけそれぞれ位相シ
フトされた後乗算器92.93でラジオデータ信号と別
々に乗算され、各乗算出力はそれぞれLPF94.95
を通って乗算器96で乗算される。乗算器96の出力は
LPF97を経て第1のPLL回路16のループ・フィ
ルタ8に供給される。A lock detection circuit 9 for detecting the locked state of the first PLL circuit 16 is provided. In this lock detection circuit 9, the output of the VCO 3 of the first PLL circuit 16 is phase-shifted by +π/4°-π/4 by a phase shifter 90.91, and then sent to a multiplier 92.93 to generate a radio data signal. and each multiplication output is LPF94.95 respectively.
and is multiplied by a multiplier 96. The output of the multiplier 96 is supplied to the loop filter 8 of the first PLL circuit 16 via the LPF 97.
このロック検出回路9における乗算器92,93、LP
F94.95、乗算器96及びLPF97の動作は、基
本的に、第1のLL回路16における乗算器1,2、L
PF5.6、乗算器7及びLPF8と同じであり、乗算
器92.93に入力されるVCO出力が移相器90.9
1により+π/4.−π/4だけ位相シフトされている
ため、乗算器96の出力として(A2/8)cos2φ
が得られ、φが零のときA/2となり、これはデータの
Aが2乗されているのでLPF97で直流化される。従
って、この直流成分の有無によって第1のPLL回路1
6のロックを検出できることになる。そして、このLP
F97の出力で第1のPLL回路16のループ・フィル
タ8の定数を変化させ、ロック状態のときカットオフを
低くしてロックレンジを狭くしている。Multipliers 92 and 93 in this lock detection circuit 9, LP
The operations of F94.95, multiplier 96, and LPF97 are basically the same as those of multipliers 1, 2, and LPF in first LL circuit 16.
PF5.6, multiplier 7 and LPF8 are the same, and the VCO output input to multiplier 92.93 is input to phase shifter 90.9.
+π/4 due to 1. Since the phase is shifted by −π/4, the output of the multiplier 96 is (A2/8)cos2φ
is obtained, and when φ is zero, it becomes A/2, and since A of the data is squared, it is converted to DC by the LPF 97. Therefore, depending on the presence or absence of this DC component, the first PLL circuit 1
6 locks can be detected. And this LP
The constant of the loop filter 8 of the first PLL circuit 16 is changed by the output of F97, and when in the lock state, the cutoff is lowered and the lock range is narrowed.
第1のPLL回路16の復調出力はディジタルPLL回
路からなる第2のPLL回路17に供給され、この第2
のPLL回路17ではデータ復調用のクロックが生成さ
れる。第2のPLL回路17のロック状態がロック検出
回路20により検出されると、その検出出力1こよって
ゲート回路19が開けられクロックが送出されることに
なる。The demodulated output of the first PLL circuit 16 is supplied to a second PLL circuit 17 consisting of a digital PLL circuit.
The PLL circuit 17 generates a clock for data demodulation. When the locked state of the second PLL circuit 17 is detected by the lock detection circuit 20, the gate circuit 19 is opened by the detection output 1 and a clock is transmitted.
以上説明した従来回路では、第1のPLL回路16のロ
ック状態を検出してループ・フィルタ8の定数を変化さ
せるためのロック検出回路9が複雑な回路構成となって
いるので、コスト高となる欠点があった。また、第1及
び第2のPLL回路16.17のロック検出用として2
個のロック検出回路9.20が設けられかつこれらが互
いに独立しているため、それぞれのロック検出に時間的
ずれが生じてしまい、安定したクロックを生成す゛るの
に時間がかかるという欠点もあった。In the conventional circuit described above, the lock detection circuit 9 for detecting the locked state of the first PLL circuit 16 and changing the constant of the loop filter 8 has a complicated circuit configuration, resulting in high cost. There were drawbacks. In addition, 2
Since separate lock detection circuits 9 and 20 are provided and these are independent from each other, there is a time lag in each lock detection, which also has the disadvantage that it takes time to generate a stable clock. .
発明の概要
本発明す、上記のような従来のものの欠点を除去すべく
なされたもので、簡単な回路構成にてデータ復調用のク
ロックを最適条件下で生成してデータを正確に復調し得
るFM多重放送受信機におけるデータ復調回路を提供す
ることを目的とする。Summary of the Invention The present invention has been made to eliminate the drawbacks of the conventional ones as described above, and enables data demodulation to be accurately demodulated by generating a clock for data demodulation under optimal conditions with a simple circuit configuration. An object of the present invention is to provide a data demodulation circuit in an FM multiplex broadcast receiver.
本発明によるFM多重放送受l;機におけるデータ復調
回路は、データ復調用クロックを生成する第2のPLL
回路のロックを検出するロック検出回路を、ラジオデー
タ信号を復調する第1のPLL回路のロック検出に兼用
し、該ロック検出回路の検出出力によって第1のPLL
回路のロックレンジを狭くすべく制御する構成となって
いる。The data demodulation circuit in the FM multiplex broadcast receiver according to the present invention includes a second PLL that generates a clock for data demodulation.
A lock detection circuit that detects a circuit lock is also used for lock detection of a first PLL circuit that demodulates a radio data signal, and the detection output of the lock detection circuit is used to detect a lock of a first PLL circuit that demodulates a radio data signal.
It is configured to control to narrow the lock range of the circuit.
実施例 以下、本発明の実施例を図に基づいて詳細に説明する。Example Hereinafter, embodiments of the present invention will be described in detail based on the drawings.
第1図は、FM多重放送受信機の基本的な構成の概略を
示すブロック図である。図において、アンテナ10で受
信されたFM多重放送波はフロントエンド11で希望の
局が選択され、中間周波数(10,7MHz )に変換
された後、!Fアンプ12を介してFM検波器13に供
給される。FM検波器13の検波出力はMPX(マルチ
ブレクス)復調回路14に供給され、ステレオ放送の場
合にはL(左)、R(右)チャンネルのオーディオ信号
に分離される。FIG. 1 is a block diagram schematically showing the basic configuration of an FM multiplex broadcast receiver. In the figure, the front end 11 selects a desired station from the FM multiplex broadcast wave received by the antenna 10 and converts it to an intermediate frequency (10.7 MHz). The signal is supplied to the FM detector 13 via the F amplifier 12. The detection output of the FM detector 13 is supplied to an MPX (multiplex) demodulation circuit 14, where it is separated into L (left) and R (right) channel audio signals in the case of stereo broadcasting.
また、FM検波器13の検波出力がフィルタ15を通過
することにより、バイフェーズコード化されたデータ信
号によって振幅変調された57K)12の副搬送波、即
ちラジオデータ信号が抽出されPLL回路16で復調さ
れる。この復調出力はディジタル(D)PLL回路17
及びデコーダ18に供給される。DPLL回路17では
、PLL回路16の復調出力に基づいてデータ復調用の
クロックの生成が行なわれる。生成されたクロックはゲ
ート回路19に供給される。ロック検出回路20はDP
LL回路17がロックしたことを検出してロック検出信
号を発生し、ゲート回路1つに供給して当該回路19を
開(オーブン)状態とすべく制御する。デコーダ18で
は、PLL回路16の復調出力であるバイフェーズコー
ド化されたデータ信号がDPLL回路17で生成された
クロックに同期してデコードされ、ラジオ放送の番組内
容の種別を示すデータとして出力される。Furthermore, when the detection output of the FM detector 13 passes through the filter 15, 57K) 12 subcarriers, that is, radio data signals amplitude-modulated by the bi-phase coded data signal, are extracted and demodulated by the PLL circuit 16. be done. This demodulated output is output from the digital (D) PLL circuit 17.
and is supplied to the decoder 18. The DPLL circuit 17 generates a clock for data demodulation based on the demodulated output of the PLL circuit 16. The generated clock is supplied to the gate circuit 19. The lock detection circuit 20 is DP
It detects that the LL circuit 17 is locked, generates a lock detection signal, supplies it to one gate circuit, and controls the circuit 19 to be in an open (oven) state. In the decoder 18, the biphase coded data signal which is the demodulated output of the PLL circuit 16 is decoded in synchronization with the clock generated by the DPLL circuit 17, and is output as data indicating the type of program content of the radio broadcast. .
第2図は、本発明の一実施例を示すブロック図であり、
図中第4図と同等部分は同一符号により示されている。FIG. 2 is a block diagram showing one embodiment of the present invention,
In the figure, parts equivalent to those in FIG. 4 are designated by the same reference numerals.
本実施例においては、第1のPLL回路16のロック状
態を検出するロック検出回路(第4図における回路9)
が省略され、第2のPLL回路であるDPLL回路17
のロック状態を検出するロック検出回路20のロック検
出信号によって第1のPLL回路のループ・フィルタ8
の定数を変化させ、カットオフを低くすることによって
PLL回路16のロックレンジを狭くすべく制御する構
成となっている。このように、PLL回路16のロック
レンジを狭くするのは、ラジオデータ信号の57KHz
の副搬送波にPLL回路16がロックした場合、外部の
影響で57KH2の同期が外れにくくするためである。In this embodiment, a lock detection circuit (circuit 9 in FIG. 4) that detects the locked state of the first PLL circuit 16 is used.
is omitted, and the DPLL circuit 17 which is the second PLL circuit
The loop filter 8 of the first PLL circuit is activated by the lock detection signal of the lock detection circuit 20 which detects the lock state of the first PLL circuit.
The lock range of the PLL circuit 16 is controlled by changing the constant and lowering the cutoff. In this way, the lock range of the PLL circuit 16 is narrowed by the 57KHz of the radio data signal.
This is to make it difficult for 57KH2 to lose synchronization due to external influences when the PLL circuit 16 locks to the subcarrier of .
第3図に、ループ拳フィルタ8の構成の一例が示されて
おり、当該フィルタ8は、入出力端間に直列接続された
抵抗R1+ R2、出力端と接地間に接続されたコンデ
ンサC及び抵抗R1に並列接続されたトランジスタQに
より構成されている。FIG. 3 shows an example of the configuration of the loop filter 8, which includes resistors R1+R2 connected in series between the input and output terminals, a capacitor C and a resistor connected between the output terminal and ground. It is composed of a transistor Q connected in parallel to R1.
DPLL回路17がロックしていないとき、口・ツク検
出回路20の出力は高レベルにあり、これによりトラン
ジスタQがオン状態となるので、カットオフ周波数がf
c+−1/2πR2・Cのラグ・フィルタが構成される
。一方、DPLL回路17がロック状態に入ると、ロッ
ク検出回路20t<これを検出して低レベルのロック検
出信号を発生し、これによりトランジスタQがオフ状態
となるので、fc z =1/2π(R1+R1)
・Cのラグ・フィルタ構成となる。これにより、PLL
回路16のロックレンジが狭くなる方向に変化する。When the DPLL circuit 17 is not locked, the output of the open/touch detection circuit 20 is at a high level, which turns on the transistor Q, so that the cutoff frequency is f.
A lag filter of c+-1/2πR2·C is constructed. On the other hand, when the DPLL circuit 17 enters the lock state, the lock detection circuit 20t detects this and generates a low-level lock detection signal, which turns off the transistor Q, so fc z = 1/2π( R1+R1)
・C lag filter configuration. This allows the PLL
The lock range of the circuit 16 changes in the direction of becoming narrower.
以上の動作により、ロック検出回路20のロック検出信
号によりゲート回路19のゲートが開いてクロックが送
出されたとき、必ずPLL回路16のロックレンジを狭
くすることができるので、外部の影響を受けることなく
安定したクロックを常時送出できることになる。With the above operation, when the gate of the gate circuit 19 is opened by the lock detection signal of the lock detection circuit 20 and the clock is sent out, the lock range of the PLL circuit 16 can be narrowed without fail, so that it is not affected by external influences. This means that a stable clock can be sent out all the time.
なお、上記実施例では、PLL回路16のロックレンジ
を変化させるのに、ループ・フィルタ8の定数を制御す
るようにしたが、PLL系のループゲインを制御するこ
とによってもロックレンジを変化させることができる。In the above embodiment, the lock range of the PLL circuit 16 is changed by controlling the constant of the loop filter 8, but the lock range can also be changed by controlling the loop gain of the PLL system. Can be done.
また、ループ・フィルタ8の構成の一例としてラグ・フ
ィルタを示したが、これに限定されるものではなく、他
のラグ・リードフィルタ等でも同様に制御することがで
きる。Further, although a lag filter is shown as an example of the configuration of the loop filter 8, the present invention is not limited to this, and other lag/lead filters can be similarly controlled.
発明の詳細
な説明したように、本発明によれば、データ復調用クロ
ックを生成する第2のPLL回路のロックを検出するロ
ック検出回路を、ラジオデータ信号を復調する第1のP
LL回路のロック検出に兼用し、該ロック検出回路の検
出出力によって第1のPLL回路のロックレンジを狭く
すべく制御する構成とし、従来2個用いられていたロッ
ク検出回路を1個で済ませるようにしたので、回路構成
の簡略化に伴い低コスト化が図れると共に、データ復調
用のクロックを常に安定して生成できるため、ラジオ番
組の内容を示すデータを正確に復調することができる。DETAILED DESCRIPTION OF THE INVENTION According to the present invention, the lock detection circuit that detects the lock of the second PLL circuit that generates the clock for data demodulation is connected to the lock detection circuit that detects the lock of the second PLL circuit that generates the clock for data demodulation.
The lock detection circuit is also used for lock detection of the LL circuit, and the detection output of the lock detection circuit is used to control the lock range of the first PLL circuit to narrow it, so that only one lock detection circuit is required instead of the conventional two. As a result, the cost can be reduced due to the simplification of the circuit configuration, and the clock for data demodulation can always be stably generated, so that the data indicating the content of the radio program can be accurately demodulated.
第1図はFM多重放送受信機の基本的な構成の概略を示
すブロック図、第2図は本発明の一実施例を示すブロッ
ク図、第3図は第2図におけるループ・フィルタの構成
の一例を示す回路図、第4図は従来例を示すブロック図
である。
主要部分の符号の説明
1、2.7. 92.93.96・・・・・・乗算器3
・・・・・・電圧制御発振器(VCO)8・・・・・・
ループ・フィルタ
13・・・・・・FM検波器FIG. 1 is a block diagram showing an outline of the basic configuration of an FM multiplex broadcast receiver, FIG. 2 is a block diagram showing an embodiment of the present invention, and FIG. 3 is a block diagram showing the configuration of the loop filter in FIG. 2. A circuit diagram showing an example, and FIG. 4 is a block diagram showing a conventional example. Explanation of symbols of main parts 1, 2.7. 92.93.96... Multiplier 3
...Voltage controlled oscillator (VCO) 8...
Loop filter 13...FM detector
Claims (1)
より振幅変調された副搬送波からなるラジオデータ信号
を含むFM放送波を受信可能なFM多重放送受信機にお
けるデータ復調回路であって、前記ラジオデータ信号を
復調する第1のPLL(フェーズ・ロックド・ループ)
回路と、前記第1のPLL回路の復調出力に基づいてデ
ータ復調用クロックを生成する第2のPLL回路と、前
記第2のPLL回路がロック状態を検出してロック検出
信号を発生するロック検出手段とを備え、前記ロック検
出信号によって前記第1のPLLL回路のロックレンジ
を狭くすべく制御することを特徴とするFM多重放送受
信機におけるデータ復調回路。A data demodulation circuit in an FM multiplex broadcast receiver capable of receiving FM broadcast waves including a data signal indicating the type of program content and a radio data signal consisting of a subcarrier amplitude-modulated by the data signal, the data demodulation circuit comprising: The first PLL (phase locked loop) demodulates the
a second PLL circuit that generates a clock for data demodulation based on the demodulated output of the first PLL circuit; and a lock detection circuit that detects a lock state and generates a lock detection signal by the second PLL circuit. A data demodulation circuit in an FM multiplex broadcast receiver, comprising means for controlling the lock range of the first PLLL circuit to be narrowed by the lock detection signal.
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61232660A JPS6387836A (en) | 1986-09-30 | 1986-09-30 | Data demodulation circuit for fm multiplex |
GB9021931A GB2235343B (en) | 1986-09-30 | 1987-09-30 | Fm multiplex broadcast receiver |
GB8722931A GB2197554B (en) | 1986-09-30 | 1987-09-30 | Fm multiplex broadcast receiver |
DE19873733082 DE3733082A1 (en) | 1986-09-30 | 1987-09-30 | FM MULTIPLEX BROADCAST RECEIVER |
Applications Claiming Priority (1)
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---|---|---|---|
JP61232660A JPS6387836A (en) | 1986-09-30 | 1986-09-30 | Data demodulation circuit for fm multiplex |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6387836A true JPS6387836A (en) | 1988-04-19 |
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ID=16942791
Family Applications (1)
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Country Status (1)
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---|---|
JP (1) | JPS6387836A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02104041A (en) * | 1988-10-12 | 1990-04-17 | Pioneer Electron Corp | Data demodulation circuit in rds receiver |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6196571A (en) * | 1984-10-16 | 1986-05-15 | Pioneer Electronic Corp | Signal reader |
-
1986
- 1986-09-30 JP JP61232660A patent/JPS6387836A/en active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6196571A (en) * | 1984-10-16 | 1986-05-15 | Pioneer Electronic Corp | Signal reader |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02104041A (en) * | 1988-10-12 | 1990-04-17 | Pioneer Electron Corp | Data demodulation circuit in rds receiver |
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