JPS6387836A - Data demodulation circuit for fm multiplex - Google Patents
Data demodulation circuit for fm multiplexInfo
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Abstract
Description
【発明の詳細な説明】
技術分野
本発明は、データ復調回路に関し、特に番組内容の種別
を示すデータ信号及びこのデータ信号により振幅変調さ
れた副搬送波からなるラジオデータ信号を含むＦＭ放送
波を受信可能なＦＭ多重放送受信機におけるデータ復調
回路に関する。Detailed Description of the Invention Technical Field The present invention relates to a data demodulation circuit, and more particularly, to a data demodulation circuit for receiving FM broadcast waves including a data signal indicating the type of program content and a radio data signal consisting of a subcarrier whose amplitude is modulated by this data signal. The present invention relates to a data demodulation circuit in a possible FM multiplex broadcast receiver.
背景技術
一般の放送局のプログラム放送時にその番組内容の種別
を示す情報をデータとして多重変調にて送信し、受信側
にて復調したデータに基づいて所望の番組内容を選択で
きるようにしてラジオ聴取者に対してそのサービスを享
受できるようにしたラジオデータシステム（ＲＤＳ）が
ある。BACKGROUND ART When a program of a general broadcasting station is broadcast, information indicating the type of the program content is transmitted as data through multiplex modulation, and the desired program content can be selected on the receiving side based on the demodulated data for radio listening. There is a Radio Data System (RDS) that allows people to enjoy its services.
このラジオデータシステムにおいては、ＦＭ変調波の周
波数帯域外で１９ＫＨｚステレオパイロツト信号の３次
高調波の５７ＫＨ２を副搬送波とし、この５７ＫＨｚ副
搬送波をフィルタリングされかつバイフェーズ（Ｂ １
ｐｈａｓｅ）コード化された番組内容を示すデータ信号
により振幅変調してラジオデータ信号とし、この振幅変
調された副搬送波を主搬送波に周波数変調して放送する
ようになっている。In this radio data system, 57KH2 of the third harmonic of the 19KHz stereo pilot signal outside the frequency band of the FM modulated wave is used as a subcarrier, and this 57KHz subcarrier is filtered and biphase (B1
(phase) A data signal indicating coded program content is amplitude-modulated to produce a radio data signal, and this amplitude-modulated subcarrier is frequency-modulated to a main carrier and broadcast.
このラジオデータ信号を含むＦＭ多重放送波を受信可能
なＦＭ多重放送受信機においては、ＦＭ検波出力から抽
出されたラジオデータ信号を第１のＰＬＬ回路で復調し
、更にこの復調出力に基づいてデータ復調用のクロック
を第２のＰＬＬ回路で生成し、パイフェーズコード化さ
れたデータ信号を該クロックに同期してデコードする構
成となっている。この第１及び第２のＰＬＬ回路を含む
同期回路の従来例を第４図に示す。In an FM multiplex broadcast receiver capable of receiving FM multiplex broadcast waves including this radio data signal, the radio data signal extracted from the FM detection output is demodulated by a first PLL circuit, and furthermore, based on this demodulated output, data is The demodulation clock is generated by a second PLL circuit, and the pie-phase coded data signal is decoded in synchronization with the clock. A conventional example of a synchronous circuit including the first and second PLL circuits is shown in FIG.
第４図において、ラジオデータ信号は第１及び第２の乗
算器１．２においてＶＣＯ（電圧制御発振器）３の出力
信号及びこのｖＣＯ出力が位相シフト回路４を経てπ／
２だけ位相が遅れた信号と別々に乗算され、各乗算出力
はそれぞれＬＰＦ（ローパスフィルタ）５．６を通って
第３の乗算器７で乗算される。この第３の乗算器７の出
力信号である誤差信号はループ・フィルタ８で高調波成
分がカットされ、ＶＣＯ３の制御電圧となる。In FIG. 4, the radio data signal is transmitted through the first and second multipliers 1.2 to the output signal of a VCO (voltage controlled oscillator) 3 and the output of this vCO through a phase shift circuit 4.
They are separately multiplied by a signal whose phase is delayed by 2, and each multiplication output passes through an LPF (low pass filter) 5.6 and is multiplied by a third multiplier 7. The error signal, which is the output signal of the third multiplier 7, has its harmonic components cut off by the loop filter 8, and becomes the control voltage of the VCO 3.
復調データとしてはＬＰＦ５を経たＳｌの乗算器１の出
力が導出される。以上により、コスタスループ方式の第
１のＰＬＬ回路１６が構成されている。The output of the Sl multiplier 1 which has passed through the LPF 5 is derived as demodulated data. As described above, the first PLL circuit 16 of the Costas loop type is configured.
ここで、ラジオデータ信号は両側帯波搬送波抑圧信号で
あり、データをＡ１搬送波をωとすれば、その信号レベ
ルＶはＶ−Ａｃｏｓωｔで表わされ、ＶＣＯ３の出力の
位相がφだけずれているものとし、第１の乗算器１の出
力をＶｌ＋第２の乗算器２の出力をＶ２とすれば、
Ｖ＋ −ＡＣＯＳ（ＪＪ ｔ Ｘｃｏｓ（ωｔ＋φ）−
（Ａ／２）ｃｏｓφ＋（Ａ／２）ｃｏｓ（２ωｔ＋φ）
・・・・・・（１）
Ｖ２−Ａｃｏｓωｔ Ｘ５ｉｎ（ωｔ＋φ）＝ （Ａ／
２）ｓｉｎφ＋（Ａ／２）ｓｉｎ（２ωｔ＋φ）・・・
・・・（２）
となる。上記（１）、 （２）式のそれぞれ第２項は
ＬＰＦ５．６で除去され、第１項が第３の乗算器７で乗
算される。第３の乗算器７の出力をＶ３とすれば、
ｖ３− （Ａ／２）ｃｏｓφＸ （Ａ／２）ｓｉｎφ−
（Ａ”／８）ｓｌｎ２φ・・・・・・ （３）
となる。これをループ・フィルタ８を通過せしめること
によってＶＣＯ３の制御電圧を生成している。また、（
１）式の第１項で位相差φが零になれば、ＬＰＦ５の出
力はＡ／２となり、この出力を復調データとして導出で
きることになる。Here, the radio data signal is a double-side band carrier wave suppressed signal, and if the A1 carrier wave of the data is ω, its signal level V is expressed as V-A cos ωt, and the phase of the output of VCO 3 is shifted by φ. If the output of the first multiplier 1 is Vl + the output of the second multiplier 2 is V2, then V+ −ACOS(JJ t Xcos(ωt+φ)−
(A/2)cosφ+(A/2)cos(2ωt+φ)
・・・・・・(1) V2−Acosωt X5in(ωt+φ)=(A/
2) sinφ+(A/2) sin(2ωt+φ)...
...(2) becomes. The second term in each of the above equations (1) and (2) is removed by the LPF 5.6, and the first term is multiplied by the third multiplier 7. If the output of the third multiplier 7 is V3, then v3- (A/2) cosφX (A/2) sinφ-
(A"/8)sln2φ... (3) This is passed through the loop filter 8 to generate the control voltage of the VCO3. Also, (
If the phase difference φ becomes zero in the first term of equation 1), the output of the LPF 5 becomes A/2, and this output can be derived as demodulated data.
第１のＰＬＬ回路１６のロック状態を検出するロック検
出回路９が設けられている。このロック検出回路９にお
いては、第１のＰＬＬ回路１６のＶＣＯ３の出力が移相
器９０．９１で＋π／４゜−π／４だけそれぞれ位相シ
フトされた後乗算器９２．９３でラジオデータ信号と別
々に乗算され、各乗算出力はそれぞれＬＰＦ９４．９５
を通って乗算器９６で乗算される。乗算器９６の出力は
ＬＰＦ９７を経て第１のＰＬＬ回路１６のループ・フィ
ルタ８に供給される。A lock detection circuit 9 for detecting the locked state of the first PLL circuit 16 is provided. In this lock detection circuit 9, the output of the VCO 3 of the first PLL circuit 16 is phase-shifted by +π/4°-π/4 by a phase shifter 90.91, and then sent to a multiplier 92.93 to generate a radio data signal. and each multiplication output is LPF94.95 respectively.
and is multiplied by a multiplier 96. The output of the multiplier 96 is supplied to the loop filter 8 of the first PLL circuit 16 via the LPF 97.
このロック検出回路９における乗算器９２，９３、ＬＰ
Ｆ９４．９５、乗算器９６及びＬＰＦ９７の動作は、基
本的に、第１のＬＬ回路１６における乗算器１，２、Ｌ
ＰＦ５．６、乗算器７及びＬＰＦ８と同じであり、乗算
器９２．９３に入力されるＶＣＯ出力が移相器９０．９
１により＋π／４．−π／４だけ位相シフトされている
ため、乗算器９６の出力として（Ａ２／８）ｃｏｓ２φ
が得られ、φが零のときＡ／２となり、これはデータの
Ａが２乗されているのでＬＰＦ９７で直流化される。従
って、この直流成分の有無によって第１のＰＬＬ回路１
６のロックを検出できることになる。そして、このＬＰ
Ｆ９７の出力で第１のＰＬＬ回路１６のループ・フィル
タ８の定数を変化させ、ロック状態のときカットオフを
低くしてロックレンジを狭くしている。Multipliers 92 and 93 in this lock detection circuit 9, LP
The operations of F94.95, multiplier 96, and LPF97 are basically the same as those of multipliers 1, 2, and LPF in first LL circuit 16.
PF5.6, multiplier 7 and LPF8 are the same, and the VCO output input to multiplier 92.93 is input to phase shifter 90.9.
+π/4 due to 1. Since the phase is shifted by −π/4, the output of the multiplier 96 is (A2/8)cos2φ
is obtained, and when φ is zero, it becomes A/2, and since A of the data is squared, it is converted to DC by the LPF 97. Therefore, depending on the presence or absence of this DC component, the first PLL circuit 1
6 locks can be detected. And this LP
The constant of the loop filter 8 of the first PLL circuit 16 is changed by the output of F97, and when in the lock state, the cutoff is lowered and the lock range is narrowed.
第１のＰＬＬ回路１６の復調出力はディジタルＰＬＬ回
路からなる第２のＰＬＬ回路１７に供給され、この第２
のＰＬＬ回路１７ではデータ復調用のクロックが生成さ
れる。第２のＰＬＬ回路１７のロック状態がロック検出
回路２０により検出されると、その検出出力１こよって
ゲート回路１９が開けられクロックが送出されることに
なる。The demodulated output of the first PLL circuit 16 is supplied to a second PLL circuit 17 consisting of a digital PLL circuit.
The PLL circuit 17 generates a clock for data demodulation. When the locked state of the second PLL circuit 17 is detected by the lock detection circuit 20, the gate circuit 19 is opened by the detection output 1 and a clock is transmitted.
以上説明した従来回路では、第１のＰＬＬ回路１６のロ
ック状態を検出してループ・フィルタ８の定数を変化さ
せるためのロック検出回路９が複雑な回路構成となって
いるので、コスト高となる欠点があった。また、第１及
び第２のＰＬＬ回路１６．１７のロック検出用として２
個のロック検出回路９．２０が設けられかつこれらが互
いに独立しているため、それぞれのロック検出に時間的
ずれが生じてしまい、安定したクロックを生成す゛るの
に時間がかかるという欠点もあった。In the conventional circuit described above, the lock detection circuit 9 for detecting the locked state of the first PLL circuit 16 and changing the constant of the loop filter 8 has a complicated circuit configuration, resulting in high cost. There were drawbacks. In addition, 2
Since separate lock detection circuits 9 and 20 are provided and these are independent from each other, there is a time lag in each lock detection, which also has the disadvantage that it takes time to generate a stable clock. .
発明の概要
本発明す、上記のような従来のものの欠点を除去すべく
なされたもので、簡単な回路構成にてデータ復調用のク
ロックを最適条件下で生成してデータを正確に復調し得
るＦＭ多重放送受信機におけるデータ復調回路を提供す
ることを目的とする。Summary of the Invention The present invention has been made to eliminate the drawbacks of the conventional ones as described above, and enables data demodulation to be accurately demodulated by generating a clock for data demodulation under optimal conditions with a simple circuit configuration. An object of the present invention is to provide a data demodulation circuit in an FM multiplex broadcast receiver.
本発明によるＦＭ多重放送受ｌ；機におけるデータ復調
回路は、データ復調用クロックを生成する第２のＰＬＬ
回路のロックを検出するロック検出回路を、ラジオデー
タ信号を復調する第１のＰＬＬ回路のロック検出に兼用
し、該ロック検出回路の検出出力によって第１のＰＬＬ
回路のロックレンジを狭くすべく制御する構成となって
いる。The data demodulation circuit in the FM multiplex broadcast receiver according to the present invention includes a second PLL that generates a clock for data demodulation.
A lock detection circuit that detects a circuit lock is also used for lock detection of a first PLL circuit that demodulates a radio data signal, and the detection output of the lock detection circuit is used to detect a lock of a first PLL circuit that demodulates a radio data signal.
It is configured to control to narrow the lock range of the circuit.
実施例 以下、本発明の実施例を図に基づいて詳細に説明する。Example Hereinafter, embodiments of the present invention will be described in detail based on the drawings.
第１図は、ＦＭ多重放送受信機の基本的な構成の概略を
示すブロック図である。図において、アンテナ１０で受
信されたＦＭ多重放送波はフロントエンド１１で希望の
局が選択され、中間周波数（１０，７ＭＨｚ ）に変換
された後、！Ｆアンプ１２を介してＦＭ検波器１３に供
給される。ＦＭ検波器１３の検波出力はＭＰＸ（マルチ
ブレクス）復調回路１４に供給され、ステレオ放送の場
合にはＬ（左）、Ｒ（右）チャンネルのオーディオ信号
に分離される。FIG. 1 is a block diagram schematically showing the basic configuration of an FM multiplex broadcast receiver. In the figure, the front end 11 selects a desired station from the FM multiplex broadcast wave received by the antenna 10 and converts it to an intermediate frequency (10.7 MHz). The signal is supplied to the FM detector 13 via the F amplifier 12. The detection output of the FM detector 13 is supplied to an MPX (multiplex) demodulation circuit 14, where it is separated into L (left) and R (right) channel audio signals in the case of stereo broadcasting.
また、ＦＭ検波器１３の検波出力がフィルタ１５を通過
することにより、バイフェーズコード化されたデータ信
号によって振幅変調された５７Ｋ）１２の副搬送波、即
ちラジオデータ信号が抽出されＰＬＬ回路１６で復調さ
れる。この復調出力はディジタル（Ｄ）ＰＬＬ回路１７
及びデコーダ１８に供給される。ＤＰＬＬ回路１７では
、ＰＬＬ回路１６の復調出力に基づいてデータ復調用の
クロックの生成が行なわれる。生成されたクロックはゲ
ート回路１９に供給される。ロック検出回路２０はＤＰ
ＬＬ回路１７がロックしたことを検出してロック検出信
号を発生し、ゲート回路１つに供給して当該回路１９を
開（オーブン）状態とすべく制御する。デコーダ１８で
は、ＰＬＬ回路１６の復調出力であるバイフェーズコー
ド化されたデータ信号がＤＰＬＬ回路１７で生成された
クロックに同期してデコードされ、ラジオ放送の番組内
容の種別を示すデータとして出力される。Furthermore, when the detection output of the FM detector 13 passes through the filter 15, 57K) 12 subcarriers, that is, radio data signals amplitude-modulated by the bi-phase coded data signal, are extracted and demodulated by the PLL circuit 16. be done. This demodulated output is output from the digital (D) PLL circuit 17.
and is supplied to the decoder 18. The DPLL circuit 17 generates a clock for data demodulation based on the demodulated output of the PLL circuit 16. The generated clock is supplied to the gate circuit 19. The lock detection circuit 20 is DP
It detects that the LL circuit 17 is locked, generates a lock detection signal, supplies it to one gate circuit, and controls the circuit 19 to be in an open (oven) state. In the decoder 18, the biphase coded data signal which is the demodulated output of the PLL circuit 16 is decoded in synchronization with the clock generated by the DPLL circuit 17, and is output as data indicating the type of program content of the radio broadcast. .
第２図は、本発明の一実施例を示すブロック図であり、
図中第４図と同等部分は同一符号により示されている。FIG. 2 is a block diagram showing one embodiment of the present invention,
In the figure, parts equivalent to those in FIG. 4 are designated by the same reference numerals.
本実施例においては、第１のＰＬＬ回路１６のロック状
態を検出するロック検出回路（第４図における回路９）
が省略され、第２のＰＬＬ回路であるＤＰＬＬ回路１７
のロック状態を検出するロック検出回路２０のロック検
出信号によって第１のＰＬＬ回路のループ・フィルタ８
の定数を変化させ、カットオフを低くすることによって
ＰＬＬ回路１６のロックレンジを狭くすべく制御する構
成となっている。このように、ＰＬＬ回路１６のロック
レンジを狭くするのは、ラジオデータ信号の５７ＫＨｚ
の副搬送波にＰＬＬ回路１６がロックした場合、外部の
影響で５７ＫＨ２の同期が外れにくくするためである。In this embodiment, a lock detection circuit (circuit 9 in FIG. 4) that detects the locked state of the first PLL circuit 16 is used.
is omitted, and the DPLL circuit 17 which is the second PLL circuit
The loop filter 8 of the first PLL circuit is activated by the lock detection signal of the lock detection circuit 20 which detects the lock state of the first PLL circuit.
The lock range of the PLL circuit 16 is controlled by changing the constant and lowering the cutoff. In this way, the lock range of the PLL circuit 16 is narrowed by the 57KHz of the radio data signal.
This is to make it difficult for 57KH2 to lose synchronization due to external influences when the PLL circuit 16 locks to the subcarrier of .
第３図に、ループ拳フィルタ８の構成の一例が示されて
おり、当該フィルタ８は、入出力端間に直列接続された
抵抗Ｒ１＋ Ｒ２、出力端と接地間に接続されたコンデ
ンサＣ及び抵抗Ｒ１に並列接続されたトランジスタＱに
より構成されている。FIG. 3 shows an example of the configuration of the loop filter 8, which includes resistors R1+R2 connected in series between the input and output terminals, a capacitor C and a resistor connected between the output terminal and ground. It is composed of a transistor Q connected in parallel to R1.
ＤＰＬＬ回路１７がロックしていないとき、口・ツク検
出回路２０の出力は高レベルにあり、これによりトラン
ジスタＱがオン状態となるので、カットオフ周波数がｆ
ｃ＋−１／２πＲ２・Ｃのラグ・フィルタが構成される
。一方、ＤＰＬＬ回路１７がロック状態に入ると、ロッ
ク検出回路２０ｔ＜これを検出して低レベルのロック検
出信号を発生し、これによりトランジスタＱがオフ状態
となるので、ｆｃ ｚ ＝１／２π（Ｒ１＋Ｒ１）
・Ｃのラグ・フィルタ構成となる。これにより、ＰＬＬ
回路１６のロックレンジが狭くなる方向に変化する。When the DPLL circuit 17 is not locked, the output of the open/touch detection circuit 20 is at a high level, which turns on the transistor Q, so that the cutoff frequency is f.
A lag filter of c+-1/2πR2·C is constructed. On the other hand, when the DPLL circuit 17 enters the lock state, the lock detection circuit 20t detects this and generates a low-level lock detection signal, which turns off the transistor Q, so fc z = 1/2π( R1+R1)
・C lag filter configuration. This allows the PLL
The lock range of the circuit 16 changes in the direction of becoming narrower.
以上の動作により、ロック検出回路２０のロック検出信
号によりゲート回路１９のゲートが開いてクロックが送
出されたとき、必ずＰＬＬ回路１６のロックレンジを狭
くすることができるので、外部の影響を受けることなく
安定したクロックを常時送出できることになる。With the above operation, when the gate of the gate circuit 19 is opened by the lock detection signal of the lock detection circuit 20 and the clock is sent out, the lock range of the PLL circuit 16 can be narrowed without fail, so that it is not affected by external influences. This means that a stable clock can be sent out all the time.
なお、上記実施例では、ＰＬＬ回路１６のロックレンジ
を変化させるのに、ループ・フィルタ８の定数を制御す
るようにしたが、ＰＬＬ系のループゲインを制御するこ
とによってもロックレンジを変化させることができる。In the above embodiment, the lock range of the PLL circuit 16 is changed by controlling the constant of the loop filter 8, but the lock range can also be changed by controlling the loop gain of the PLL system. Can be done.
また、ループ・フィルタ８の構成の一例としてラグ・フ
ィルタを示したが、これに限定されるものではなく、他
のラグ・リードフィルタ等でも同様に制御することがで
きる。Further, although a lag filter is shown as an example of the configuration of the loop filter 8, the present invention is not limited to this, and other lag/lead filters can be similarly controlled.
発明の詳細
な説明したように、本発明によれば、データ復調用クロ
ックを生成する第２のＰＬＬ回路のロックを検出するロ
ック検出回路を、ラジオデータ信号を復調する第１のＰ
ＬＬ回路のロック検出に兼用し、該ロック検出回路の検
出出力によって第１のＰＬＬ回路のロックレンジを狭く
すべく制御する構成とし、従来２個用いられていたロッ
ク検出回路を１個で済ませるようにしたので、回路構成
の簡略化に伴い低コスト化が図れると共に、データ復調
用のクロックを常に安定して生成できるため、ラジオ番
組の内容を示すデータを正確に復調することができる。DETAILED DESCRIPTION OF THE INVENTION According to the present invention, the lock detection circuit that detects the lock of the second PLL circuit that generates the clock for data demodulation is connected to the lock detection circuit that detects the lock of the second PLL circuit that generates the clock for data demodulation.
The lock detection circuit is also used for lock detection of the LL circuit, and the detection output of the lock detection circuit is used to control the lock range of the first PLL circuit to narrow it, so that only one lock detection circuit is required instead of the conventional two. As a result, the cost can be reduced due to the simplification of the circuit configuration, and the clock for data demodulation can always be stably generated, so that the data indicating the content of the radio program can be accurately demodulated.
第１図はＦＭ多重放送受信機の基本的な構成の概略を示
すブロック図、第２図は本発明の一実施例を示すブロッ
ク図、第３図は第２図におけるループ・フィルタの構成
の一例を示す回路図、第４図は従来例を示すブロック図
である。
主要部分の符号の説明
１、２．７． ９２．９３．９６・・・・・・乗算器３
・・・・・・電圧制御発振器（ＶＣＯ）８・・・・・・
ループ・フィルタ
１３・・・・・・ＦＭ検波器FIG. 1 is a block diagram showing an outline of the basic configuration of an FM multiplex broadcast receiver, FIG. 2 is a block diagram showing an embodiment of the present invention, and FIG. 3 is a block diagram showing the configuration of the loop filter in FIG. 2. A circuit diagram showing an example, and FIG. 4 is a block diagram showing a conventional example. Explanation of symbols of main parts 1, 2.7. 92.93.96... Multiplier 3
...Voltage controlled oscillator (VCO) 8...
Loop filter 13...FM detector
Claims (1)
より振幅変調された副搬送波からなるラジオデータ信号
を含むＦＭ放送波を受信可能なＦＭ多重放送受信機にお
けるデータ復調回路であって、前記ラジオデータ信号を
復調する第１のＰＬＬ（フェーズ・ロックド・ループ）
回路と、前記第１のＰＬＬ回路の復調出力に基づいてデ
ータ復調用クロックを生成する第２のＰＬＬ回路と、前
記第２のＰＬＬ回路がロック状態を検出してロック検出
信号を発生するロック検出手段とを備え、前記ロック検
出信号によって前記第１のＰＬＬＬ回路のロックレンジ
を狭くすべく制御することを特徴とするＦＭ多重放送受
信機におけるデータ復調回路。A data demodulation circuit in an FM multiplex broadcast receiver capable of receiving FM broadcast waves including a data signal indicating the type of program content and a radio data signal consisting of a subcarrier amplitude-modulated by the data signal, the data demodulation circuit comprising: The first PLL (phase locked loop) demodulates the
a second PLL circuit that generates a clock for data demodulation based on the demodulated output of the first PLL circuit; and a lock detection circuit that detects a lock state and generates a lock detection signal by the second PLL circuit. A data demodulation circuit in an FM multiplex broadcast receiver, comprising means for controlling the lock range of the first PLLL circuit to be narrowed by the lock detection signal.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61232660A JPS6387836A (en) | 1986-09-30 | 1986-09-30 | Data demodulation circuit for fm multiplex |
| GB9021931A GB2235343B (en) | 1986-09-30 | 1987-09-30 | Fm multiplex broadcast receiver |
| GB8722931A GB2197554B (en) | 1986-09-30 | 1987-09-30 | Fm multiplex broadcast receiver |
| DE19873733082 DE3733082A1 (en) | 1986-09-30 | 1987-09-30 | FM MULTIPLEX BROADCAST RECEIVER |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61232660A JPS6387836A (en) | 1986-09-30 | 1986-09-30 | Data demodulation circuit for fm multiplex |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6387836A true JPS6387836A (en) | 1988-04-19 |
Family
ID=16942791
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61232660A Pending JPS6387836A (en) | 1986-09-30 | 1986-09-30 | Data demodulation circuit for fm multiplex |
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| Country | Link |
|---|---|
| JP (1) | JPS6387836A (en) |
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1986
- 1986-09-30 JP JP61232660A patent/JPS6387836A/en active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH02104041A (en) * | 1988-10-12 | 1990-04-17 | Pioneer Electron Corp | Data demodulation circuit in rds receiver |
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